DE2801285C2

DE2801285C2 - Integrierte Schaltung

Info

Publication number: DE2801285C2
Application number: DE2801285A
Authority: DE
Inventors: Christopher John Southampton Hampshire Aldhous; Lawrence Frederick Gee; Denis Brian Jarvis
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-01-17
Filing date: 1978-01-13
Publication date: 1982-09-30
Also published as: CH616023A5; GB1575741A; AR215918A1; AU511541B2; NL188433C; FR2377707B1; NL7800409A; BR7800236A; SE434203B; IT1091814B; IT7819249A0; DD136674A5; CA1112306A; JPH0237101B2; JPS5390778A; US4218693A; MX144143A; DE2801285A1; FR2377707A1; AU3242978A

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode enthält, wobei diese Feldeffekttransistoren im genannten Teil gebildet sind, und wobei die Gate-Elektroden und die Source- und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende Weise in bezug aufeinander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzpunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche Jes Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberflächengebiete die Source- und Drain-Elektrodengebiete der Transistoren enthalten, wobei eine erste Gruppe von Transistoren von einer ersten Art mit einer ersten Schwellwertspannung und eine zweite Gruppe von Transistoren von einer zweiten Art mit einer zweiten Schwellwertspannung sind, und wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren einer der beiden Gruppen zuzuführen sind, wobei die zu erzeugende logische Kombination mrt Hilfe der Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den Transistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt sind.

Die Herstellung von Festwertspeichern (read-only memories) und logischer Schaltungen in Form von Matrizen von Feldeffekttransistorstrukturen mit isolierter Gate-Elektrode ist in der Technologie der integrierten Schaltungen bereits allgemein bekannt. In der Vergangenheit wurde damit angefangen unter Verwendung einer Technologie, bei der Feldeffekttransistoren mit einer isolierten Gate-Elektrode aus Aluminium erhalten werden. Auf diese Weise erwies es sich als möglich, Festwertspeicher herzustellen oder einfache logische Funktionen abzubilden in Form einer Matrix von Aluminiumzeilen, die Gate-Elektroden enthalten, und von Zeilen diffundierter Source- und Draingebiete, die die Aluminiumzeilen praktisch senkrecht kreuzen. In den Speichern war der Zustand jeder Speicherzelle durch die An- oder Abwesenheit einer wirksamen Transistorstruktur unter demjenigen Teil einer Aluminiumzeile festgelegt, der sich zwischen angrenzenden Zeilen von Source- und Draingebieten befand, wobei diese An- oder Abwesenheit durch einen dünnen bzw. dicken Oxidschichtteil unter dem genannten Teil der Aluminium-Gate-Zeile bestimmt wurde. Diese Anordnungen bilden grundsätzlich ODER-Funktionen ab. Später wurde beim Einführen der Technologie von Silizium-Gate-Elektroden mit den ihr inhärenten Vorteilen eine andere Matrix für einen Festwertspeicher entworfen. In einer derartigen Anordnung ist die Matrix aber etwas komplexer und beansprucht jede Speicherzelle verhältnismäßig viel Raum infolge der Tatsache, daß es bei dem selbstregistrierenden Herstellungsverfahren normalerweise nicht möglich ist, daß eine Polysiliziumzeile direkt über e^;~e Diffusionszeile und ohne daß eine Unterbrechung oer Diffusionszeile entsteht, geführt wird. In diesem Festwertspeicher wird der Zustand jeder Speicherzelle durch die An- oder Abwesenheit eines wirksamen Transistors mit einer Gate-Elektrode aus Polysilizium bestimmt, die sich auf einem dünnen Oxidschichtteil befindet und selbstregistrierend in bezug auf diffundierte Zeilen von Source- und Drain-Elektroden angeordnet ist. In der Matrix wird jede Polysiliziumzeile dazu benutzt, die Transistor-Gate-Elektroden, die in der genannten Zeile gebildet sind, zu der betreffenden Adressenzeile parallel zu schalten. Die Source-Elektroden der Transistoren jeder dieser Zeilen sind über die diffundierte Zeile parallelgeschaltet und die Drain-Elektroden dieser Transistoren müssen gesondert kontaktiert werden. Diese Kontaktierung erfolgt über Aluminiumzeilen in der Matrix, die sich senkrecht zu den Polysiliziumzcilen erstrecken und die gegen diese an den Kreuzungspunktcn isoliert sind, wobei die Kontaktierung der Drain-Elektroden mittels des Aluminiums über Öffnungen in der Isolierschicht stattfindet. Auch dieser Speicher liefert grundsatzlich eine Abbildung von ODER-Funktionen.

In »I.E.E.E. Journal of Solid State Circuits«, Band SC-I I, Nr. 3, luni 1976, S. 360-364 ist ein verbesserter Festwertspeicher beschrieben, bei Jem von der Technologie von Silizium-Gate-Elektroden ausgegangen wird. Diese Anordnung enthält eine Mutrix. die eine Anzahl diffundierter Zeilen kreuzen, wobei an jedem Kreuzungspunkt eine Transistorstruktur gebildet ist.

In der vorliegenden Anmeldung ist der Ausdruck »Kreuzungspunkt« in derart weitem Sinne aufzufassen, daß in dem Layout der Schaltung eine obere Zeile (im genannten verbesserten Festwertspeicher eine Polysiliziumzeile) an der Stelle des Kreuzungspunktes oberhalb der unteren Zeile (^;n diesem Falle einer Diffusionszeile) zu liegen scheint, während in der Praxis normalerweise eine Diskontinuität in der unteren Zeile an der Stelle des Kreuzungspunktes vorhanden sein wird, z. B. eine Diskontinuität infjlge des Fehlens der dotierenden Verunreinigung, die für die untere Zeile verwendet ist. oder eine Diskontinuität, die durch einen Unterschied im Dotierungspegel an der Stelle des K reu/ungspunktes gebildet wird, wobei diese Diskontinuität infolge der Bearbeitungen auftritt, die für die Bildung von Transistoren mit seiustregistricrender Gate-Elektrode erforderlich sind.

In dem genannten verbesserten Festwertspeieher

besteht eine erste Gruppe der Transistoren vom Anreichorungstvp ν ηά eine zweite Gruppe der Transistoren aus Transistoren vom Verarmungstyp, wobei der Unterschied durch das Vorhandensein eines durch Ionenimplantation erhaltenen Kanals bestimmt wird. Auf diese Weise wird der Zustand einer Speicherzelle durch das Vorhandensein eines Anreicherungstransistors oder eines Verarmungstransistors bestimmt. Die Speicherschaltung besteht aus Anreicherungs- und Verarmungstransistoren. die in Zeilen angeordnet sind. wobei die l'olysili/iumzeilen Adressenzeilen bilden, und wobei die Anreicherungstransistoren in jeder Zeile als Treiberelemente über die Diffusionszeile und die Verarmungstransistoren. die zwischen den Anreicherungstransistoren vorhanden sind, in Reihe geschaltet sind, wobei die Verarmungstransistoren als Reihenwiderstände dienen. Auf diese Weise kann ein verhältnismäßig gedrängter Festwertspeicher gebildet werden, wobei jede Speicherzelle nur wenig Raum beansprucht, insbesondere weil es infolge der Reihenschaltung der Transistoren nicht notwendig ist. daß die Transistoren gesondert kontaktiert werden, wie in den früher vorgeschlagenen Festwertspeichern mit Silizium-Gate-Elektroden, in denen die Transistoren parallel angeordnet sind und ein Aluminiumverbindungsmuster vorhanden ist. Der genannte aus Anreichcrungs- und VerarnuingMransistoren bestehende Festwertspeicher liefert grundsätzlich eine Abbildung einer Anzahl von UND-Gattern. In dem genannten Aufsatz in »I.E.E.E. loiirnal of Solid State Circuits« wird weiter erwähnt. daß der Festwertspeicher, der als Trciberelemente Anreichcnings- und Verarmungstransistoren enthält, bei programmierbaren logischen Anordnungen und dynamischen, verhältnisloscn (ratioless) Vierphasen-Logik-Schaluingen verwendet werden kann. Wenn die Matrixstruktur aber zum Erhalten verhältnismäßig komplexer lugischer Schaltungen verwendet wird, wird es notwendig, eine verhältnismäßig tiefe Matrix anzuwenden, in der. um kombinatorische Logik, d. h. jede gewünschte Kombination von sowohl UND- als auch ODRRFunktionen zu realisieren, eine unnötige Multiplikation \on Transistorstrukturen auftritt. Insbesondere muß ein ODER-Gatter durch eine oder mehr Zeilen g^ildct werden, in denen alls Transistoren bis auf einen. Verarmungstransistoren sind. Das Kombinieren derartiger ODER-Gatter mit UND-Gattern führt zu sehr großen und tiefen Matrizen.

Nach der Erfindung ist eine integrierte Schaltung der eingangs beschriebenen Art dadurch gekennzeichnet, daß die Mairixkonf'^uration unregelmäßig ist. wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist. wobei diese weiteren Verbindungen mindestens eine Abzweigung der streifenförmigen Gebiete enthalten.

Bei einer besonderen bevorzugten Ausführungsform einer integrierten Schaltung nach der Erfindung erstreckt sich die genannte Anzahl erster Leiterbahnen als eine Gruppe von Zeilen wenigstens teilweise auf Isoliermaterial auf der Oberfläche des Halbleiterkörpers und praktisch parallel zu einer ersten Richtung, wobei sich die genannte Anzahl nahezu paralleler sireifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp als eine Gruppe von Zeilen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die streifenförmigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Stellen der Kreuzungspunkte aufweisen, wobei die genannte erste und die genannte zweite Schwellwertspannung derart bestimmt sind, daß die Transistoren der zweiten Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das Verbindungsmuster der Transistoren der ersten Gruppe festgelegt ist, wobei dieses Verbindungsmuster die Reihenschaltung des Flauptstromweges des oder jedes Transistors der ersten Gruppe in einer gemeinsamen sich in der genannten zweiten Richtung erstreckenden Zeile, der durch das streifenförmige zu der genannten Zeile gehörige Oberflächengebiet gebildet wird, und des Hauptstromweges des der jedes Transistors der zweiten Gruppe in dieser Zeile enthält. Diese Ausführungsform ist dadurch gekennzeichnet, daß das genannte Verbindungsmuster weiter die Reihen- und/oder Parallelschaltung der Hauptstromwege eines oder mehrerer der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere stufenförmige Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.

Eine integrierte Schaltung nach der Erfindung enthält an erster Stelle Zeilen in Reihe geschalteter Transistoren mit einer ersten und einer zweiten Schwellwertspannung, z. B. Anreicherungs- und Verarmungstransistoren. die nicht notwendigerweise in einer straff definierten regelmäßigen Matrixstruktur angebracht zu sein brauchen, wie dies in dem beschriebenen bekannten Festwertspeicher der Fall ist, sondern die in einer unregelmäßig gestalteten Matrixkonfiguration angeordnet sind, in deren in einer Gruppe von Zeilen streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp und/oder in einer Gruppe von Zeilen von Leiterbahnen, die die Gate-Elektroden der Transistoren enthalten, eine Anzahl der Zeilen verschiedene Längen aufweisen, während ferner wenigstens teilweise innerhalb der Matrixkonfiguration eine Verzweigung von Teilen des Verbindungsmusters angebracht ist. Auf diese Weise ist es möglich, verhältnismäßig komplexe logische Schaltungen aufzubauen, ohne daß tiefe Matrizen gebildet zu werden brauchen. Vor allem durch das Vorhandensein der genannten weiteren streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp kann leicht eine kombinatorische logische Funktion mit sowohl UND- als auch ODER-Funktionen innerhalb der Matrixkonfiguration realisiert werden, ohne daß eine Multiplikation von Transistorstrukturen, die bei Anwendung einer wahren regelmäßigen Matrixkonfiguration auftritt, notwendig ist. Dies kann als »Verzweigung« der Logik innerhalb der Matrixkonfiguration bezeichnet werden, im Gegensatz zum Entwerfen mit wahren regelmäßigen Matrizen.

Bei einer Weitergestaltung der integrierten Schaltung nach der Erfindung enthält das Verbindungsmuster außerdem innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen, die sich auf isoliermaterial erstrecken und von den ersten Leiterbahnen durch Isoliermaterial an den Stellen getrennt sind, an denen sie oberhalb dieser ersten Leiterbahnen liegen, wobei die

zweiten Leiterbahnen über öffnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgegengesetzten Leitungstyp bilden. Auf diese Weise wird eine weitere Verbindungsschicht, z. B. aus Aluminium, zur Erzielung einer besseren Packungsdichte verwendet. Außerdem kann durch Anwendung eines derartigen Verbindungspegels aus Aluminium ein viel größerer Freiheuagrad in dem Layout der Schaltung erhalten werden. Mit /.. B. einem synchronen oder statischen logischen System mit getakteten Flipflops und kombinatorischer Logik ist es auf diese Weise möglich, mit Hilfe des Aluminiums die unterschiedlichen Teile der logischen Schaltung über die Verbindungen zu verteilen und dadurch die Gesamtlänge der Verbindungen zu verringern. Die Logik ist dann mit den Verbindungen verflochten, was mit dem Ausdruck »verflochtene Logik« (interlace logic) bezeichnet werden kann.

Ein w 'jiterer Vorteil einer integrierten Schaltung nach tier trlindung besteht darin, daß es einfach isi, mii Hilfe λι eines Computers eine Maske zur Herstellung einer logischen Schaltung zu entwerfen. Dies wird durch die Möglichkeit erleichtert, die genannten Zeilen von Oberflächengebieten vom entgegengesetzten Leitungstyp und die genannten Zeilen von Leiterbahnen, die die Gate-Elektroden enthalten, gemäß Linien eines Gitters anzuordnen, wobei die Transistoren, die an den Kreuzungspunkten definiert werden, sich an Gitterpunkten befinden und gemäß den Gitterlinien verlaufenden Verbindungen nicht stören. Es ist weiter in einer jn derartigen Schaltung günstig, die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp, sofern sie sich innerhalb der Matrixkonfiguration befinden, wenigstens im wesentlichen an Teilen von Gitterlinien entlang, an denen keine ersten Leiterbahnen vorhanden ü sind, anzuordnen. Außerdem können die Mittel zum Entwerfen mit Hilfe eines Computers einfach derart eingerichtet werden, daß bei der Umwandlung einer schematischen Darstellung des Layouts der logischen Schaltung in ein Muster für die Masken nur die w Transistoren einer bestimmten Gruppe, z. B. nur die Anreicherurgsiransistoren. wenn Anreicherungs- und Verarmungstransistoren verwendet werden, spezifiziert zu werden brauchen, wobei die genannten Mittel automatisch die gewünschte Maskenkonfiguration für alle nicht-spezifizierten Kreuzungspunkte ergeben. Weiter können in einem derartigen schematischen Layout der genannten synchronen oder statischen logischen Systeme die Flipflops als Blöcke, die den Umfang des Flipflops angeben und Anschlüsse aufweisen, die an Gitterpunkten am Rande der Matrixkonfiguration liegen, spezifiziert werden.

Bei einer bevorzugten Ausführungsform der integrierten Schaltung nach der Erfindung weisen die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen auf, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch eine Anzahl verschiedener Längen aufweisen. Auf diese Weise kann eine gewünschte kombinatorische logische Funktion mit einer verhältnismäßig kompakten Matrixkonfiguration abgebildet werden. Eine Ausführung, bei der z. B. alle Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, dieselbe Länge aufweisen und die streifenförmigen Gebiete, die sich in der Matrixkonfiguration verzweigen, eine Anzahl verschiedener Längen besitzen, liegt aber auch im Rahmen der Erfindung.

Eine einzige Leiterbahn kann in mehr als einer der genannten Zeilen, die sich in der genannten ersten Richtung erstrecken, vorhanden sein. So kann z. B. eine Leiterbahn selbst verzweigt oder von einer Zeile zu einer anderen geführt sein. Dadurch kann im allgemeinen eine Vergrößerung der Packungsdichte erzielt werden.

Wenn hier von Leiterbahnen und streifenförmigen Oberflächengebieten, die sich als Zeilen in bestimmten Richtungen erstrecken, die Rede ist, ist darunter zu verstehen, daß sich die Bahnen und Gebiete zum größten Teil in den genannten Richtungen erstrecken, wobei es nicht ausgeschlossen ist, daß die Bahnen oder Gebiete Endteile besitzen, die z. B. senkrecht auf den genannten Richtungen stehen. So können, obgleich die meisten Transistorkanalgebiete zwischen den Source- und Drainelektrodengebieten in einer Richtung orientiert sind, die zu der genannten zweiten Richtung parallel ist, in der sich die streifenförmigen Oberflächengcuicic erstrecken, außerdem noch einige Transistoren vorhanden sein, deren Kanalgebiete z. B. senkrecht zu der genannten zweiten Richtung orientiert sind. Auch diese Möglichkeit kann dazu benutzt werden, eine größere Packungsdichte zu erzielen.

Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt

Fig. I das Schaltbild eines Teiles eines synchronen logischen Systems, wobei dieser Teil einen Flipflop und eine kombinatorische logische Schaltung enthält,

Fig. 2 eine schematische Draufsicht auf das Layout eines Teiles einer integrierten Schaltung nach der Erfindung, wobei dieser Teil aus dem in Fig. 1 dargestellten Teil der logischen Schaltung besteht,

Fig. 3 das Schaltbild eines weiteren synchronen logischen Systems, das aus einem Digital/Analogwandler von einem Typ besteht, bei dem eine Regelschaltung ein veränderliches Impulstastverhältnis bei einer vorgegebenen Frequenz herbeiführt,

Fig.4 den Konzeptentwurf der Schaltung nach Fig. 3 in einer Ausführung, die sich dazu eignet, mit Hilfe eines Computers das Layout zu entwerfen und Maskenmuster zu prüfen,

F i g. 5 eine schematische Darstellung des Layouts der Schaltung nach den F i g. 3 und 4 in Form einer integrierten Schaltung nach der Erfindung,

F i g. 6 eine schematische Draufsicht auf einen Teil der integrierten Schaltung, die unter Verwendung eines Layouts nach F i g. 5 erhalten wird, und

Fig. 7 einen schematischen Querschnitt durch einen Teil des in Fig.6 gezeigten Teiles einer integrierten Schaltung.

Das Schaltbild nach F i g. 1 zeigt einen Teil eines synchronen logischen Systems, das aus zweiphasig getakteten FUpflops mit zwischengeschalteter kombinatorischer Logik besteht, wobei der dargestellte Teil aus einem einzigen Flipflop, das innerhalb der Grenzlinie 1 angegeben ist und Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungs- sowie vom Verarmungstyp enthält, und aus der zugehörigen logischen Schaltung besteht, die innerhalb der Grenzlinie 2 angegeben ist und eine Konfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungstyp enthält. Die Wirkung der in n-Kanal-Technologie mit einer positiven V₀₀ ausgeführten Schaltung ist derart, daß. wenn der Takteingang Φ2 auf einen hohen Pegel gebracht wird, die logische Konfiguration über den Anschluß des Transistors T\

aufgeladen wird, der wiihrend dieser Stufe leitend ist. wobei der Transistor 7j. gleich wie der Transistor 7Ί«. der auf der Unterseite der Konfiguration an Krde liegt, nichtleitend ist. Während dieser Stufe übertragt der Transistor 7~_t amh Information von der Draineiektrodc des Transistors η auf den Ausgangstransistor 7"-,. wodurch bewirkt wird, daß während diese Periode sich die Ausgange (,.' und C lindern. Wenn dann der Takteingang '/Ί auf einen hohen Pegel gebracht wird, ist der Transistor 7Ί nichtleitend und ist der Transistor 7>, gleich wie der Transistor 7'm. der auf der Unterseite der Konfiguration an Erde liegt, leitend. Die Konfiguralion wird abgetastet, wobei deren F.ingang »hoch« oder »niedrig« ist. je nachdem über die Konfiguration ein leitender Weg zu F.rde führt oder nicht. Dies hängt wieder von den logischen Eingangssignal an den Gate-Elektroden der in der Konfiguration vorhandenen Anreicherungstransistoren ab. Da J) leitend ist. wird diese Inlormation auf (tie Gate-Fiekimde von 7) uiiu dadurch unmittelbar auf die Drainelektrode von 7'j in invertierter I Όπη übertragen. Der Kondensator C ist dazu vorgesehen, eine etwaige Verzerrung des logischen Pegels am Mingang des FTipflops infolge eines Kapa/iliitsgleichgewichts /wischen der Kapazität der Konfiguration und der (iate-Flektrodenkapa/itiit des Transistors 7\ auszugleichen. Andern Flipflop I sind die Transistoren 7·. 7« und 71, Verartiuingstransistoren.

Die logische Konfiguration nach F i g. I bildet auf zweckmäßige Weise ein ODER-Gattcr mit drei Eingängen, von denen der erste durch die Transistoren Tn. Tii. 7|] und 7,i. der zweite durch die Transistoren Ti-, und T,,, und der dritte durch die Transistoren Ti; und Τικ gebildet wird. Der erste Eingang enthält ein ODER-Galter, das durch die Parallelschaltung des Hauptstromweges des Transistors Ti., und der Hauptstromwege der Transistoren Tm und Tu gebildet wird, während die Reihenschaltung der Hauptstromwege der Transistoren T₁, und T. ein UND-Gatter bildet. Der zweite Eingang enthält ein UND-Gatter, das durch die Reihenschaltung der Hauptstromwege der Transistoren Τ, und Tih gebildet wird. Der dritte Eingang enthalt ein UND-Gatter, das durch die RcihensehaltUPL der Hauptstromwege der Transistoren T; und Th gebildet wird. Die logischen Eingangssignale an den Gate-Elektroden der Transistoren T\\ — Tmi werden von den Ausgängen Q und Q anderer Schaltungen, z. B. Flipflops. Schmitt-Kippschaltungen oder statischer logischer Gatter, geliefert.

Fig. 2 ist eine schematische Draufsicht auf das Layout des Teiles 2 der Schaltung nach F i g. 1 in einer integrierten Schaltung nach der Erfindung, wobei der Halbleiterkörper aus Silizium besteht. In dieser Schaltung enthalten die Transistoren Gate-Elektroden aus polykristallinen! Silizium, wobei die Source- und Draingebiete der Transistoren auf selbstregistrifrende Weise in bezug auf diese Gate-Elektroden angeordnet sind. In der vorliegenden Ausführungsform sind die Transistoren n-Kanaltransistoren, die sich in einem Teil des Siliziumkörpers befinden, der im wesentlichen p-leitend ist. Die Source- und Draingebiete der Transistoren werden durch η-leitende Oberflächengebiete gebildet, die durch Dotierung erhalten sind. In dem in Fig. 2 dargestellten Teil der Schaltung sind die Transistoren Tjo— Tig in einer unregelmäßigen Matrix angeordnet und als Anreicherungstransistoren ausgebildet, wobei diese Matrix außerdem Verarmuugstransistorcn enthält. Die Transistorenstrukturen, also Anreicherur.gssowie Verarmungstransistoren, sind an den

Kreuzpunkten einer Anzahl von Leiterbahnen PS\ — l'Sf, aus polykristallinen! Silizium, die sich als /.eilen verschiedener Längen wenigstens teilweise über eine Siliziumoxidschicht auf der Oberfläche des Siliz.iuuikörpers erstrecken, und einer Anzahl streifenförmiger η-leitender Oberflächengebiete 5Ά — 5D₁ definiert, die sich als /eilen verschiedener Längen in einer Richtung erstrecken, die zu den Leiterbahnen aus polykristallinen! Silizium nahezu senkrecht ist. Die Bahnen aus polykristallinem Silizium sind an den Stellen dor Kreuziingspunkte auf einem verhältnismäßig dünnen Teil der Siliziurnoxidschieht gelegen und sie enthalten dort die Gate -Elektroden der Transistoren. Die streifenformigcn n-leitendcn Oberflächengebiete .S^-Di- 5Di enthalten die Source- und Drainelektrodengebicte der Transistoren und weisen Diskontinuitäten an den Kreuzungspunkten auf. wobei diese Diskontinuitäten, die die Transistorkanalgebiete enthalten, infolge des sc'bsircgiV.riereride:; Verfahrens. d^:>s hoi der Herstellung der integrierten Schaltung mit Silizium-Gate-Elcktroden verwendet wird, gebildet werden. Es sei bemerkt, daß der Ausdruck »Kreuzungspunkt« dementsprechend und im oben angegebenen Sinne aufzufassen ist. Wo die Diskontinuitäten derart sind, daß unter dem Polysili/ium das Siliziumoberflächengebiet ρ leitend ist. sind die Transistoren Anreicherungstransisioren. Auf diese Weise sind die Transistoren To— T» gebildet, wobei die Bezugsbuchstaben und -ziffern in F i g. 2 an den Stellen der Kanalgebiete angegeben sind. Wo die Diskontinuitäten derart sind, daß unter dem Polvsili/ium das Siliziumoberflächengebiet η-leitend ist, sind die Transistoren Verarmungstransistoren. In der vorliegenden Ausführungsform werden die Verarmiingstransistoren an bestimmten Kreuzungspunkten dadurch gebildet, daß. bevor die Polysiliziumschicht niedergeschlagen wird, in der die PS)-PSi definiert sind, örtlich durch Ionenimplantation erhaltene n-leitende Oberflächengebieie angebracht sind. Die Gebiete, in denen eine maskierende Photoresistschicht entfernt wurde, bevor die Oberfläche mit Donatorionen beschossen wurde, liegen innerhalb der mit den. ununterbrochenen punktierten Linien angegebenen Grenzen. Die Donatorimplantation ist in der Praxis auf die streifenförmige Öffnung beschränkt, die sich in jedem dieser Gebiete befindet und die in einem verhältnismäßig dicken Teil der Siliziurnoxidschieht gebildet ist.

In dem vorliegenden Beispiel bilden die Verarmungstransistoren Verbindungen mit niedrigem Widerstand in den Zeilen SD\—SDs. Es ist einleuchtend, daß die Anordnung von Anreicherungstransistoren an bestimmten Kreuzungspunkten verhältnismäßig einfach ist und daß die Anordnung vorher durch die Maskierung bestimmt wird, die zum Definieren der Stellen verwendet wird, an denen Donatorionen implantiert werden müssen. In der Zeichnung sind die streifenförmigen Gebiete SD< — SD* mit einer Schraffierung versehen, die das Vorhandensein η-leitender Oberflächengebiete angibt. An den Stellen der Anreicherungstransistoren sind unter den Polysilizium-Gate-Elektroden keine Linien der Schraffierung vorhanden. Hier sind weder während der Donatorionenimpiantation noch beim Durchführen der Diffusion zur Bildung der streifenförmigen Gebiete Donatorverunreinigungen eingeführt. J)ie Schraffierung hat eine geringere Dichte unter den Gate-Elektroden der Verarmungstransistoren, um die implantierte niedrigere Donatorkonzentration in diesen Gebieten anzugeben. Die Grenzen der streifentörmigen

Gebiete fallen nahezu mit den Grenzen der Gebiete zusammen, in denen das dickere Siiiziumoxid geätzt ist, ehe das dünnere Gate-Oxid gebildet ist, wobei diese Grenzen mit gestrichelten Linien angedeutet sind.

Es sei bemerkt, daß infolge der Anbringung der Bahnen aus polykristallinem Silizium PSi-PS₆ als Zeilen verschiedener Längen und der Anbringung der streifenförmigen diffundierten Oberflächengebiete SDi-SDi als Zeilen verschiedener Längen, wobei einige der Bahnen innerhalb der Matrix von Transistoren enden, die Matrix von Transistoren keine regelmäßige Matrix ist. Eine regelmäßige Matrix wird erhalten, wenn die diffundierten Oberflächengebiete und die Polysiliziumzeilen sich kreuzende Zeilen gleicher Länge bilden. Die Tatsache, daß die Matrix nicht mehr regelmäßig zu sein braucht, wird völlig dazu ausgenutzt, auf einfache, aber vorteilhafte Weise eine Form kombinatorischer Logik zu erhalten. So weist z. B. der Transistor T,< zwei Verbindungswege zu Erde auf, die beide über d^n Transistor Tio verlaufen. Wenn die Matrix eine -igelmäßige Matrix gewesen wäre, müßte der Transistor Tn in zwei verschiedenen Zeilen angebracht werden und wäre außerdem eine größere Anzahl von Kreuzungspunkten erforderlich, an denen Verarmungstransistoren gebildet werden müssen. Durch die unregelmäßige Form der Matrix und durch das Vorhandensein weiterer streifenförmiger diffundierter η-leitender Oberflächengebiete Si, B₂ und Sj, die sich in einer Richtung erstrecken, die zu den streifenförmigen Gebieten SDi-SD* nahezu senkrecht ist, wird aber die kombinatorische logische Funktion einfacher ausgebildet, ohne das unerwünschte Duplikation von Transistorstrukturen auftritt. Insbesondere durch das Vorhandensein der Streifen B₂ und Sj ist eine Verzweigung des logischen Baumnetzwerks innerhalb der Vorbindungen zwischen den Anreicherungstransistoren Γιο— Tu erhalten. Auf diese Weise sind die in Reihe geschaltete Transistoren Γ13 und 7u zu dem Anreicherungstransistor 712 parallelgeschalte;. In dieser Ausführungsform liegen von den weiteren streifenförmigen η-leitenden Verzweigungsgebieten Si. S> und S_t die Gebiete B₂ und S3 innerhalb der Matrix, während das Gebiet Si außerhalb der Matrix liegt. In anderen komplexeren logischen Schaltungen kann eine erhebliche Anzahl derartiger Verzweigungsgebiete innerhalb der Matrix liegen.

Es dürfte einleuchten, daß das vorliegende Ausführungsbeispiel zur Illustrierung der de^r Erfindung zugrunde liegenden Prinzipien dient. Infolge der verhältnismäßig einfachen logischen Schaltung sind die Vorteile, namentlich die Oberflächeneinsparung, anscheinend nicht besonders groß. Dies ist darauf zurückzuführen, daß in diesem Ausführungsbeispiel nur ein ODER-Gatter innerhalb der Matrix vorhanden ist. Die Oberflächeneinsparung macht sich viel deutlicher bemerkbar, wenn weitere ODER-Gatter hinzugefügt werden, insbesondere wenn sich diese an einander gegenüber liegenden Enden der Matrix befinden.

In der vorliegenden Ausführungsform werden die logischen Eingangssignale über die Polysiliziumzeilen PSu PS?, PSi, PS₄ und PS₅ zugeführt, wobei die Zeile PS₆ mit dem Takteingang Φ\ verbunden ist.

Die Ausführung der Matrix in einer unregelmäßigen Form kann zusammen mit (a) der Verzweigung, die durch Anwendung der weiteren streifenförmigen Gebiete, wie Bt, B2 und S3, erhalten ist und zur Bildung der gewünschten kombinatorischen Form logischer Eingangssignale dient, und (b) der Möglichkeit, die gewünschten Transistorstrukturen und die Verbindungen dazwischen zu bilden, ohne daß ein weiterer Pegel von Verbindungsbahnen angewandt zu werden braucht, noch mit größerem Vorteil benutzt werden, wenn komplexere logische Funktionen abgebildet werden müssen. Dies wird dadurch erreicht, daß e,n weiterer Pegel von Verbindungsbahnen angewandt wird, um eine größere Freiheit beim Anordnen der unterschiedlichen Teile der logischen Schaltung zu erhalten, was z. B. zur Folge hat, daß der praktische Aufbau einer komplexen statischen oder synchronen logischen Schaltung nahezu direkt dem Konzeptentwurf entspricht. Eine Ausführungsform, in der die integrierte Schaltung eine synchronische logische Schaltung enthält, wird nun an Hand der Fig. 3 bis 7 beschrieben.

F i g. 3 zeigt ein praktisches Beispiel einer Steuerschaltung, die ein rechteckiges Signal mit einem veränderlichen Impulstastverhältnis liefert, dessen Wert von der digitalen Eingangsinformation gesteuert wird, wobei diese Schaltung ein Gebilde von von Impulsflanken getriggerten dynamischen Flipflops und kombinatorischen logischen Gattern enthält. Bei de üblichen Anwendung dieser Schaltung wird der Ausgang Q des Flipflops RW zu einer Schaltung geführt, die die Reihenanordnung eines Widerstandes und eines Kondensators enthält und die sich außerhalb der integrierten Schaltung befindet. Die Spannung am Kondensator ändert sich mit dem Impulstastverhältnis und die Schaltung ist tatsächlich als ein Digital/Analogwandler

jo zu betrachten.

Die Flipflops B_n. Si. S₂ und Sj bilden Speicher, denen Eingangssignale einer anderen integrierten Schaltung oder eines anderen Teiles derselben integrierten Schaltung, z. B. eines Teiles einer Datenverarbeitungsschaltung mn einem binären Ausgang, zugeführt werden. Die von Impulsflanken getriggerten Flipflops Ad. A], A; und Ai bilden zusammen mit dem Teil der kombinatorischen Logik, der mit dem D-Eingang dersejben verbunden ist und dem von den Ausgängen Q

»n und O her Signale zugeführt werden, einen binären Synchronzähler mit vier Stufen. Das Flipflop RWisi mit seinem D-Eingang an einen weiteren Teil der kombinatorischen logischen Schaltung angeschlossen, der einen Komparator bildet, und der das Flipi.ip RW einstellt (»setzt«) und bei der Zähllage 0 zurücksetzt.

Aus F i g. 3 ist deutlich ersichtlich, daß die zwischen den Flipflops angebrachte kombinatorische logik aus UND- sowie ODER-Gattern aufgebaut ist. Die zu erzeugende logische Kombination oder die zu erzeugende logische Kombinalionen ist 1 der sind derart aufgebaut, daß wenigstens eine Teilkombination, die eine UND- oder eine ODER-Beziehung bildet, ihrerseits wieder einen Teil einer ODER- bzw. einer UND-Beziehung bildet.

F i g. 4 zeigt den Konzeptentwurf der Schaltung nach Fig.3, der aus drei Blöcken aufgebaut ist und der mit Feldeffekttransistoren mit isolierter Gate-Elektrode ausgeführt werden muß. Im oberen Block befinden sich Flipflops Bo, Si, B₂ und S₃, wobei die Eingangsgatter G, Ci, C2 und Cj sich in dieser Ausführungsform in einer anderen integrierten Schaltung befinden. Im mittleren Block befinden sich die Flipflops Ao. A\, A₂ und A₅. wobei das mit den D-Eingängen verbundene logische Baumnetzwerk angegeben ist. Beispielsweise wird das logische Baumnetzwerk beschrieben, das mit dem D-Eingang von A\ verbunden ist. Dieses Netzwerk besteht aus einem ODER-Gatter mit zwei Eingängen, von denen der eine ein UND-Gatter mit den logischen

Eingangssignalen A\Q und AaQ und der andere ein UND-Gatter mit den logischen Eingangssignal A\Q und AaQ ist. Auf ähnliche Weise ist um unteren Block, der das Füpflop RW enthält, das logische Baumnetzwerk aus ODER-Gattern an der Stelle einer Verzweigung und aus UND-Gattern aufgebaut, deren logische Eingangssignale dargestellt sind, wobei diese Eingangssignale durch Ausgangssignale der Flipflops gebildet werden.

Es ist einleuchtend, daß es möglich ist. die Schaltung ic mit einer Topologie oder einem Layout zu realisieren, in der oder in dem die Flipflops Ba, B\, Bi, S₃ nebeneinander in einer Reihe und die Flipflops Ao, Α\, A2, A₁ nebeneinander in einer anderen Reihe liegen, wobei die logische Baumschaltung, die von diesen ι? Ripflops abhängig ist, in einer Matrix ausgeführt ist. während eine weitere Matrix für die logische Baumschaltung, die von dem Flipflop RW abhängig ist, vorhanden ist. Im Falle solcher gesonderter Matrizen wären für die eine Matrix S χ 10 Zeilen unter den Flipflops Ao—A} und für die andere Matrix 9 χ 17 Zeilen unter dem Füpflop R Wnotwendig, wobei weiter auch ein all zu komplexes außerhalb der Matrizen liegendes Vei bindungsmuster erforderlich wäre.

Auch ist es möglich, die Flipflops in einer Reihe anzuordnen und die logische Schaltung in einer regelmäßigen Matrix auszuführen. Dies bedeutet bei Anwendung der Technologie mit Anreicherungs- und Verarmungslransisioren mit Silizium-Gate-Elektroden, daß eine verhältnismäßig tiefe Matrix mit 17 Polysilizi- 3(1 umzeilen und 41 Diffusionszeilen erforderlich ist. Dies erfordert verhältnismäßig viel Raum auf der verfügbaren Siliziumoberfläche, während außerdem durch die Notwendigkeit, auf das anzubringende Verbindungsmuster Rücksicht zu nehmen, die Matrix eine größere η Breite als die Reihe von Flipflops aufweisen wird. Wenn jedoch eine Struktur nach der Erfindung verwendet wird, in der ein weiterer Pegel von Verbindungsbahnen vorhanden ist. wird ein verhältnismäßig einfaches Layout erhalten, wobei viel Raum auf der Siliziumoberfläche eingespart wird. Diese Raumeinsparung beträgt im vorliegenden Beispiel mindestens 30% und kann in einigen anderen Beispielen bis zu 50% im Vergleich zu dem Layout in Form einer regelmäßigen Matrix betragen. Die kombinatorische Logik ist gleichsam mit den Verbindungen aller Flipflops verflochten, die in einer Reihe angeordnet sind. Außerdem gibt es bei Anwendung einer Konfiguration mit einer derartigen Struktur eine große Flexibilität in den Möglichkeiten für die topologischc Form anderer Teile der Schallung, wenn die Konfiguration einen Teil einer sehr stark integrierten Schaltung bildet.

F i g. 5 ist eine schematische Darstellung des Layouts der Schaltung nach den Fig. 3 und 4, wie sie als Teil einer integrierten Schaltung nach der Erfindung ausgeführt wird. In diesem Ausführungsbeispiel besteht der Halbleiterkörper aus Silizium und sind die Transistoren n-Kanaltransistoren. Innerhalb der oberen nahezu rechteckigen Strukturen, die durch volle Linien angedeutet sind, befinden sich die Flipflops An-At, B_n-Bi und RW. Der Aufbau der Flipflops entspricht nahezu dem Aufbau nach Fig. I. und dessen Layout v/ird nicht beschrieben, weil es für die Beschreibung der integrierten Schaltung nach der Erfindung nicht von wesentlicher Bedeutung ist. Die Verbindungen zwischen den Seiten aneinander grenzender rechteckiger Strukturen geben an. daß sich positive und negative (in diesem falle an F.rdc gelegte) Speiseleitungen zusammen mit den Takteingangsleitungen Φι und Φ₂ als ununterbrochene Aluminiumzeilen über die ganze Reihe von Flipfiops erstrecken, wobei sie je Verbindungen mit Teilen der einzelnen Ripflops über öffnungen in der Isolierschicht auf der Oberfläche des Halbleiterkörpers bilden. Auf der Unterseite jeder das Gebiet eines Flipfiops angebenden rechteckigen Struktur sind drei Verbindungen dargestellt, die für .4_ta B₀, B\, Au A₂, Ai, RW nacheinander von rechts nach links den D- Eingang des Ripflops, den normalen Ausgang ζ) des Flipfiops und den invertierten Ausgang <?des Flipfiops und für B₂ und B₃ nacheinander von links nach rechts den invertierten Ausgang Q, den normalen Ausgang Q und den D-Eingang bilden.

Neben der Reihe von neun Flipfiops befindet sich eine unregelmäßige Matrixkonfiguration von Transistoren mit einer Struktur, die der nach F i g. 2 entspricht, wobei außerdem noch ein weiterer Pegel von Verbindungen verwendet wird, der durch Leiterbahnen aus Aluminium gebildet wird, die sich über die Matrix erstrecken. Innerhalb des Gebietes der Matrix geben in der Figur gestrichelte Linien diffundierte η-leitende streifenförmige Oberflächengebiete an, die die Source- und Draingebiete der Transistoren enthalten. Die durch abwechselnd Striche und Kreuzchen gebildeten Linien geben Leiterbahnen aus polykristallinem Silizium an, die die Gate-Elektroden der Transistoren enthalten. Die vollen Linien stellen Bahnen aus Aluminium dar, die Verbindungen bilden. Gewisse der Kreuzungspunkte der Polysiliziumbahnen mit den diffundierten streifenförmigen Gebieten sind mit Quadraten angegeben. An diesen Kreuzungspunkten werden die Anreicherungstransistoren gebildet, wobei die Diskontinuitäten in den streifenförmigen Oberflächengebieten derart sind, daß das Material des Siliziumkörpers unter den Gate-Elektroden aus Polysilizium an diesen Kreuzungspunkten leitend ist. An den verbleibenden Kreuzungspunkten, die nicht speziell markiert worden sind, sind die Transistoren Verarmungstransistoren, wobei an der Oberfläche des Siliziumkörpers an diesen Kreuzungspunkten örtlich implantierte Donatorkonzentrationen vorhanden sind, wobei die Diskontinuitäten in den streifenförmigen Gebieten an diesen Stellen aus einer Änderung in der Dotierung bestehen.

Die dicken schwarzen Punkte innerhalb und an den Grenzlinien der Matrix geben eine Verbindung zwischen verschiedenen Pegeln an. Diese Verbindungen umfassen Verbindungen von Polysiliziumbahnen mit Diffusionszeilen, Verbindungen von Aluminiumbahnen mit Polysiliziumbahnen und Verbindungen von Aluminiumbahnen mit Diffusionszeilen. Gleich wie in der Matrix nach Fig.2 weisen in dieser Matrix die Zeilen diffundierter streifenförmiger Gebiete und die Zeilen von Polysiliziumbahnen beide verschiedene Längen auf, wobei gewisse der diffundierten streifenförmigen Gebiete mit weiteren diffundierten streifenförmigen Gebieten verbunden sind, die sich nahezu parallel zu den Polysiliziumzeilen erstrecken. Auf dieäe Weise ist das logische Baumnetzwerk auf zweckmäßige Weise verzweigt, wobei sich einige der genannten weiteren diffundierten streifenförmigen Gebiete innerhalb der Matrix erstrecken.

Beispielsweise werden die so erhaltene Verzweigung des logischen Baumnetzwerks und der Gebrauch von Aluminiumverbindungsbahnen insbesondere für den Teil der Logik beschrieben, der mit dem D-Eingang des Flipfiops /\) verbunden ist. Von diesem D-Eingang sind vier diffundierte streifenförmige Zeilen abgezweigt. In

der ersten Zeile befindet sich der Hauptstromweg des Transistors mit dem Eingangssignal A]Q, wobei die drei übrigen Transistoren, die an den Kreuzungspunkten dieser Zeile gebildet sind, als Verarmungstransistoren ausgebildet sind, wobei ihre Hauptstromwege in Reihe miteinander und in Reihe mit dem Hauptstromweg des Transistors mit dem Eingangssignal Abgeschaltet sind. In der zweiten Zeile befinden sich die Hauptstromwege der_Transistoren mit den Eingangssignr.!en A₀Q und A3Q, wobei die beiden übrigen Transistoren, die an den Kreuzungspunkten dieser Zeile gebildet sind, als Verarmungstransistoren ausgebildet sind, wobei ihre Hauptstromwege mit_ denen der Transistoren mit den Eingangssignalen AaQ und AzQm Reihe geschaltet sind. In der dritten ZeileJpeFindet sich der Transistor mit dem Eingangssignal A2Q. wobei der andere Transistor, der an dem anderen Kreuzungspunkt dieser Zeile gebildet ist, als Verarmungstransistor ausgebildet ist. In der vierten Zeile sind zwei Kreuzungspunkte vorhanden, von denen der erste aus dem Transistor mit dem Eingangssignal AiQ besteht, wobei an dem anderen Kreuzungspunkt ein Verarmungstransistor vorhanden ist. Am Ende der genannten vierten Zeile befindet sich eine Verbindung einer Aluminiumbahn mit dem diffundierten streifenförmigen Gebiet. Diese Bahn bildet an ihrem anderen Ende eine Verbindung mit dem Ende eines anderen diffundierten streifenförmigen Gebietes, in dem sich die Reihenschaltung der Transistoren mit den Eingangssignalen AoQ, A\Q und /4₂Cbefindet. Auf diese Weise ist die UND-Gatterstruktur mit den Eingangssignalen AoQ. AtQ. A2<?und AiQ zum Teil in dem Teil der Logik untergebracht, der unter dem Flipflop Ai angeordnet ist. Die anderen Teile des Teiles der Logik, der mit dem D-Eingang von Ay verbunden ist. insbesondere die ODER-Gatter, sind mit Hilfe des beschriebenen Verzweigens unter Verwendung weiterer streifcnförmiger sich nahezu parallel zu den Polysiliziumbahnen erstreckender Gebiete gebildet.

In dem Ausführungsbeispiel befinden sich die Polysiliziumbahnen, die sich nahezu parallel zu einer bestimmten Richtung erstrecken, und die diffundierten streifenförmigen Gebiete, die sich nahezu parallel zu einer anderen zu der genannten ersten Richtung nahezu senkrechten Richtung erstrecken, wenigstens teilweise auf Linien eines imaginären Gitters, wobei die Transistoren in der Matrix an gewissen der Gitterpunkte gebildet sind, während die weiteren diffundierten streifenförmigen Gebiete, die sich parallel zu den Polysiliziumzeilen erstrecken, sofern diese innerhalb der Matrix liegen, sich auch auf Gitterlinien erstrecken. In diesem Ausfuhrungsbeispiel ist auch dargestellt, daß die Polysiliziumbahnen von einer Zeile zu der anderen abgelenkt werden können. So ist unter Ai in der genannten dritten verzweigten Zeile die Gate-EJektrode des Transistors mit dem Eingangssignal AiQ durch eine Polysiliziumbahn gebildet, die am ersten Kreuzungspunkt unter A2 die Diffusionszeile kontaktiert und dann zu einer niedriger liegenden Zeile abgelenkt wird. Eine derartige Ablenkung einer Polysiliziumzeile ist auchunterdem Flipflop<4_}dargestellt.

Aus Fig. 5 ist ersichtlich, daß bei Anwendung der Struktur nach der Erfindung eine verhältnismäßig untiefe Matrix erhalten wird, in der die kombinatorischen logischen Teile der Schaltung mit den Verbindungen /wischen den Flipflops verflochten sind.

Fig. 6 ist eine schematische Draufsicht auf den Halbleiterkörper und die angebrachten Schichten eines "Teiles der integrierten Schaltung, die einen Teii mit dem an Hand der Fig.5 beschriebenen Layout enthält. Der in dieser Figur gezeigte Teil ist der Teil der Matrixkonfiguration unter den Flipflops Ai, Aj und Aj. Die Weise, in der die unterschiedlichen Schichten und Gebiete voneinander unterschieden werden, ist gleich der in F i g. 2, mit der Ergänzung, daß die Aluminiumbahnen mit vollen Linien ohne eine zwischenliegende Schraffierung angedeutet sind, daß Aluminiumverbindungen mit diffundierten Oberflächengebieten mit

ίο Quadraten innerhalb der Aluminiumzeilen angegeben sind und daß, was die Verbindungen von Polysiliziumbahnen mit diffundierten Oberfiächengebieten anbelangt, die Grenzlinien der Gebiete, innerhalb deren während der Herstellung eine Maskierungsschicht entfernt ist, damit die dünne Oxidschicht selektiv entfernt werden kann, bevor die Polysiliziumschicht niedergeschlagen wird, in der dann die Bahnen definiert werden, mit ununterbrochenen durch Kreuzchen gebildeten Linien angedeutet sind. Um diese Kontakte zwischen Polysiliziumgebieten und diffundierten Gebieten, an denen eine Verunreinigung durch das Polysiüzium, das mit der Siliziumoberfläche in Kontakt ist, hindurchdiffundiert ist, weiter zu markieren, sind zentral an diesen Verbindungen schwarze Punkte angebracht.

2ϊ Zur Identifikation sind die Anreicherungstransistoren alle gesondert mit ihren Eingangssignalen angedeutet, die über die Polysiliziumzeilen und die Verbindungen dieser Zeilen mit den Ausgängen der Flipflops zugeführt werden.

H) Fig.7 zeigt einen schematischen Querschnitt durch einen Teil des Halbleiterkörpers der integrierten Schaltung längs der Linie VII-VII der Fig.6. Der p-leitende Teil 21 des Halbleiterkörpers aus Silizium ist auf seiner Oberfläche mit einem verhältnismäßig dicken

si Siliziumoxidschichtteil 22 und einem verhältnismäßig dünnen Siliziumoxidschichtteil 23 dargestellt. Die unterschiedlichen Abmessungen der unterschiedlichen Gebiete werden hier nicht angegeben, weil sie für die vorliegende Erfindung nicht von wesentlicher Bedeu-

w tung sind. In allen Fällen können sie leicht und auf übliche Weise vom Fachmann bestimmt werden. Das streifenförmige η+ -leitende diffundierte Gebiet liegt in dem Querschnitt innerhalb der Öffnung in der dicken Oxidschicht 22, wobei das eine Ende mit 24 und das

>"> andere Ende mit 25 bezeichnet ist. Das η^f-leitende streifenförmige Gebiet 24, 25 wird von sechs Polysiliziumbahnen gekreuzt, in denen durch Dotierung Donatoren angebracht sind. Diese Bahnen befinden sich auf je einem Teil der dünnen Oxidschicht 7*. Aus dem

"in Querschnitt geht hervor, daß an jedem der sechs Kreuz/mgspunkte eine Diskontinuität in dem η + -Gebiet 24,25 vorhanden ist. An drei der Kreuzungspiinkte wird die Diskontinuität durch eine Abwesenheit von Donatorverunreinigungen infolge der mit Hilfe der

>> Polysiliziumbahnen erhaltenen Diffusionsmaskierung gebildet. An diesen Kreuzlingspunkten sind Anreichcrungstransistoren gebildet, und die Polysiliziumbahnen. in denen die Gate-Elektroden gebildet sind, sind mit AoQ. AtQ und AiQ bezeichnet. An den drei anderen

w) Kreuzungspunkten wird die Diskontinuität durch eine Änderung des Donatonloiierungspcgels gebildet und in diesen Gebieten enthält diu Oberfläche Konzentrationen 26 implantierter Donatorionen, die bewirken, daß die Transistorstrukluren. die mit den clarüberliegenden

ii Polysiliziumbahnen gebildet werden, Verarmungstransistoren sind. Wie aus F i g. 6 ersichtlich ist. wird diese implantierte Donatorkonzentration auch in den direkt angrenzenden Teilen des slrcifcnförmigen Gebieies 24,

28 Ol 285

25 vorhanden sein, aber weil diese Konzentration im Vergleich zu der in dem η+-diffundierten Oberflächengebiet niedrig ist, ist diese in den genannten Teilen in F i g. 7 nicht angegeben.

An der Oberfläche des p-leitenden Körpers 21 unter der dickeren Oxidschicht 22 ist ein höher dotiertes Oberflächengebiet 31 vorhanden, das eine kanalunterbrechende Zone bildet, die üblicherweise in Silizium-Gate-Elektrodenschaltungen verwendet wird. Ober Polysiliziumbahnen und die Teile der Siliziumoberfläche, die während der Donatordiffusion unbedeckt waren, um das Gebiet 24, 25 zu bilden und das Polysilizium zu dotieren, erstreckt sich eine niedergeschlagene Siliziumoxidschicht 32 In einer Öffnung 27 (Fig.6), die in der Schicht 32 gebildet ist, ist eine leitende Verbindung zwischen dem η+-Gebietteil 25 und einer Aluminiumbahn 28, die sich weiter über die Schicht 32 erstreckt, gebildet. Weitere Aluminiumbahnen 34 und 35. die sich über die niedergeschlagene Süiziumoxidschicht 32 erstrecken, sind in Fig. 7 dargestellt. Auf der oberen Fläche der Schicht 32 und über die Aluminiumbahnen 28, 34 und 35 liegt eine niedergeschlagene Glasschicht 36.

Im Rahmen der Erfindung sind viele Abwandlungen möglich. Die integrierte Schaltung kann unter Verwendung einer Technologie mit Selbstregistrierung gebildet werden, die von der beschriebenen Technologie verschieden ist, bei der Polysilizium für die Gate-Elektroden angewendet wird. Zum Beispiel kann eine Technologie, bei der selbstregistrierende Gate-Elektrode aus Metall verwendet werden, Anwendung finden. Obgleich die beschriebenen Ausfül.rungsbeispiele beide dynamische logische Systeme sind, ist es auch möglich, die Struktur nach der Erfindung in s. ^tischen logischen Schaltungen anzuwenden, in denen die Länge : Breite-Verhältnisse der unterschiedlichen Transistoren aufeinander abgestimmt sind (ratioed logic), wobei die Transistoren der Matrix die gleiche Größe haben, der Transistor 7|o (siehe F i g. 1) nicht vorhanden ist und der Transistor 7Ί aus einem Verarmungstransistor mit sehr hoher Impedanz besteht Auch bei derartigen Schaltungen werden die gleichen Vorteile erhalten, wobei insbesondere, wenn als zweiter Pegel von Verbindungen eine Schicht von Metallbahnen, z. B. Aluminiumbahnen, verwendet wird, das Layout erheblich verkleinert wird.

In den beschriebenen Ausführungsbeispielen sind die

Transistoren der Matrix als Anreicherungs- und

ίο Verarmungstransistoren ausgebildet, wobei ein Verarmungstransistor ein Transistor ist, der bei dem niedrigen logischen Pegel leitend ist. Wenn die logischen Pegel verschoben werden, ist es auch möglich, nur Anreicheii'ngstransistoren in der Matrix zu verwenden, wobei eine Gruppe dieser Transistoren eine andere Schwellwertspannung als eine zweite Gruppe aufweist. In einer derartigen Abwandlung werden, wenn eine positive Logik verwendet wird, in einer Matrix mit n-Kanaltransistoren die logischen Pegel derart gewählt sein, daß die Transistoren der Gruppe mit der niedrigeren Schwellwertspannung in beiden logischen Zuständen leitend sind.

Weiter sei bemerkt, daß eine integrierte Schaltung nach der Erfindung eine Anzahl unregelmäßiger Matrizen, die die genannte Struktur aufweisen, enthalten kann, die sich zfj verschiedenen Stellen an der Oberfläche des Halbleiterkörpers befinden. Das weitere Merkmal, daß innerhalb der Matrix ein zweiter Pegel von Verbindungen, der z. B. aus Aluminiumschichtteilen besteht, verwendet werden kann, derart, daß die logische Schaltung in bezug auf das Layout optimal aufgebaut werden kann, bedeutet auch, daß in einer großintegrierten Schaltung mit einer Anzahl logischer Schaltungen, die je als eine Matrix der beschriebenen Form ausgebildet sind, die Matrizen einfach in bezug auf das Verbindungsmuster unterschiedlicher Teile der Schaltung, das durch Teile der Aluminiumschicht gebildet wird, verteilt werden können

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode enthält, wobei diese Feldeffekttransistoren in dem genannten Teil gebildet sind, und wobei die Gate-Elektroden und die Source- und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende Weise in bezug aufeinander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzungspunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleier streifenförmig·^ Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche des Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberflächengebiete die Source- und Drainelektrodengebiete der Transistoren enthalten, mit einer ersten Gruppe von Transistoren von einer ersten Art mit einer ersten Schwellwertspannung und einer zweiten Gruppe vom Transistoren von einer zweiten Art mit einer zweiten Schwellwertspannung, und wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren einer der beiden Gruppen zuzu'iiiren sind, wobei die zu erzeugende logische Kombination mit Hilfe fler Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den r'ransistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt ist. dadurch gekennzeichnet, daß die Mairixkonfiguration unregelmäßig ist. wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist, wobei diese weiteren Verbindungen mindestens eine Abzweigung der streifenförmigen Gebiete enthalten.

2. Integrierte Schaltung nach Anspruch 1, bei der sich die genannte Anzahl erster Leiterbahnen als eine Gruppe von Zeilen wenigstens teilweise auf Isoliermaterial auf der Oberfläche des Halbleiterkörpers und praktisch parallel zu einer ersten Richtung erstreckt, wobei sich die genannte Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp als eine Gruppe von Zeilen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die streifenförmigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Stellen der Kreuzungspunkte aufweisen, wobei die genannte erste und die genannte zweite Schwellwertspannung derart bestimmt sind, daß die Transistoren der zweiten Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei die logischen F.ingangssignalcdcn Gatc-Elcktruden der Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das VcTliindungsmustcr der Transistoren der ersten Gruppe festgelegt ist. wobei dieses Verbindungsmuster die Reihenschaltung des Hauptstromweges des oder jedes Transistors der ersten Gruppe in einer gemeinsamen sich in der genannten zweiten Richtung erstreckenden Zeile, der durch das streifenförmige zu der genannten Zeile gehörige Oberflächengebiet gebildet wird, und des Hauptstromweges des oder jedes Transistors der zweiten Gruppe in dieser Zeile enthält, dadurch gekennzeichnet, daß das genannte Verbindungsmuster weiter die Reihen- und/oder Parallelschaltung der Hauptstromwege eines oder mehrerer der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere streifenförmige Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Transistoren der ersten Gruppe Anreicherungstransistoren und die Transistoren der zweiten Gruppe Verarmungstransistoren sind.

4. Integrierte Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß das Verbindungsmuster außerdem weitere innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen enthält, die sich auf Isoliermaterial erstrecken und die an den Stellen, an denen sie über den ersten Leiterbahnen liegen, durch Isoliermaterial von den ersten Leiterbahnen getrennt sind, wobei die zweiten Leiterbahnen über Öffnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgegengesetzten Leitungstyp bilden.

5. Integrierte Schaltung nach Anoruch 4, dadurch gekennzeichnet, daß die zweiten Leiterbahnen aus Aluminium bestehen.

6. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen aufweisen, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch eine Anzahl verschiedener Längen aufweisen.

7. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß eine ununterbrochene erste Leiterbahn Teile aufweist, die sich in verschiedenen der genannten sich in der ersten Richtung erstreckenden Zeilen befinden.

8. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die ersten Leiterbahnen, die sich in der ersten Richtung erstrecken, und die streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in der zweiten Richtung erstrekken, längs der Linien eines Gitters verlaufen, wobei die Transistorstrukturen an den Kreuzungspunktcn an Gitterpunkten des Gitters liegen.

9. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 8. dadurch gekennzeichnet, daß sich die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp an den Stellen, an denen sie innerhalb der Matrixkonfiguration liegen.

im wesentlichen an Teilen von Gitterlinien entlang erstrecken, an denen sich keine ersten Leiterbahnen befinden,

10. Integrierte Schaltung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß für die ersten Leiterbahnen polykristallines Silizium verwendet wird.

11. Integrierte Schaltung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß sie ein logisches System enthält, das aus getakteten Flipflops und mit diesen verbundenen kombinatorischen logischen Netzwerken aufgebaut ist, wobei die kombinatorischen logischen Netzwerke innerhalb der Matrixkonfiguration von Transistoren realisiert sind, und wobei die Verbindungen zwischen den Flipflops und die Verbindungen zwischen den Transistoren zur Bildung der kombinatorischen logischen Netzwerke miteinander kombiniert und innerhalb der Matrixkonfiguration definiert sind.