DE3146352A1 - Halbleiteranordnung - Google Patents
HalbleiteranordnungInfo
- Publication number
- DE3146352A1 DE3146352A1 DE19813146352 DE3146352A DE3146352A1 DE 3146352 A1 DE3146352 A1 DE 3146352A1 DE 19813146352 DE19813146352 DE 19813146352 DE 3146352 A DE3146352 A DE 3146352A DE 3146352 A1 DE3146352 A1 DE 3146352A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- insulating layer
- zone
- thick insulating
- selection line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
PHN«, 99O^ /J 16.6.81
— "HALBLEITERANORDNUNG"
Die Erfindung bezieht sich auf eine Halbleiter-
. anordnung mit mindestens einer Speicherzelle, die einen Halbleiterkörper mit einem Oberflächengebiet von einem
ersten Leitungstyp enthält, das mit einer dicken Isolierschicht überzogen ist, wobei in der Isolierschicht mindestens
eine Öffnung an der Stelle eines Speicherelements der Speicherzelle vorgesehen ist, und wobei dieses Speicherelement
einen Kondensator mit einer ersten Platte aus einem elektrisch leitenden Material und einem durch ein Dielek-
^ trikum von der ersten Platte getrennten Teil des Halbleiterkörpers
enthält, der eine zweite Platte des Kondensators bildet und über ein von einer Gate-Elektrode steuerbares
Kanalgebiet mit einer Halbeiterzone von einem zweiten dem ersten entgegengesetzten Leitungstyp verbunden ist, wobei
'^ die Gate-Elektrode elektrisch leitend mit einer ersten
Selektionsleitung aus leitendem Material der Speicherzelle verbunden ist, wobei sich diese Selektionsleitung bis oberhalb
der Halbleiterzone erstreckt, die einen Teil einer zweiten Selektionsleitung der Speicherzelle bildet.
LKi Derartige Halbleiteranordnungen werden in
dynamischen Speichern, z.B. für Rechenautomaten, Mikroprozessoren und verschiedene andere Vorrichtungen für
Datenspeicherung und Datenverarbeitung, verwendet.
Eine Halbleiteranordnung der vorgenannten Art ist aus der japanischen Patentschrift Nr. 53-76687 bekannt.
Die darin beschriebene Anordnung enthält eine Speicherzelle, die -in einer Öffnung in einer auf dem Halbleiterkörper
vorhandenen Schicht dicken Oxids hergestellt ist. Die Speicherzelle besteht u.a0 aus einem Speicherkondensator,
der mittels eines steuerbaren Kanalgebietes mit einer Halbleiterzone von einem dem des Halbleiterkörpers
entgegengesetzten Leitungstyp verbunden ist. Der Leitungszustand des Kanalgebietes wird durch die elektrische Spannung
PHN 99O^ j/"(f% 17.6.1981
an einer Gate-Elektrode an der Stelle des Leitungskanals bestimmt, wobei diese Gate-Elektrode elektrisch, leitend
mit einer ersten Selektionsleitung der Speicherzelle verbunden ist. Die genannte Halbleiterzone bildet einen Teil
einer zweiten Selektionsleitung der Speicherzelle.
Dabei ist die erste Selektionsleitung derart angeordnet, dass sie innerhalb der Öffnung im dicken Oxid
die zweite Selektionsleitung kreuzt und von dieser durch eine dünne Oxidschicht getrennt ist. Dies führt zu einer
hohen Streukapazität und einer damit einhergehenden kapazitiven Kopplung zwischen den beiden Selektionsleitungen.
Diese Kopplung kann dazu führen, dass die betreffende Speicherzelle fälschlich selektiert oder falsche Information
eingeschrieben oder gegebenenfalls ausgelesen wird. Die in der genannten japanischen Patentschrift
beschriebene Anordnung ist ausserdem mit sogenannten Kanälunterbrechergebieten,
d.h. Zonen von einem dem des Halbleiterkörpers gleichen Leitungstyp, jedoch mit einer höheren
Verunreinigungsdotierung, versehen, um Kanalbildung zwischen verschiedenen Speicherzellen zu verhindern. Die Halbleiterzone,
die einen Teil der zweiten Selektionsleitung bildet, ist im allgemeinen sehr hoch dotiert, um einem zu hohen
Reihenwiderstand in der Selektionsleitung entgegenzuwirken. In der dargestellten Anordnung grenzt die genannte
Halbleiterzone an ein Kanalunterbrechergebiet und bildet mit diesem einen pn-Ubergang. Dieser pn-Ubergang wird infolge
der gegenseitig hohen Verunreinigungsdotierungen eine verhältnismässig niedrige Durchschlagspannung aufweisen.
Ausserdem stellt dieser pn-Ubergang eine zusätzliche Streukapazität dar, deren Vert höher sein wird, je nachdem.die
Dotierung im Kanalunterbrechergebiet höher ist.
Die Erfindung hat u.a. die Aufgabe, eine Halbleiteranordnung
vom obengenannten Typ zu schaffen, bei- der die Kapazität zwischen einer zu der zweiten Selektionsleitung
gehörigen Halbleiterzone und dem umgebenden Halbleiterkörper, in dem Kanalunterbrechergebiete gebildet sind,
möglichst niedrig ist, während überdies die Durchschlagspannung zwischen der Halbleiterzone und dem umgebenden
..;\V X ^ ·':*·; 1 3U6352
PHN 990^ <^5 >
17.6.1981
Halbleiterkörper möglichst hoch ist.
Weiter hat sie die Aufgabe, eine derartige Anordnung zu schaffen, bei der die kapazitive Kopplung zwischen
den beiden Selektionsleitungen erheblich geringer ist.
c Der Erfindung liegt die Erkenntnis zugrunde, dass,
in Draufsicht gesehen, ein Kanalunterbrechergebiet praktisch neben der genannten Halbleiterzone angebracht werden .kann,
ohne dass zwischen diesem Kanalunterbrechergebiet und der Halbleiterzone ein pn-Ubergang zwischen zwei hochdotierten
ig Halbleitergebieten gebildet wird.
Weiter liegt ihr die Erkenntnis zugrunde, dass die kapazitive Kopplung zwischen den beiden Selektionsleitungen erheblich
dadurch herabgesetzt werden kann, dass eine günstige Positionierung dieser Leitungen in bezug aufeinander gewählt
wir ο Eine Halbleiteranordnung nach der Erfindung ist dazu
dadurch gekennzeichnet, dass die Halbleiterzone sich praktisch völlig unter der dicken Isolierschicht befindet,wobei
diese dicke Isolierschicht an der Stelle der Halbleiterzone sich bis zu einer anderen Tiefe in dem Halbleiterkörper als
^" an anderen Stellen an der Oberfläche erstreckt.
Dabei sei bemerkt, dass das Anbringen der Halbleitan-
zone unter der dicken Isolierschicht an sich aus IBM Technical Disclosure Bulletin, Band 15,Nr.k,S.1163 bekannt ist.
Durch diese Massnahme ist das Dielektrikum zwischen den beiden Selektionsleitungen einige Male (fünf bis zehnmal)
dicker als in der Anordnung nach der genannten japanischen Patentschrift. Damit ist auch die genannte kapazitive Kopplung
um einen solchen Faktor herabgesetzt und ist die Möglichkeit einer falschen Selektion und eines falschen Ein-Schreibens
oder Auslesens erheblich verkleinert.
Eine bevorzugte Ausführungsform nach der Erfindung ist
dadurch gekennzeichnet, dass die dicke Isolierschicht an der Stelle der Halbleiterzone eine grössere Dicke als die übrige
dicke Isolierschicht aufweist.
Damit wird erreicht, dass die Kapazität zwischen der Halbleiterzone und dem umgebenden Halbleiterkörper im wesent-
Damit wird erreicht, dass die Kapazität zwischen der Halbleiterzone und dem umgebenden Halbleiterkörper im wesent-
ei
liehen durch den pn-Ubergang zwischen der Halbleiterzone und
dem niedrig dotierten Halbleiterkörper bestimmt wird.
PHN 990*» }y C, 17.6.1981
Dadurch, dass der Halbleiterkörper niedrig dotiert ist, erstreckt
sich, die Verarmungsschicht des in der Sperrichtung vorgespannten pn-Ubergangs weit in diesen Halbleiterkörper.
Dies bedeutet, dass die zu diesem pn—Übergang gehörige Kapazität
niedrig ist, während die zugehörige Durchschlagspannung erhöht.wird.
Ausserdem können unter der weniger dicken Isolierschicht neben den Halbleiterzonen· gleichmässige Kanalunterbrechergebiete
angebracht werden. Dabei erstreckt sich die dicke
IQ Isolierschicht an der Stelle der Halbleiterzone vorzugsweise
in dem Halbleiterkörper bis zu einer Tiefe, die mindestens gleich der maximalen Tiefe der Kanalunterbrechergebiete ist.
Dies hat den Vorteil, dass das Kanalunterbrechergebiet
und die Halbleiterzone nun, in Draufsicht gesehen, praktisch nebeneinander angebracht werden können, ohne dass sich diese
Gebiete berühren. Auf diese ¥eise wird vermieden, dass ein pn-.Ubergang mit hoher Kapazität und mit niedriger Durchschlag^
spannung,wie oben beschrieben, gebildet wird.
Derselbe Vorteil wird bei einer anderen bevorzugten Aus— führungsform der Erfindung erhalten, die dadurch· gekennzeichnet
ist, dass die dicke Isolierschicht ausserhalb des Gebietes der Halbleiterzone sich in dem Halbleiterkörper bis
zu einer Tiefe erstreckt, die mindestens gleich der maximalen Tiefe des pn-Ubergangs zwischen der Halbleiterzone und
dem Halbleiterkörper ist.
Einige Ausführungsformen der Erfindung sind in der Zeichnung
dargestellt und werden im folgenden näher beschrieben. Es zeigen: Fig. 1 eine Draufsicht auf eine Halbleiteranordnung
nach der Erfindung,
Fig. 2 einen ' Querschnitt längs der Linie H-II in lg* ' Fig. 3»^ und 5 Abwandlungen der Anordnung nach
Fig. 2, und
Fig. 6 bis 9 die Anordnung nach Fig. 2 wahrend
verschiedener Stufen ihrer Herstellung.
Die Figuren sind schematisch und nicht masstäblich gezeichnet, wobei der Deutlichkeit halber in dem Querschnitt
insbesondere die Abmessungen in der Dickenrichtung übertrieben gross dargestellt sind. Halbleiterzonen
3U6352
PHN. 9904 J^^ 16.6.81
I ♦ 'tit
vom gleichen Leitungstyp sind im allgemeinen in derselben
Richtung schraffiert; in den verschiedenen Ausführungsformen
sind entsprechende Teile in der Regel mit den gleichen Bezugsziffern bezeichnet.
Fig. 1 zeigt in Draufsicht und Fig. 2 im Querschnitt längs der Linie II-II in Fig. 1 eine Halb le it er-
- anordnung mit einer Speicherzelle. Die Halbleiteranordnung nach den Figuren 1 und 2 enthält einen Halbleiterkörper 1
aus Silicium mit einem Substrat 2. Dieses Substrat ist vom p=.Typ und weist einen spezifischen Widerstand von 10-100.il.cm
auf«, Die Oberfläche 3 des Substrats 2 ist mit einer etwa O95 /um dicken Siliciumoxidschicht h überzogen. In diesem
dicken Oxid k ist eine Öffnung 5 an der Stelle eines Speicherelements
einer Speicherzelle vorgesehen. Diese Speicherzelle kann sowohl eine einfache Zelle bilden als auch einen Teil
eines grösseren Systems mit einem Koordinatensystem einer ersten und einer zweiten Gruppe von Selektionsleitungen .
bilden, wobei an den Stellen von Kreuzungspunkten des Koordinatensystems Speicherzellen vorhanden sind.
Innerhalb der Öffnung 5 ist die Oberfläche 3
mit einer dünnen Schicht 6, 8 aus Isoliermaterial, im vorliegenden Beispiel Siliciumoxid, überzogen. Zusammen mit dem
Teil 8 dieses dünnen Oxids als Dielektrikum bilden eine erste Platte 7 aus einem elektrisch leitenden Material und das
25darunterliegende Gebiet 9 des Halbleitersubstrats 2 einen
Speicherkondensator eines Speicherelements. Das elektrisch leitende Material der ersten Platte 7 besteht im vorliegenden
Beispiel aus polykristallinem Silicium mit einem Flächenwiderstand
von 20 - 3O-Ü./D.
Der Inhalt des Speicherelements wird durch die
in diesem Kondensator gespeicherte Ladung bestimmt. Um den Kondensator aufladen oder entladen zu können, enthält die
Anordnung weiter eine Gate-Elektrode 10, die durch den Teil 6 des dünnen Oxids von einem darunterliegenden Kanalgebiet
"^iin Substrat 2 getrennt ist. Die Gate-Elektrode 10 bildet im
vorliegenden Beispiel einen Teil einer ersten Selektionsleitung 13 aus einem leitenden Material, z.B. Aluminium,
' .= ·:. Ί .": .X ': 3H6352
PHN.99O^ /·£"*?. 16.6.81
Mit Hilfe elektrischer der Gate—Elektrode 10 zugefülirter
Spannungen wird das darunterliegende Kanalgebiet 11
gegebenenfalls in einen leitenden Zustand gebracht, wodurch
das Gebiet 9 elektrisch leitend mit einer Halbleiterzone verbunden wird, die einen Teil einer zweiten Selektions
leitung bildet. Diese hochdotierte Halbleiterzone 12 ist vom η-Typ und weist einen Flächenwiderstand von 30 SL /θ auf.
Nach der Erfindung befindet sich die Halbleiterzone 12 praktisch völlig unter dem dicken Oxid k. Durch
die grosse Dicke dieser Schicht (0,5 - 1 /um) ist die kapazitivie Kopplung zwischen der ersten Selektionsleitung 13
und der Halbleiterzone 12 sehr gering. In einem Speichersystem mit mehreren dieser Zellen bedeutet dies, dass die
kapazitive Kopplung zwischen den Wortleitungen und dem Bitleitungen
des Systems praktisch vernachlässigbar ist.
Die genannte kapazitive Kopplung zwischen der Selektionsleitung I3 und der Halbleiterzone 12 wird im vorliegenden
Beispiel noch weiter dadurch herabgesetzt, dass an der Stelle der Halbleiterzone 12 das Oxid 4 eine grössere
Dicke (etwa 0,8 /um) als anderswo aufweist. Dadurch wird ausserdem erreicht, dass ein praktisch gleichmässiges Kanalunterbrechergebiet
14 ohne nachteilige Effekte zwischen mehreren Speicherzellen angebracht werden kann. Wenn dabei
nämlich das Oxid k sich an der Stelle der Halbleiterzone
mindestens in dem Halbleiterkörper 1 bis zu der maximalen Tiefe des Kanalunterbrechergebietes 14 erstreckt, wird die
Halbleiterzone 12 allseitig von dem niedrig dotierten Substrat 2 begrenzt. Dies- bedeutet, dass sich das Erschöpfungsgebiet,
das zu dem pn-übergang 1.5 zwischen der HaIbleiterzone
12 und dem Substrat 2 gehört, wenn der pnübergang 15 in der Sperrichtung betrieben wird, zu einem
grossen Teil in dem Substrat 2 erstreckt. Die Streukapazität, die zu dem pn-Ubergang I5 gehört, ist dadurch gering,
während auch die Streukapazität des pn-Ubergangs 16, d.h.
^ das Teiles des pn-TJbergangs I5 zwischen der Halbleiterzone
12 und dem Kanalunterbrechergebiet 14 oder dem Halbleitersubstrat
2, sofern es an die Oberfläche grenzt, sehr klein
'; .:·■:.': 3H6352
PHN. 99O^ JT^ "*16.6.81
ist j was bedeutet, dass die Speicherzelle kurze Schreibund
Lesezeitenhat. Andererseits wird durch diese Massnahme
die Durchschlagspannung des pn-Übergangs 15,16 erhöht.
Die letztgenannten Effekte (kurze Schreib- und Lesezeiten, hohe Durchschlagspannung) werden nebst der
geringeren Kopplung zwischen der Selektionsleitung 13 und
der Halbleiterzone 12 auch in der Ausführungsform nach Fig.3
erreicht, dadurch, dass das dicke Oxid h an der Stelle der
Halbleiterzone 12 tiefer als an anderen Stellen auf der Oberfläche in den Halbleiterkörper versenkt ist. Das Oxid 4
weist in dieser Ausführungsform eine praktisch gleichmässige
Dicke auf. Übrigens haben die Bezugsziffern die gleiche
Bedeutung wie in Fig« 2.
Eine andere Ausführungsform einer Halbleiteranordnung
nach der Erfindung ist in Fig. 4 dargestellt.
In dieser Ausführungsform ist das dicke Oxid 4 an den Stellen
der Kanalunterbrechergebiete 14 tiefer als an der Stelle der
Halbleiterzone 12 in den Halbleiterkörper versenkt. Dieses Oxid hs das.im vorliegenden Beispiel wieder eine praktisch
gleichmässige Dicke aufweist, erstreckt sich dabei in dem Substrat 2 bis zu einer Tiefe, die mindestens gleich der
Tiefe des pn—Übergangs 15 zwischen der Halbleiterζone 12 und
dem Substrat 2 ist.
Letzteres wird auch bei der Ausführungsform nach Figo 5 erreicht, bei der das dicke Oxid 4 an den Stellen der
Kanalunterbrechergebiete 14 dicker als an der Stelle der
Halbleiterzone 12 ist. Übrigens haben die Bezugsziffern in ..
den Figureji 4 und 5 wieder die gleiche Bedeutung wie die in
Fig„ 2.
Die Halbleiteranordnung nach den Figuren 1 und 2 kann wie folgt hergestellt werden. Es wird von einem Halbleiterkörper
1 ausgegangen, der ein p-leitendes Substrat enthält j, das ^1OOS -orientiert ist und einen spezifischen
Widerstand von 10 « 1OOjj_.cm aufweist. Auf der Oberfläche 3
des Substrats 2 wird dann eine Doppelschicht 17,18 aus einer
etwa 4θ nm dicken Siliciumoxidschicht 17 und einer etwa
75 nm dicken Siliciumnitridschicht 18 angebracht. In dieser
PHN.9904 jk 16.6,81
Doppe Is chicht 17 »18 wird auf photolith.ographisch.em Wege
ein Muster angebracht, um die Halbleiterzone 12 zu definieren. Diese Halbleiterzonen 12 bilden im vorliegenden
Beispiel die Bitleitungen einer Speichermatrix. Dazu werden in der Doppelschicht 17»18 Offnungen 19 angebracht. Diese
linienförmigen Offnungen weisen eine Breite von 2 - 3/um auf.
·· .. /
Über diese Offnungen werden im Substrat 2 die Halbleiter-
zonen 12 mittels einer Arsenimplantation mit einer Dosis von 5«10 ^ Arsenionen/cm und einer Energie von 100 keV
'" angebracht. Dies ergibt eine Flächenwiderstand von etwa
30 D-/D für die Halbleiterzonen 12 (siehe Fig.6) .
Anschiiessend wird durch örtliche Oxidation an
der Stelle der Öffnung 19 eine Siliciumoxidschicht 20 mit
einer Dicke von etwa 0,3 /um angewachsen. Während dieser
Oxidation werden die Donatoratome (Arsen) durch das angewachsene Oxid in dem Substrat 2 vorgetrieben, wobei, zu dem
Rande des Oxids 20 hin entlang des sogenannten "Vogelschnabels"
eine sowohl in der Dicke als auch in der Konzentration aubnehmende Dotierung von Arsenatomen erhalten wird.
Um auf der Halbleiteroberfläche 3 die aktiven Gebiete zu
definieren, wird über die Oberfläche 3 eine Photoresistschicht 21 angebracht, die dann auf photolithographischem
Wege in Muster gebracht wird. Um eine gute elektrische Trennung zwischen den Speicherelementen zu erzielen, wird
anschiiessend unter Verwendung desselben Photoresists 21 als Maske eine Kanalunterbrechungsimplantation mit Akzeptor-
Ί ο ρ
Ionen (Bor) mit einer Dosis von 10 Borionen/cm bei einer
Energie von 30 keV durchgeführt. Dabei entstehen die Kanalunterbrechergebiete
14. Um eine niedrige Kapazität und eine hohe" Durchschlagspannung namentlich des pn-Ubergangs T6,
d.h. des Teiles des pn-Ubergangs 15 zwischen der Halbleiterzone
12 und dem Substrat 2, der direkt an die Oberfläche grenzt, zu erhalten, kann diese Implantation nötigenfalls
in einer etwas schrägen Richtung (gemäss den Pfeilen 22'
statt gemäss den Pfeilen 22) durchgeführt werden, Infolgedessen kann sich zwischen der Halbleiterzone 12 und dem
Kanalunterbrechergebiet 14 ein Teil des niedrig dotierten
PHNe9904 J^ ή 1 16.6.81
Substrats bis zu der Oberfläche 3» z.B. mit einer Breite von 0,1 mm, erstrecken. Dieser Abstand ist viel kleiner
als mit Hilfe lediglich photolithographischer Verfahren erzielt werden kann (Fig.7).
Danach wird zunächst der nicht von der Photoresist schicht 21 bedeckte Teil des Nitrids 18 entfernt.
- Nach Entfernung der Photoresistschicht 21 wird unter Verwendung des verbleibenden Teiles der Doppelschicht 17>18
als Maske die freiliegende Oberfläche örtlich bis zu einer
Iß Sicke von etwa 0,5 /um oxidiert. An der Stelle der Halbleiterzone
12 erhält das Oxid 4 dabei eine Dicke von etwa 0,8 /ume Dann wird die verbleibende Doppelschicht 17»18
in der Öffnung 5 entfernt. Anschliessend wird in der Öffnung 5 im dicken Oxid k die Oberfläche 3 mit einer dünnen
^ Schicht reinen Oxids (von etwa 50 nm) versehen. Erwünschtenfalls
kann unter Verwendung des Oxids k als Maske noch eine
Borimplantation durchgeführt werden, um die Schwellwertspannung, die die Leitung der Kanalzone 11 bestimmt, genau
einzustellen. Auch können in dieser Stufe zur Bildung von Kontakten anderswo auf dem Halbleiterkörper Fenster in
diesem Oxid angebracht werden. Dann wird die ganze Oberfläche mit einer Schicht polykristallinen Siliciums 7 mit
einem Flächenwiderstand von 20 - 30 SX/ O versehen, die
danach auf photolithographischem Wege in Muster gebracht wird (Fig. 8) .
Das Ganze wird dann in eine oxidierende Umgebung, ZoB0 in eine Wasserdampfatmosphäre, gebracht, Dabei wird
eine Oxidschicht 23 erzeugt, die das polykristalline
Silicium 7 schützt, während zu gleiche Zeit das Oxid 6 an der Stelle des Kanalgebietes 11 eine etwas grössere Dicke
enthält (Fig.9). Das Oxid 23 wächst dabei etwa vielmal schneller als das Oxid 6 an, wodurch eine gute Isolierung
zwischen der leitenden Platte 7 und der später anzubringende Selektionsleitung 13 erhalten wird9 während dennoch das
Oxid 6 genügend dünn bleibt, um eine gute Steuerung mittels der Gate-Elektrode 10 beizubehalten.
Zwischen diesen letzten beiden Schritten kann die Speicherzelle erwünschtenfalls zeitweilig abgeschirmt
ν ·:. ·-: - .;--: ·; 3U6352
• * » » « * *
PHN.9904 V^ 42."
16.6.81
werden, wenn z.B. für Transistoren in der Randlogik Implantationen zur Bildung von Source- und Draingebieten
durchgeführt werden müssen. Nachdem in dieser Randlogik die nötigen Kontaktfenster angebracht sind, wird das Ganze mit
einer Aluminiumschicht überzogen, die 1 0Jo Silicium enthält,
um ein Verdrahtungsmuster zu erhalten. Darauf werden auf photolithographischem "Wege u.a. die Selektionsleitungen 13»
im vorliegenden Beispiel Wort leitungen, die auch die G-ate-Elektrode
10 enthalten, definiert. Damit ist die Halbleiter-
'" anordnung nach den Figuren 1,2 erhalten.
Nachdem in Fig. 6 die Öffnung 19 difiniert ist,
kann auch in das Substrat eine Nut mit einer Tiefe von etwa 0,2 /um geätzt werden. Dabei kann dann gegebenenfalls der
erste Oxidationsschritt zum Erhalten des Ox?.ds 20 weggelassen
'^ werden, so dass die Konfiguration nach Fig. 3 erhalten wird.
Um die Halbleiteranordnungen nach den Figuren h und 5 zu erhalten, werden z.B. zunächst die Kanalunterbrechergebiete
lh über Offnungen in der Doppelschicht 17,18
angebracht. Dabei kann dann wieder zunächst an den Stellen dieser Kanalunterbrechergebiete 14 eine Vertiefung geätzt
werden, in der dann die Kanalunterbrechergebiete definiert werden, wonach entweder die Doppelschicht an den Stellen
der anzubringenden Halbleiterzonen 12 auf photolithographischem
¥ege entfernt und nach Definition der HaIbleiterzonen 12 durch örtliche Oxidation eine dicke Schicht
k aus Oxid angebracht wird (Fig. h) oder zunächst an den
Stellen der Kanalunterbrechergebiete lh örtliche Oxidation,
stattfindet und dann nach Definition der Halbleiterzonen das Anbringen des dicken Oxids h beendet wird (Fig. 5).
u In allen.dargestellten Beispielen ist, in Draufsicht gesehen,
der Abstand zwischen dem Kanalunterbrechergebiet 1 k und der Halbleiterzone 12 kleiner als 0,5 /um und in der
Regel kleiner als 0,1 /um, während dennoch eine niedrige Kapazität des pn-Ubergangs 15»16 zwischen der Halbleiter-
zone 12 und dem Substrat 2 bzw. zwischen der Halbleiterzone
12 und dein Kanalunterbrechergebiet 14 oder einem
zwischenliegenden Teil des Substrats 2 sichergestellt ist.
η ti nan«
PHN0 9904 ΛΥ/JX 16.6.81
Naturgemäss ist die Erfindung nicht auf die obenstehenden Beispiele beschränkt. So können z.B. in dem
Halbleiterkörper die Leitungstypen (gleichzeitig) umgekehrt werden. Auch kann die Speicherzelle in einer epitaktischen
Schicht gebildet sein, die auf einem Substrat angebracht ist. Obendrein kann in dem Teilgebiet des Halbleiterkörpers,
■ das die zweite Platte des Kondensators bildet, eine Arsenimplantation, z.B. zugleich mit den Anbringen der Source-
und Draingebiete in der Randlogik, durchgeführt werden.
^ Die .aufdiese Weise erzeugte Arsenschicht bildet dann die
zweite Platte des Kondensators. Weiter können die Schichten 7 aus polykristallinem Silicium, die eine erste Platte der
unterschiedlichen Kondensatoren bilden,an eine Bezugs.—,
spannung, Z0B0 Erde, angeschlossen sein.
' Auch bei dem Herstellungsverfahren sind mehrere
Abwandlungen möglich. So braucht das dicke Oxid nicht notwendigerweise
mittels örtlicher Oxidation angebracht zu werden, sondern kann z»B. eine dicke Oxidschicht über die
ganze Oberfläche (in der dann bereits Halbleiterzonen und gegebenenfalls Kanalunterbrechergebiete Ik gebildet
sind) angebracht werden. In dieser Schicht k aus dickem
Oxid können dann mit Hilfe reaktiver Ionenätzung Offnungen 5 angebracht werden, die die Oberfläche 3 freilegen, um
die eigentliche Speicherzelle herzustellen, 25
Claims (1)
- PATENTANSPRÜCHE(DHalbleiteranordnung mit mindestens einer Speicherzelle, die einen Halbleiterkörper mit einem Oberflächengebiet von einem ersten Leitungstyp enthält, das mit einer dicken Isolierschicht überzogen ist,.wobei mindestens eine Öffnung in der Isolierschicht an der Stelle eines Speicherelements der Speicherzelle vorgesehen ist, und wobei dieses Speicherelement einen Kondensator mit einer ersten Platte aus elektrisch leitendem Material und einem durch ein Dielektrikum von der ersten Platte getrennten Teil des Halbleiterkörpers'enthält., der eine zweite Platte des Kondensators bildet und über ein von einer Gate-Elektrode steuerbares Kanalgebiet mit einer Halbleiterzone von einem zweiten dem ersten entgegengesetzten Leitungstyp verbunden ist, wobei die Gate-Elektrode elektrisch leitend mit einer ersten Selektionsleitung aus leitendem Material der Speicherzelle verbunden ist, wobei diese Selektionsleitung sich bis oberhalb der Halbleiterzone erstreckt, die einen Teil einer zweiten Selektionsleitung der Speicherzelle bildet, dadurch gekennzeichnet, dass die Halbleiterzone sich praktisch völlig unter der dicken Isolierschicht befindet, wobei diese dicke Isolierschicht an der Stelle der Halbleiterzone sich bis zu einer anderen Tiefe in dem Halbleiterkörper als an anderen Stellen an der Oberfläche erstreckt, 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die dicke Isolierschicht an der Stelle der Halbleiterzone eine grössere Dicke als die übrige dicke Isolierschicht aufweist.
3 ο Halbleiteranordnung nach Anspruch 1 oder 2, bei der sich zwischen mehreren Speicherzellen unter der dicken Isolier-3Q schicht Kanalunterbrechergebiete befinden, dadurch gekennzeichnet, dass die dicke isoJ ierschicht uji den Stellen der Halbleiterzonen sich in dem Halbleiterkörper bis zu einer Tiefe erstreckt, die mindestens gleich der maximalen Tiefe der Kanalunterbrechergebiete ist.« tu C\:.v *: ": .:-; ί 3U6352PHN. 9904 * 13^V" *"' ***16.6.814· Halbleiteranordnung nach Anspruch 1 , bei der sich zwischen mehreren Speicherzellen unter der dicken Isolierschicht Kanaluntörbrechergebiete befinden, dadurch gekennzeichnet, dass die dicke Isolierschicht ausserhalb des Gebietes der Halbleiterzone sich in dem Halbleiterkörper bis zu einer Tiefe erstreckt, die mindestens gleich der - maximalen Tiefe des pn-Ubergangs zwischen der Halbleiterzone und dem Halbleiterkörper ist.5. Halbleiteranordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass, in Draufsicht gesehen, der maximale Abstand zwischen der Halbleiterzone und dem Kanalunterbrechergebiet höchstens 0,5 /um beträgt.6. Halbleiteranordnung nach einem der vorgehendenAnsprüche, dadurch gekennzeichnet, dass die Halbleitericzone einen Teil einer gemeinsamen vergrabenen Selektionsleitung für mehrere Speicherzellen bildet.7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Platte aus leitendem Material des Kondensators polykristallinesSilicium enthält.8. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Selektionsleitung zu einer ersten Gruppe von Leitungen gehört, die zusammen mit einer zweiten Gruppe von Leitungen, zu der diezweite Selektionsleitung gehört, ein Koordinatensystem bildet, und dass sich die Speicherzellen an den Stellen von Kreuzungspunkten des Koordinatensystems befinden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE8006482,A NL186886C (nl) | 1980-11-28 | 1980-11-28 | Halfgeleiderinrichting. |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3146352A1 true DE3146352A1 (de) | 1982-09-02 |
Family
ID=19836255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813146352 Withdrawn DE3146352A1 (de) | 1980-11-28 | 1981-11-23 | Halbleiteranordnung |
Country Status (8)
Country | Link |
---|---|
US (1) | US4489338A (de) |
JP (1) | JPS57117272A (de) |
CA (1) | CA1171554A (de) |
DE (1) | DE3146352A1 (de) |
FR (1) | FR2495380B1 (de) |
GB (1) | GB2088633B (de) |
IT (1) | IT1139848B (de) |
NL (1) | NL186886C (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3420355A1 (de) * | 1983-06-01 | 1984-12-06 | Mitsubishi Denki K.K., Tokio/Tokyo | System miteinander verbundener numerischer steuereinrichtungen |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4511911A (en) * | 1981-07-22 | 1985-04-16 | International Business Machines Corporation | Dense dynamic memory cell structure and process |
US4590504A (en) * | 1982-12-28 | 1986-05-20 | Thomson Components - Mostek Corporation | Nonvolatile MOS memory cell with tunneling element |
JPS6018948A (ja) * | 1983-07-12 | 1985-01-31 | Nec Corp | 半導体集積回路装置 |
US4891747A (en) * | 1984-06-25 | 1990-01-02 | Texas Instruments Incorporated | Lightly-doped drain transistor structure in contactless DRAM cell with buried source/drain |
US4700461A (en) * | 1986-09-29 | 1987-10-20 | Massachusetts Institute Of Technology | Process for making junction field-effect transistors |
US5212111A (en) * | 1992-04-22 | 1993-05-18 | Micron Technology, Inc. | Local-oxidation of silicon (LOCOS) process using ceramic barrier layer |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2639479A1 (de) * | 1975-09-09 | 1977-04-14 | Philips Nv | Verfahren zur herstellung einer ladungsuebertragungsanordnung und durch dieses verfahren hergestellte ladungsuebertragungsanordnung |
DE2756855A1 (de) * | 1976-12-20 | 1978-07-06 | Texas Instruments Inc | Verfahren zum herstellen einer matrix aus speicherzellen mit hoher speicherkapazitaet |
JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
CA1001771A (en) * | 1973-01-15 | 1976-12-14 | Fairchild Camera And Instrument Corporation | Method of mos transistor manufacture and resulting structure |
US3997799A (en) * | 1975-09-15 | 1976-12-14 | Baker Roger T | Semiconductor-device for the storage of binary data |
US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
NL185376C (nl) * | 1976-10-25 | 1990-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
US4135289A (en) * | 1977-08-23 | 1979-01-23 | Bell Telephone Laboratories, Incorporated | Method for producing a buried junction memory device |
US4152779A (en) * | 1978-04-06 | 1979-05-01 | Texas Instruments Incorporated | MOS ram cell having improved refresh time |
US4251571A (en) * | 1978-05-02 | 1981-02-17 | International Business Machines Corporation | Method for forming semiconductor structure with improved isolation between two layers of polycrystalline silicon |
US4373248A (en) * | 1978-07-12 | 1983-02-15 | Texas Instruments Incorporated | Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like |
US4392210A (en) * | 1978-08-28 | 1983-07-05 | Mostek Corporation | One transistor-one capacitor memory cell |
JPS5572074A (en) * | 1978-11-25 | 1980-05-30 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
-
1980
- 1980-11-28 NL NLAANVRAGE8006482,A patent/NL186886C/xx not_active IP Right Cessation
-
1981
- 1981-11-09 US US06/319,166 patent/US4489338A/en not_active Expired - Fee Related
- 1981-11-20 FR FR8121781A patent/FR2495380B1/fr not_active Expired
- 1981-11-23 DE DE19813146352 patent/DE3146352A1/de not_active Withdrawn
- 1981-11-25 GB GB8135571A patent/GB2088633B/en not_active Expired
- 1981-11-25 IT IT25287/81A patent/IT1139848B/it active
- 1981-11-26 CA CA000391004A patent/CA1171554A/en not_active Expired
- 1981-11-27 JP JP56189366A patent/JPS57117272A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2639479A1 (de) * | 1975-09-09 | 1977-04-14 | Philips Nv | Verfahren zur herstellung einer ladungsuebertragungsanordnung und durch dieses verfahren hergestellte ladungsuebertragungsanordnung |
JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
DE2756855A1 (de) * | 1976-12-20 | 1978-07-06 | Texas Instruments Inc | Verfahren zum herstellen einer matrix aus speicherzellen mit hoher speicherkapazitaet |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3420355A1 (de) * | 1983-06-01 | 1984-12-06 | Mitsubishi Denki K.K., Tokio/Tokyo | System miteinander verbundener numerischer steuereinrichtungen |
Also Published As
Publication number | Publication date |
---|---|
GB2088633B (en) | 1984-08-22 |
IT1139848B (it) | 1986-09-24 |
NL186886C (nl) | 1992-03-16 |
NL8006482A (nl) | 1982-06-16 |
FR2495380A1 (fr) | 1982-06-04 |
FR2495380B1 (fr) | 1986-05-09 |
GB2088633A (en) | 1982-06-09 |
IT8125287A0 (it) | 1981-11-25 |
NL186886B (nl) | 1990-10-16 |
US4489338A (en) | 1984-12-18 |
JPS57117272A (en) | 1982-07-21 |
CA1171554A (en) | 1984-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3029125C2 (de) | Halbleiterspeicher | |
EP0103043B1 (de) | CMOS-Speicherzelle mit potentialmässig schwebendem Speichergate | |
DE3123876C2 (de) | Nicht-flüchtige Halbleiter-Speichervorrichtung | |
DE3816358C2 (de) | ||
EP0002670B1 (de) | Verfahren zum Herstellen eines bipolaren Transistors in einem Halbleitersubstrat | |
DE3245064C2 (de) | ||
DE2632036C2 (de) | Integrierte Speicherschaltung mit Feldeffekttransistoren | |
DE2547828B2 (de) | Verfahren zur Herstellung eines Speicherelements mit einem Doppelgate-Isolierschicht-Feldeffekttransistor | |
DE2705503C3 (de) | Halbleiterspeicheranordnung | |
DE3033333A1 (de) | Elektrisch programmierbare halbleiterspeichervorrichtung | |
DE4219854A1 (de) | Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben | |
DE2716691A1 (de) | Feldeffekttransistor und verfahren zu dessen herstellung | |
DE3034551A1 (de) | Arbeitsspeicher und verfahren zu seinem betreiben | |
DE69533134T2 (de) | Leistungsbauteil hoher Dichte in MOS-Technologie | |
DE3346831A1 (de) | Halbleiterspeicherelement | |
DE4303059B4 (de) | Stapel-Graben-DRAM-Zelle | |
DE3543937A1 (de) | Halbleitervorrichtung | |
DE3134233C2 (de) | ||
DE2937952C2 (de) | Nichtflüchtige Speicheranordnung | |
EP0021218B1 (de) | Dynamische Halbleiter-Speicherzelle und Verfahren zu ihrer Herstellung | |
DE3140268A1 (de) | Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung | |
DE10206057A1 (de) | Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung | |
DE3423776C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3145101C2 (de) | Verfahren zur Herstellung eines Halbleiterspeichers | |
DE3146352A1 (de) | Halbleiteranordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8128 | New person/name/address of the agent |
Representative=s name: KUNZE, K., DIPL.-ING. DR.-ING., PAT.-ASS., 2000 HA |
|
8139 | Disposal/non-payment of the annual fee |