NL8003519A - Lekstroomcompensatie voor dynamische mos logica. - Google Patents
Lekstroomcompensatie voor dynamische mos logica. Download PDFInfo
- Publication number
- NL8003519A NL8003519A NL8003519A NL8003519A NL8003519A NL 8003519 A NL8003519 A NL 8003519A NL 8003519 A NL8003519 A NL 8003519A NL 8003519 A NL8003519 A NL 8003519A NL 8003519 A NL8003519 A NL 8003519A
- Authority
- NL
- Netherlands
- Prior art keywords
- logic
- circuit
- clock signal
- output
- point
- Prior art date
Links
- 230000005669 field effect Effects 0.000 claims description 4
- 238000003756 stirring Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
I·!* * > EHN 9780 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven "Lekstrocsmccsnpensatie^ voor dynamische MDS logica"
De uitvinding heeft betrekking op een logische schakeling met een tussen een aantal ingangen en een uitgang opgenctnen logisch netwerk, dat een aantal veldeffekttransistoren met geïsoleerde stuur-elektrode cmvat en voor het uitvoeren van een logische bewerking op 5 aan de ingangen toegevoerde signalen wordt gestuurd door althans één kloksignaal en waarbij tijdens het uitvoeren van de logische bewerking ongewenst ladingsverlies aan de uitgang kan optreden als gevolg van kortstondige lekstromen binnen het logisch netwerk.
Dynamische MOS logica schakelingen warden gekenmerkt door 10 het feit, dat er zich binnen de schakeling geen gelijkstrocmwegen tussen de voedingsaansluitingen bevinden. Dit biedt het voordeel van een geringe vermogensdissipatie.
De werking van dit type schakelingen berust op gesynchroniseerd ladingstransport tussen de verschillende punten van de schakeling en 15 het feit dat ieder punt, betrokken bij de informatie-overdracht een parasitaire capaciteit bezit, waardoor een eenmaal aan een dergelijk v punt toegevoerde lading enige tijd behouden blijft, mits dit punt na het toevoeren van de lading zo goed mogelijk van zijn omgeving geïsoleerd wordt.
20 Het uitvoeren van een logische bewerking op een aantal ingangs signalen geschiedt bij dit type schakelingen door middel van een logisch netwerk, dat MDS trans is toren bevat en waarvan de uitgang door middel van een "oplaad" transistor allereerst wordt opgeladen tot een eerste potentiaal overeerikonend met een (logische "1"). Daarna wordt de uit-25 gang via het logische netwerk ontladen als het resultaat van de bewerking een logische "0" oplevert, terwijl de eerste potentiaal (logische "1") gehandhaafd blijft als het resultaat van de bewerking "1" oplevert.
Vooral bij wat ingewikkelder logische bewerkingen doet zich het probleem voor, dat verschillende signaalwegen in het netwerk ook 30 verschillende vertragingstijden opleveren voor de signalen, waardoor het kan voorkomen dat bepaalde met de uitgang verbonden transistoren qp ongewenste tijdstippen geleidend zijn waardoor de uitgang toch 8003515 PHN 9780 2 • t » * * gedeeltelijk via het logische netwerk wordt ontladen, hoewel het uiteindelijk resultaat van de logische bewerking een logische "1" zou moeten zijn. Deze ongewenste ontlading van de uitgang zal in het navolgende steeds worden aangeduid met lekstrocmeffect.
5 Een voorbeeld van een dergelijke schakeling is te vinden op blz. 175 en 176 van het boek "MOS/LSI Design and Application" uit "Texas Instruments Electronics series" van Mc. Graw Hill publishing Corp. De daar afgebeelde en besproken schakeling is een "full adder" schakeling uitgevoerd in 2 fasen dynamische MOS-logica, welke onder 10 bepaalde anstanügieden behept is met het lekstrocmeffect. Qti het lekstrocmeffect te voorkomen kan de genoemde schakeling, zoals in het vermelde boek is behandeld uitgevoerd worden in 4 fasen M05-logica, waardoor de "full adder" bewerking in twee stappen door twee aparte op zich lekstrocm-vrije logische netwerken na elkaar wordt uitgevoerd.
15 Het nadeel is dat men dan 4 aparte kloksignalen nodig heeft, hetgeen de geïntegreerde schakeling aanzienlijk gekcmpliceerder maakt.
De uitvinding beoogt een logische schakeling te verschaffen, die zonder uitbreiding van het aantal kloksignalen bedreven kan worden zonder dat gevaar optreedt voor ladingsverlies-door lekstrocmeffect.
)Ü
De uitvinding heeft daartoe als kenmerk, dat middelen aanwezig zijn cm tijdens het uitvoeren van de logische bewerking althans gedurende tijdsperioden, waarin lekstromen kunnen optreden ccmpensatielading toe te voeren aan de uitgang van het logisch netwerk.
Deze maatregel volgens de uitvinding biedt de mogelijkheid 25 met zeer eenvoudige middelen de storende invloed van biet voomoemde lekstrocmeffect te elimineren. In het bijzonder behoeft dan het aantal kloksignalen niet uitgebreid te worden, waardoor de geïntegreerde schakeling zo eenvoudig mogelijk kan blijven.
Een voorkeursuitvoering van de schakeling volgens de uitvinding 30 is gekenmerkt, doordat genoemde middelen een capaciteit bevatten, waarvan de ene elektrode is gekoppeld met de uitgang en de andere elektrode wordt gestuurd met een van het kloksignaal (signalen) afgeleid stuursignaal.
Deze uitvoeringsvorm is gebaseerd cp het inzicht dat de genóem-35 de lekstromen gedurende zeer korte tijd optreden, zodat er niet continu compensatielading behoeft te worden toegevoerd, hetgeen voordelig is met betrekking tot het stroomverbruik van de schakeling.
8003519 I* » EHN 9780 3
De genoemde capaciteit vervult de functie van boots trap-condensator, die op het gewenste moment (namelijk het moment dat er lekstromen op kunnen treden) een ccmpensatielading toevoert aan de uitgang, doordat qp dat moment een spanningssprong op de andere €.ektrode wordt 5 aangelegd. Op zich is het gebruik van bootstrap-condensatoren bekend, bijvoorbeeld uit: de Man, J.H. et al.: ΉΜΟΞ Circuits for Digital Filters". IEEE Journal of Solid State Circuits Vd. SC-13 No. 5 October 1978, waar een bootstrap-condensator wordt toegepast voor het compenseren van signaalverlies door ladingsverdeling tussen de punten ter weerszijden 10 van een doorlaatpoort. Tot nog toe is echter niet onderkend, dat het mogelijk is met een lekstrocmccmpensatie te bewerkstelligen met behulp van een aan de uitgang van een logsich netwerk aangesloten boots trap-condensator.
Het kan verder voordelig zijn, dat genoemde capaciteit geheel of 15 gedeeltelijk gevormd wordt door de capaciteit tussen de stuurelëktrode en het kanaal van een veldeffecttransistor met geïsoleerde stuurelèktrode, waarbij de stuurelèktrode gekoppeld is met de uitgang en althans één der hoofdelektroden wordt gestuurd met een van het kloksignaal (signalen) afgeleid stuursignaal.
20
De uitvinding zal aan de hand van de volgende figuren nader worden toegelicht:
Figuur 1a toont het schema van een eenvoudige logische schakeling, grotendeels uitgevoerd in 2 fasen MOS-logica, waarin onder bepaalde omstandigheden lekstromen op kunnen treden.
Figuur 1b toont het verloop van de kloksignalen behorende bij de schakeling van Fig. 1a.
Figuur 2a toont het schema van een eenvoudige logische schakeling, afgeleid van de schakeling van figuur 1, maar ter vermijding van lekstromen uitgevoerd in 4 fasen MOS-logica.
30 Figuur 2b toont het verloop van de kloksignalen behorende bij de schakeling van Fig. 2a.
Figuur 3 a toont een uitvoeringsvorm van de schakeling volgens de uitvinding, gebaseerd op de logische schakeling volgens Fig. 1a.
Figuur 3b toont het verloop van de kloksignalen behorende bij oc de schakeling van Fig. 3a.
Figuur 4 toont het schema van een "full adder" schakeling volgens de uitvinding.
8003519 EEN 9780 4 »1.1
Figuur 1a toont het schema van een eenvoudige logische schakeling, grotendeels uitgevoerd in 2 fasen MDS-logica met als schakelfunctie F = A.B.
De ingangssignalen A en B worden respectievelijk toegevoerd 5 aan de stuurelektroden van de transistoren en T2; het kloksignaal 01 wordt toegevoerd aan de stuur elektrode van transistor en het kloksignaal 02 aan de stuurelektroden van de transistoren Tg en T^.
In figuur 1b is aangegeven hoe de kloksignalen ^ en 02 in de tijd verlopen.
10 Transistor T2 vormt tezamen met de oplaadtransistor T^ een dynamische cmkeerschakeling, welke op punt P de inverse van signaal B vormt, die toegevoerd wordt aan de stuurelëktrode van transistor Tg.
De transistoren T^ Tg en Tg vormen een niet-EN-poort, welke de functie F = A.B. realiseert.
15 Het resultaat van de bewerking volgens deze functie wordt in de tijd dat kloksignaal 02 "hoog" is via transistor T^ toegevoerd aan de ingang van de statische orikeerschakeling, bestaande uit de transistoren Tg en T^, welke de laatst bepaalde waarde van de functie F = A.B. buffert.
20 In de tijd, dat het kloksignaal "hoog" is, worden de punten P en Q via transistor respectievelijk transistor Tg opgeladen. Als het kloksignaal ^ weer laag wordt, bevinden depunten P en Q zich dus qp "hoog" potentiaal. Zodra het kloksignaal 02 "hoog" wordt kan er afhankelijk van de logische niveau's van de signalen A en B op het punt Q een 25 ongewenste ontlading optreden terwijl de potentiaal op punt Q "hoog" dient te blijven. Stel bijvoorbeeld, dat de signalen A en B en de punten P en Q allen "hoog" zijn. Bij het "hoog" worden van kloksignaal 02 zal punt P via de transistoren T2 en Tg ontladen moeten worden. Dat kost enige (zij het korte) tijd.
30 Transidor Tg zal dus gedurende deze korte tijd nog steeds een hoge stuurdektrodepotentiaal krijgen aangeboden, waardoor transistor Tg in geleiding blijft, terwijl tegelijkertijd de transistoren Ti en Tg in geleiding komen, waardoor het punt Q in min of meer ernstige mate ontladen wordt. Het zal duidelijk zijn, dat dit nadelige gevolgen 35 heeft voor de betrouwbaarheid van de schakeling.
Een békende oplossing voor het gesignaleerde probleem is weergegeven in figuur 2a en is gebaseerd op een voorwaarde, welke te vinden 8003519 PHN 9780 5 is op biz. 247 en 248 van het boek "Switching and finite automata theory" van Zvi Kohavi (Me. Graw Hill). Deze voorwaarde zegt, dat wil een synchrone schakeling (in dit geval dus een dynamische MOS-schakeling) correct functioneren, het nodig is, dat de signaalvertragingen, die 5 optreden binnen een bepaald elementair deel van die schakeling niet als zodanig buiten dat deel merkbaar mogen zijn.
Deze voorwaarde is om zéker te stellen, dat de ingangssignalen van een ander deel van de schakeling, waarvan de ingang (en) gekoppeld zijn met de uitgang (en) van het eerstgenoemde elementaire deel, niet 10 veranderen gedurende de tijd, dat dit andere deel bezig is met de signaalbewerking.
Aan voomoemde voorwaarde kan voldaan worden door, zoals in figuur 2a is weergegeven, de orikeerschakeling, bestaande uit de transis-toren T2 en en de niet-ËN-poort, bestaande uit de trans is toren , 15 en te voorzien van aparte "sample" transistoren Respectievelijk Tg, die ieder een apart kloksignaal φ^ respectievelijk (2^ 3331 hun stuureléktrode krijgen toegevoerd. De inverse van B en de niet-EN-functie worden dan na elkaar gerealiseerd. (Het verloop van de kloksignalen is weergegeven in figuur 2b). Dit kost dus een transistor extra, terwijl 20 de kloklogica en de .1 lay-out van de schakeling ingewikkelder worden.
De schakeling werkt als volgt.: als het kloksignaal φ^ "hoog" is wordt het punt P opgeladen. Als vervolgens het kloksignaal φ^ hoog wordt, kant op het punt P de inverse van het ingangssignaal B te staan, welke informatie via het laag worden van het kloksignaal φ0 op de stuurelek- 25 ^ trode van transistor T3 behouden blijft. Zodra kloksignaal p3 hoog wordt, kcrnt op punt Q de logische waarde van de functie F = A.B.
beschikbaar. Met behulp van kloksignaal 04, dat in dit geval gelijk mag zijn aan kloksignaal φ^, wordt deze informatie via transistor T_, doorgegeven aan de statische orikeerschakeling bestaande uit TQ en TQ.
_ o y 30 Figuur 3a tooit een uitvoeringsvorm van de logische schakeling volgens de uitvinding en figuur 3b de bijbehorende kloksignalen. De schakeling in figuur 3a, die in hoofdzaak identiek is aan die van figuur 1a is voorzien van een condensator, welke bij voorkeur bestaat uit de capaciteit tussen de stuureléktrode en het kanaal van een MOS 35 transistor, in dit geval T^, aangebracht tussen het punt Q en de lijn welke het kloksignaal 02 voert. De werking van deze bootstrap-condensator is als volgt: 8003519 , V » PHN 9780 6
Stel dat bij het "hoog" worden van kloksignaal φ^ ongewenste ontlading van punt Q optreedt ten gevolge van een kortstondige kortsluitstroom door de transistoren Tg, en Tg, zoals eerder in deze tekst is beschreven. Tijdens de opgaande flank van kloksignaal φ0 wordt 5 ^ dan via de bootstrap-condensator lading naar punt Q gebracht, waardoor de tengevolge van de genoemde kortstondige lekstroom van punt Q weglekkende lading wordt gecompenseerd.
Als er geen lekstroom optreedt en er verschijnt als resultaat van de logische bewerking een "1" op punt Q, dan zal de bootstrap-conden-10 sator eveneens voor extra ladingtoevoer naar punt Q zorgen, maar dit kan geen kwaad, omdat dit slechts d® potentiaal van punt Q verhoogt, wat geen gevolgen heeft voor de interpretatie van het logisch niveau van punt Q. Als het resultaat van de logische bewerking een "0" op het punt Q oplevert, wordt de door de bootstrap-condensator extra toegevoerde 15 lading afgevoerd via de transistoren , Tg en Tg, die dan immers in geleiding zijn, zodat ook dit geen gevolgen heeft voor de interpretatie van genoemd logisch niveau. Zoals het tijddiagram van de kloksignalen in Fig. 3b toont mogen hier de kloksignalen eikaars inverse zijn, wat voordelig is met betrekking tot de kloklogica.
20
Figuur 4 toont het schema van een zogenaamde "full adder" schakeling met lékstroomcompensatie volgens de uitvinding. In deze schakeling vormen de transistoren en T^, Tg en Tg respectievelijk Tg en T7 cmkeerschakelingen voor de logische signalen A, D respectievelijk B.
25
De transistoren Tg tot en met T^g vormen 4 niet-EN-poorten, waarvan de uitgangen op punt 2 zijn doorverbonden.
Zij realiseren uitgaande van de ingangssignalen A, B en D en de inversen A, B en D de logische functie:
30 S = ABD + ABD + ABD + ABD
De werking van de schakeling is als volgt: In de tijd dat het kloksignaal φ "hoog" is, worden de punten 1, 2, 3 en 4 via de respectieve. oplaadtransistoren T^, Tg, Tg en T^ opgeladen. Als het kloksignaal φ "hoog" wordt, worden door de cmkeerschakelingen de inversen 35 van de ingangssignalen, A, B en D, gevormd en tegelijkertijd vormen de niet-EN -poorten uit de ingangssignalen en hun inversen de logische functie, waarvan het resultaat S aan het punt 2 verschijnt. Dat hierbij kortstondige lekstromen in de niet-EN-poorten op kunnen treden, zal 8003519 EHN 9780 7
V V
aan de hand van het volgende voorbeeld worden toegelicht.
Stel bijvoorbeeld dat het ingangssignaal A "laag" is, dat de ingangssignalen B en D "hoog" zijn en dat de punten 1, 2, 3 en 4 opgeladen ("hoog") zijn. Als het kloksignaal 0 "hoog" is, zal uiteinde-5 lijk op punt 2 een logische "1" moeten kanen.
Tijdens het realiseren van de genoemde logische functie zal punt 1 "hoog" blijven. De punten 3 en 4 zullen ontladen moeten worden via de respectieve transistoren T2 en Tg. Dit kost tijd, waarbij het zeer waarschijnklijk is, dat een van beide punten 3 en 4 tengevolge van 10 verschil in capaciteit en/of verschil tussen de transistoren Tg en Tg sneller ontlaadt dan het andere. Als bijvoorbeeld punt 4 sneller ontlaadt dan punt 3, zal transistor zeer korte tijd in geleiding kunnen kanen. Transistor T^ is geleidend, andat in dit geval het ingangssignaal A "laag" is dus punt 1 "hoog". Het punt 2 zou dus ge- 15 deel telijk ontladen kunnen worden, andat er via de transistoren T^, T^g en Ί?2 een kortstondige lekstroom loopt. De bootstrapcondensator in de vorm van T^g zorgt er echter voor, dat het punt extra lading krijgt toegevoerd op het moment dat deze kortstondige lekstroom kan optreden, waardoor het logische niveau op dit punt toch met zekerheid 20 een logische "1" oplevert.
Tenslotte wordt het signaal op punt 2 in de tijd dat het kloksignaal h°°9 is via transistor T^ doorgegeven aan de statische omkeertrap bestaande uit de transistoren T^g en T^g, welke als buffer fungeert.
25 30 35 ___________________ ________,J_ 800 3 5 1 9
Claims (3)
1. Logische schakeling met een tussen een aantal ingangen en een uitgang qpgenanen logisch netwerk, dat een aantal veldeffecttransis-toren met geïsoleerde stuurelektrode cmvat en voor het uitroeren van een logische bewerking op aan de&ingangen toegeroerde signalen wordt gestuurd 5 door althans êên kloksignaal en waarbij tijdens het uitroeren van de logische bewerking ongewenst ladingsverlies aan de uitgang kan optreden als gevolg van kortstondige lekstraten binnen het logische netwerk, net het kenmerk, dat middelen aanwezig zijn om tijdens het uitroeren van de logische bewerking althans gedurende tijdsperioden waarin lekstromen 10 kunnen optreden campensatielading toe te roeren aan de uitgang van het logische netwerk.
2. Logische schakeling volgens conclusie 1, met het kenmerk, dat genoemde middelen een-capaciteit bevatten, waarvan de ene elektrode is gekoppeld met de uitgang en de andere elektrode wordt gestuurd met een 15 van het kloksignaal (kloksignalen) afgeleid stuursignaal.
3. Logische schakeling volgens conclusie 2, net het kenmerk, dat genoemde capaciteit geheel of gedeeltelijk wordt gevormd door de capaciteit tussen de stuurelektrode en het kanaal van een veld-effecttransistor met geïsoleerde stuurelektrode, waarbij de stuurelek- 20 trode gekoppeld is met de uitgang en althans één der hoofdelektroden wordt gestuurd met een van het kloksignaal (kloksignalen) afgeleid stuursignaal. 25 30 35 8003519
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8003519A NL8003519A (nl) | 1980-06-18 | 1980-06-18 | Lekstroomcompensatie voor dynamische mos logica. |
CA000379575A CA1183224A (en) | 1980-06-18 | 1981-06-11 | Leakage-current compensation for dynamic mos logic |
DE19813123504 DE3123504A1 (de) | 1980-06-18 | 1981-06-13 | Leckstromausgleich fuer dynamische mos-logik |
MX187801A MX151878A (es) | 1980-06-18 | 1981-06-15 | Mejoras a circuito de compensacion de corriente de escape para circuitos logicos mos dinamico |
IT22322/81A IT1138401B (it) | 1980-06-18 | 1981-06-15 | Complesso di compensazione delle correnti di dispersione per circuiti logici mos di tipo dinamico |
GB8118375A GB2078459B (en) | 1980-06-18 | 1981-06-15 | Leakage-current compensation for dynamic mos logic |
IE1315/81A IE51780B1 (en) | 1980-06-18 | 1981-06-15 | Leakage-current compensation for dynamic mos logic |
AU71831/81A AU538272B2 (en) | 1980-06-18 | 1981-06-15 | Leakage current compensation in logic circuit |
FR8111827A FR2485300B1 (fr) | 1980-06-18 | 1981-06-16 | Circuit logique mos dynamique muni d'un dispositif de compensation de courant de fuite |
JP9241881A JPS5730420A (en) | 1980-06-18 | 1981-06-17 | Logic circuit |
HK407/85A HK40785A (en) | 1980-06-18 | 1985-05-23 | Leakage-current compensation for dynamic mos logic |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8003519 | 1980-06-18 | ||
NL8003519A NL8003519A (nl) | 1980-06-18 | 1980-06-18 | Lekstroomcompensatie voor dynamische mos logica. |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8003519A true NL8003519A (nl) | 1982-01-18 |
Family
ID=19835480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8003519A NL8003519A (nl) | 1980-06-18 | 1980-06-18 | Lekstroomcompensatie voor dynamische mos logica. |
Country Status (11)
Country | Link |
---|---|
JP (1) | JPS5730420A (nl) |
AU (1) | AU538272B2 (nl) |
CA (1) | CA1183224A (nl) |
DE (1) | DE3123504A1 (nl) |
FR (1) | FR2485300B1 (nl) |
GB (1) | GB2078459B (nl) |
HK (1) | HK40785A (nl) |
IE (1) | IE51780B1 (nl) |
IT (1) | IT1138401B (nl) |
MX (1) | MX151878A (nl) |
NL (1) | NL8003519A (nl) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101268616B (zh) * | 2005-09-20 | 2010-10-27 | Nxp股份有限公司 | 单阈值和单导电类型逻辑 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3480796A (en) * | 1966-12-14 | 1969-11-25 | North American Rockwell | Mos transistor driver using a control signal |
US3646369A (en) * | 1970-08-28 | 1972-02-29 | North American Rockwell | Multiphase field effect transistor dc driver |
US4035662A (en) * | 1970-11-02 | 1977-07-12 | Texas Instruments Incorporated | Capacitive means for controlling threshold voltages in insulated gate field effect transistor circuits |
US3743862A (en) * | 1971-08-19 | 1973-07-03 | Texas Instruments Inc | Capacitively coupled load control |
US3912948A (en) * | 1971-08-30 | 1975-10-14 | Nat Semiconductor Corp | Mos bootstrap inverter circuit |
JPS4941446A (nl) * | 1972-08-29 | 1974-04-18 | ||
US3989955A (en) * | 1972-09-30 | 1976-11-02 | Tokyo Shibaura Electric Co., Ltd. | Logic circuit arrangements using insulated-gate field effect transistors |
JPS5236828B2 (nl) * | 1973-03-20 | 1977-09-19 | ||
DE2450882A1 (de) * | 1974-04-16 | 1975-10-23 | Hitachi Ltd | Komplementaere mos-logische schaltung |
US3986044A (en) * | 1975-09-12 | 1976-10-12 | Motorola, Inc. | Clocked IGFET voltage level sustaining circuit |
US4001601A (en) * | 1975-09-25 | 1977-01-04 | International Business Machines Corporation | Two bit partitioning circuit for a dynamic, programmed logic array |
US4045684A (en) * | 1976-01-19 | 1977-08-30 | Hewlett-Packard Company | Information transfer bus circuit with signal loss compensation |
GB1575741A (en) * | 1977-01-17 | 1980-09-24 | Philips Electronic Associated | Integrated circuits |
-
1980
- 1980-06-18 NL NL8003519A patent/NL8003519A/nl not_active Application Discontinuation
-
1981
- 1981-06-11 CA CA000379575A patent/CA1183224A/en not_active Expired
- 1981-06-13 DE DE19813123504 patent/DE3123504A1/de not_active Ceased
- 1981-06-15 IE IE1315/81A patent/IE51780B1/en unknown
- 1981-06-15 MX MX187801A patent/MX151878A/es unknown
- 1981-06-15 AU AU71831/81A patent/AU538272B2/en not_active Ceased
- 1981-06-15 IT IT22322/81A patent/IT1138401B/it active
- 1981-06-15 GB GB8118375A patent/GB2078459B/en not_active Expired
- 1981-06-16 FR FR8111827A patent/FR2485300B1/fr not_active Expired
- 1981-06-17 JP JP9241881A patent/JPS5730420A/ja active Pending
-
1985
- 1985-05-23 HK HK407/85A patent/HK40785A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
GB2078459A (en) | 1982-01-06 |
DE3123504A1 (de) | 1982-03-25 |
AU538272B2 (en) | 1984-08-09 |
CA1183224A (en) | 1985-02-26 |
IT8122322A0 (it) | 1981-06-15 |
IE51780B1 (en) | 1987-04-01 |
FR2485300A1 (fr) | 1981-12-24 |
FR2485300B1 (fr) | 1986-05-09 |
AU7183181A (en) | 1981-12-24 |
IE811315L (en) | 1981-12-18 |
GB2078459B (en) | 1984-01-04 |
JPS5730420A (en) | 1982-02-18 |
MX151878A (es) | 1985-04-17 |
HK40785A (en) | 1985-05-31 |
IT1138401B (it) | 1986-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4450371A (en) | Speed up circuit | |
US5687330A (en) | Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver | |
US4437024A (en) | Actively controlled input buffer | |
US5479123A (en) | Externally programmable integrated bus terminator for optimizing system bus performance | |
US4344003A (en) | Low power voltage multiplier circuit | |
GB1589414A (en) | Fet driver circuits | |
US5657456A (en) | Semiconductor process power supply voltage and temperature compensated integrated system bus driver rise and fall time | |
JPS61247122A (ja) | プリチヤ−ジ回路 | |
US5534811A (en) | Integrated I/O bus circuit protection for multiple-driven system bus signals | |
US5406147A (en) | Propagation speedup by use of complementary resolver outputs in a system bus receiver | |
US6657468B1 (en) | Apparatus and method for controlling edge rates of digital signals | |
US5654653A (en) | Reduced system bus receiver setup time by latching unamplified bus voltage | |
US5361042A (en) | Compensated offset voltage, low gain, high bandwidth, full swing, wide common mode range, CMOS differential voltage amplifier | |
US5461330A (en) | Bus settle time by using previous bus state to condition bus at all receiving locations | |
GB2264408A (en) | Boosting and clamping circuit and output buffer circuit using such circuit. | |
JP2018026802A (ja) | レベルシフタおよび電圧レベルをシフトする方法 | |
US4494018A (en) | Bootstrapped level shift interface circuit with fast rise and fall times | |
US4342928A (en) | Circuit and method for voltage level conversion | |
NL8703152A (nl) | Geschakeld kapaciteitsnetwerk. | |
NL8003519A (nl) | Lekstroomcompensatie voor dynamische mos logica. | |
JP2534346B2 (ja) | 高速論理回路 | |
US5644262A (en) | Digitally controlled capacitive load | |
US3983409A (en) | Bucket-brigade circuit | |
GB2092850A (en) | Pulse generating circuit | |
US3798466A (en) | Circuits including combined field effect and bipolar transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
BV | The patent application has lapsed |