DE2556668A1

DE2556668A1 - Halbleiter-speichervorrichtung

Info

Publication number: DE2556668A1
Application number: DE19752556668
Authority: DE
Inventors: Takao Nakano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1974-12-16
Filing date: 1975-12-16
Publication date: 1976-06-24
Also published as: NL7514642A; US4081697A; JPS5171077A; DE2556668C3; JPS5837699B2; DE2556668B2; NL180151C; NL180151B

Description

PATE NTANWaLTE

HENKEL, KERN, FEILER&HÄNZEL

TcicY η < ·, ο »«-> UW^i r. BAYERISCHE HYPOTHEKEN- UND TELEX: 05 29 802 HNKL D ED U A R D-SC H M I D-STR ASSE "> WECHSELBANKMUNCHENNr-IlS-SSM! TELEFON: (ü 89) 66 31 97, 66 30 91 - 92 ^ ,„„ ,., „,,, DRESDNER BANK MÜNCHEN 3914975 TELEGRAMME: ELLIPSOID MÜNCHEN D-SOOO MÜNCHEN 90 POSTSCHECK: MÜNCHEN 162.47 -

Mitsubishi Denki Kabushiki
Kaisha

Tokio, Japan

UNSKR ZEICHEN: MÜNCHEN. DEN q f» _r

BETRIFFT: * "' ϊ-"ύ . (3; f*

Halbleiter-Speichervorrichtung

Die Erfindung betrifft eine verbesserte Halbleiter-Speichervorrichtung mit integrierter Injektionslogik- bzw· IH*-Konfiguration mit npn- und pnp-Transistoren in zusammengesetzter bzw«. Mischbauarto

Zur Erfüllung der Erfordernisse hoher Dichte und hoher Integration wurden Halbleiter-Speichervorrichtungen bisher hauptsächlich unter Verwendung integrierter MOS-Schaltkreise mit einbezogenen MOS-Transistoren aufgebaut, weil dabei eine Isolierung der verwendeten Elemente nicht erforderlich ist, die Fertigungsschritte einfach sind usw» Andererseits sind integrierte bipolare Schaltkreise mit eingebauten bipolaren Transistoren für die Bildung von Halbleiter-Speichervorrichtungen kaum angewandt worden« Bei der Fertigung von bipolaren integrierten Schaltkreisen ist jedoch die Steuerung der Basisbreite im Vergleich zur Steuerung der Kanallänge von MOS-Transistoren ziemlich einfach· Dieser Umstand ist von der Vereinfachung der schnellen oder Massenfertigung und auch einer Mil-

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derung der bei der Fertigung auftretenden Probleme begleitet, Wenn das Problem der gegenseitigen Isolierung der verwendeten Halbleiterelemente gelöst werden kann und die Fertigungsschritte vereinfacht werden können, kann ein weiter Anwendungsbereich von bipolaren integrierten Schaltkreisen auf Halbleiter-Speichervorrichtungen erwartet werden«.

Halbleiter-Speichervorrichtungen mit IIL-Konfiguration sind vom bipolaren Typ, und sie enthalten bipolare integrierte Schaltkreise zur Trennung oder Isolierung der Halbleiterelemente voneinander und zur Vereinfachung der Fertigungsschritte bei solchen Vorrichtungen« Solche bipolaren Halbleiter-Speichervorrichtungen weisen eine injektionsgekoppelte Speicherzelle mit in Mischbauweise vorliegenden pnp-Transistoren in Basisschaltung und npn-Transistoren in Emitterschaltung auf _o

Bei Halbleiter-Speichervorrichtungen mit dieser IIL-Konfiguration kann die Konstruktion zur gegenseitigen Isolierung der verwendeten Halbleiterelemente vereinfacht werden, und für die elektrische Verbindung zwischen den Halbleiterelementen kann ein einfaches Verdrahtungsschema angewandt werden· Derartige Vorrichtungen sind also insofern vorteilhaft, als das Fertigungsverfahren einfacher sein kann als im Fall von integrierten Schaltkreisen mit allgemeinen bipolaren Transistoren« Bei bereits vorgeschlagenen Halbleiter-Speichervorrichtungen mit IIL-Konfiguration ist der Seiten- oder Quertransistor in den Längstransistor eingebaut« Bei diesen bereits verwendeten Speichervorrichtungen ist es jedoch schwierig, eine hohe Leistung zu erzielen, weil der Quertransietor einen niedrigen Wirkungsgrad der Trägerinjektion besitzt und weil sein Frequenzgang mangelhaft ist.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten und vorteilhaften Halbleiter-Speichervorrichtung hoher Leistung, die Transistoren mit hoher Leistung bzw· hohem Wir-

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kungsgrad bezüglich der Injektion von Ladungsträgern und mit gutem Frequenzgang aufweist.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrichtung mit mindestens einer Speicherzelle, die einen Flip-Flop-Kreis aus einem ersten und einem zweiten Transistor zur Durchführung der Speicheroperation sowie einen dritten und einen vier-.ten Transistor zur Durchführung der Auslese- und Einschreiboperation für die Speicherzelle aufweist, erfindungsgemäß gelöst durch ein Substrat aus einem Halbleitermaterial mit zwei einander gegenüberliegenden Hauptflächen sowie einem ersten Halbleiterbereich eines ersten Leittyps, der an der einen Hauptfläche freiliegt, einem zweiten und einem dritten Halb« leiterbereich eines zweiten Leittyps, die so im Substrat angeordnet sind, daß sie an der einen Hauptfläche freiliegen und von denen jeder zwischen sich und dem ersten Halbleiterbereich einen Übergang bildet, einem im Substrat an dessen einer Hauptfläche freiliegenden vierten Halbleiterbereich des ersten Leittyps, der zwischen sich und dem zweiten Halbleiterbereich einen Übergang bildet, einem an der einen Hauptfläche des Substrats freiliegenden, zwischen sich und dem zweiten Halbleiterbereich einen Übergang bildenden vierten Halbleiterbereich des ersten Leittyps, einem an der einen Hauptfläche des Substrats freiliegenden fünften Halbleiterbereich des ersten Leittyps, der zwischen sich und dem dritten Halbleiterbereich einen Übergang bildet, einem sechsten Halbleiterbereich des zweiten Leittyps, der so im Substrat angeordnet ist, daß er einen dem zweiten Halbleiterbereich über den ersten Halbleiterbereich in Richtung der Dicke des Substrats gegenüberliegenden Abschnitt einschließt, und einem siebenten Halbleiterbereich des zweiten Leittyps, der so im Substrat angeordnet ist, daß er einen dem dritten Halbleiterbereich über den ersten Halbleiterbereich in Richtung der Dicke des Substrats gegenüberliegenden Abschnitt einschließt, wobei der erste, der zweite und der vierte Halbleiterbereich den ersten Transistor, der erste, der dritte und der fünfte HaIb-

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leiterbereich den zweiten Transistor, der erste, der zweite und der sechste Halbleiterbereich den dritten Transistor und der erste, der dritte und der siebente Halbleiterbereich den vierten Transistor bilden..

Ein vorteilhaftes Merkmal der Erfindung besteht dabei darin, daß der sechste und der siebente Halbleiterbereich jeweils einen sich von dem ihm gegenüberliegenden Abschnitt zur einen Hauptfläche des Substrats erstreckenden zweiten Abschnitt aufweisen, welcher dem zweiten und dem dritten Halbleiterbereich über den ersten Halbleiterbereich längs der einen Hauptfläche des Substrats zugewandt ist.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Figo 1 eine Teilaufsicht auf eine Halbleiter-Speichervorrichtung mit IIL-Konfiguration nach dem Stand der Technik,

Fig«, 2 einen in einer Ebene abgewickelten Schnitt längs der Linie II-II in Fig_e 1,

Fig. 3 ein Schaltbild einer Speicherzelle, auf welche sich die Erfindung bezieht,

Fig» 4a und 4b der Fig. 2 ähnelnde Darstellungen, die jedoch zusätzlich auf der Anordnung gemäß Fig«, 2 vorgesehene Elektroden sowie ihre Verbindung zeigen, um die Arbeitsweise dieser Anordnung zu verdeutlichen,

Fig. 5 eine in vergrößertem Maßstab gehaltene, praktisch perspektivische Darstellung eines Teils der Anordnung gemäß Fig. 2 zur Verdeutlichung der Eigenschaften dieser Anordnung,

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Fig. 6 eine Teilaufsicht auf eine Halbleiter-Speichervorrichtung mit IIL-Konfiguration gemäß der Erfindung,

Fig_e 7 einen in einer Ebene abgewickelten Teilschnitt längs der Linie VII-VII in Fig_o 6,

Fig_e 8a bis 8g in vergrößertem Maßstab gehaltene Teilschnittansichten zur Darstellung der Fertigungsschritte bei einem Verfahren zur Herstellung der erfindungsgemäßen Halbleiter-Speichervorrichtung, und

Figo 9 eine Fig. 7 ähnelnde Darstellung einer abgewandelten Ausführungsform der Erfindung«,

Zum besseren Verständnis der Erfindung ist im folgenden zunächst eine bisher verwendete Halbleiter-Speichervorrichtung mit IIL-Konfiguration anhand der Figo 1 und 2 beschrieben. Die dargestellte Anordnung weist ein p-Typ-Halbleitersubstrat 10, eine ri⁺-Halbleiterschicht 14 und eine erste n-Halbleiterschicht 16 bzw«, N₁ auf, die in der genannten Reihenfolge übereinander angeordnet sind. Wie am besten aus Fig» 1 ersichtlich ist, weist die erste n-Halbleiterschicht 14 eine Vielzahl von Anordnungen aus fünf p-Typ-Halbleiterbereichen P-j, P₂, P*» P4 und Pc auf, die hintereinander auf der Halbleiterschicht angeordnet sind«, Die Anordnungen aus jeweils fünf p-Halbleiterbereichen werden in einem vorbestimmten, gleichbleibenden Muster oder Schema auf der ersten n-Halbleiterschicht 16 dadurch ausgebildet, daß ein p~Typ-Fremdatom selektiv in die freie Oberfläche der Schicht 16 eindiffundiert wird. Ein erster p-Halbleiterbereich P^ ist quer über die n⁺-Schicht 16 bzw» gemäß Fig_e 1 in Längsrichtung verlaufend mit Abstand auf einen zweiten P-Halbleiterbereich P₂ ausgerichtet« Den beiden Bereichen P. und P₂ ist ein dritter, in Längsrichtung langgestreckter Halbleiterbereich P3 mit seitlichem Abstand, d_oh_o gemäß Fig. 1 an der linken Seite zugeordnet, während ein fünfter und ein vierter Halbleiterbereich Pr bzw» P^ in Längsrichtung der

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ersten N-Halbleiterschicht 16 an den anderen bzw«, rechten Seiten der Bereiche P₁ und P₂ mit Abstand von diesen auf sie ausgerichtet sind* Alle P-Bereiche bilden PN-Übergänge mit der N-Schicht I6_e

Der längliche Halbleiterbereich P* ist seiner eigenen Anordnung sowie der an der linken Seite befindlichen, benachbarten Anordnung gemeinsam zugeordnet, während die Halbleiterbereiche P^ und Pc sowohl ihrer eigenen Anordnung als auch der rechts davon befindlichen, benachbarten Anordnung gemeinsam zugeordnet sind.

Sodann wird ein N-Typ-Fremdatom in einen ausgewählten Abschnitt jedes ersten und zweiten P-Halbleiterbereichs P₁ bzw* P₂ eindiffundiert, um einen zweiten und dritten N-Halbleiterbereich N₂ bzw₀ N, mit einem dazwischen gebildeten PN-Übergang zu bilden. Gemäß Fig„ 1 befindet sich der zweite N-Halbleiterbereich N₂ neben dem P-Halbleiterbereich P₃ auf dem P-Bereich P₁, während sich der dritte N-Halbleiterbereich N* neben dem P-Halbleiterbereich P^ auf dem P-Halbleiterbereich P₂ befindet,,

Es ist zu beachten, daß in Fig₀ 1 aus Darstellungsgründen nur eine einzige Anordnung der P-Halbleiterbereiche P₁, P₂, P,, P^ und Pr in ausgezogenen Linien veranschaulicht ist«,

Aus den Fig„ 1 und 2 ist ohne weiteres ersichtlich, daß die fünf P-Typ-Halbleiterbereiche P₁ - P- sowohl mit den N-HaIbleiterbereichen N₂ und N, als auch mit der N⁺-Halbleiterschicht 14 sechs bipolare Transistoren T₁, T₂, T^, T^, T^ und Tg bilden.

Diese sechs Transistoren bilden auf noch zu erläuternde Weise eine Speicherzelle, und die Transistoren T₁ und T₂ sind dabei vom Vertikal- oder Längstyp, während die Transistoren T^ - Tg vom Quertyp sind«,

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Genauer gesagt, weist der Längstransistor T₁ einen Emitter, einen Basis- und einen Kollektorbereich auf, die aus den N-, P- und N-Bereichen 16 oder N₁, P₁ bzw* N₂ gebildet sind, während der Längs trans is tor T₂ einen Emitter-, einen Basis- und einen Kollektorbereich aus den N-, P- und N-Bereichen N₁, P₂ bzw« N₂ aufweistο Auf ähnliche Weise weist der Quertransistor T, einen Emitter-, einen Basis- und einen Kollektorbereich aus den Ρ-» N- und N-Bereichen P,, N₁ bzw* P₁ auf, während der Quertransistor T^ einen Emitter-, einen Basis- und einen Kollektorbereich aufweist, die aus den P-, N- und P-Bereichen P,, N₁ bzw« P₂ gebildet sind«, Gleichermaßen besitzt der Quertransistor Tc einen Emitter-, einen Basis-und einen Kollektorbereich aus den P-, N- und P-Bereichen Pc» N₁ bzw„ P₁ und der Quertransistor Tg einen Emitter-, einen Bads- und einen Kollektorbereich aus den P-, N- und P-Bereichen P, N₁ bzw<> P₂·

Gemäß Fig« 1 steht eine innere bzw» eingebaute elektrische Leitung 18 mit einem Punkt C₁ in Ohms ehern Kontakt mit dem N-Bereich N, und mit einem Punkt C₂ in Ohmschem Kontakt mit dem P-Bereich Ρ«., während eine andere innere elektrische Leitung 20 mit ihren Punkten C* und C, in Ohmschem Kontakt mit dem N-Bereich N₂ bzw. mit dem P-Bereich P₂ steht» Weiterhin steht eine als Y-Adressierleitung dienende, äußere elektrische Leitung 20 mit einem Kontakt Cc in Ohmschem Kontakt mit dem P-Bereich P-,, während eine weitere, als Einschreibleitung PI dienende, äußere elektrische Leitung 24 mit einem Punkt C₇ in Ohmschem Kontakt mit dem P-Bereich Pc steht und eine getrennte äußere elektrische Leitung 26, die als Ausleseleitung BO dient, an einem Punkt Cg in Ohmschem Kontakt an den P-Bereich Pa angeschlossen ist_e Eine X-Adressierleitung wird durch die allen Transistoren gemeinsam zugeordnete N⁺-Halbleiterschicht 12 gebildet_β

Die Transistoren T₁, T₂, T^, T^, T_c und Tg sind daher auf die in Fig« 3 dargestellte Weise zusammengeschaltete Gemäß Fig« 3

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ist der npn-Transistor T_-. mit seinem Basis-Bereich P₁ über die Leitung 18 an den Kollektorbereich N, des npn-Transistors T₂ angeschlossen, während der Kollektorbereich Np mit dem Basisbereich P₂ des npn-Transistors T₂ über die Leitung 20 verbunden und der Emitterbereich N.. dem Emitterbereich NL des Transistors T₂ gemeinsam zugeordnet und an die X-Adressierleitung bzw₀ die N⁺-Schicht 14 angeschlossen ist_o Infolgedessen arbeiten die beiden Transistoren T₁ und T₂ entgegengesetzt zueinander, so daß sie einen Flip-Flop- einer in Figo 1 mit MC bezeichneten Speicherzelle bilden«,

Die pnp-Transistoren T, und T₁- sind mit ihrem gemeinsamen bzw«, zusammengeschalteten Kollektorbereich P₁ an den Kollektorbereich N, des npn-Transistors T₂ und mit ihrem gemeinsamen Basisbereich ISL anüie X-Adressierleitung bzw© die N -Schicht 14 angeschlossene Der Emitterbereich P^ des Transistors T, ist jedoch mit der Y-Adressierleitung 22 verbunden, während der Emitterbereich Tc des Transistors Tc an die Einschreibleitung BI bzw· 24 angeschlossen ist_e Die pnp-Transistoren T^ und Tc sind auf die gleiche Weise wie die pnp-Transistoren T, und Tc sowohl mit dem npn-Transistor T₁ als auch den X- und Y~Adressierleitungen verbunden, nur mit dem Unterschied, daß der Emitterbereich P^ des Transistors Tg an die Ausleseleitung BO bzwo 26 angeschlossen ist₀ Beispielsweise ist der gemeinsame Kollektorbereich P₂ der Transistoren T^ und Tg über die Leitung 20 mit dem Kollektorbereich N₂ des Transistors T₁ verbundene

Die Transistoren T, und T^ bilden Lasttransistoren, wobei die vom P-Bereich P-* injizierten und in den P-Bereichen P₁ und P₂ gesammelten Minoritätsträger den Basisstrom zu den npn-Transistoren T₁ und T₂ liefern«, Die Transistoren T^ und Tg bilden Bitleitungstransistoren (bit line transistors)«,

Im folgenden ist die Arbeitsweise der Anordnung gemäß den Fig« 1 und 2 anhand der Fig_o 4a und 4b beschrieben, welche mit

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Ausnahme der hinzugefügten Elektroden und ihrer Verbindungen bzw· Anschlüsse der Fig. 2 entsprechen. In der Auslese-Betriebsart gemäß Fig. 4a sei vorausgesetzt, daß der Sperrzustand des npn-Transistors T₁ und somit der Durchschaltzustand des npn-Transistors T₂ ausgelesen werden soll. Unter den angenommenen Bedingungen wird ein Strom von I_Q über die Y-Adressierleitung 20 an die Y-Adressierleitung bzw» die N⁺-Halbleiterschicht 14 geliefert. Hierdurch wird ein Stromfluß durch Jeden der pnp-Transistoren T, ^o<ier ^4 eingeleitet. Dies bedeutet, daß der Strom vom P-Bereich P,, wie durch die Pfeile in Fig_e 4 angegeben, über den N-Bereich N₁ in die P-Bereiche P₁ und P₂ fließt» Da sich der Transistor T₂ in seinem Durchschaltzustand befindet, fließt der Teil des Stroms, der den P-Bereich P₁ erreicht hat, über den nunmehr leitenden bzw«, durchgeschalteten Transistor T₂ in die N⁺-Schicht 14.

Der restliche Teil des zum P-Bereich P₂ fließenden Stroms vermag dagegen Ladungsträger in den N-Bereich N₁ des Transistors Tg über dessen P₂-N₁-Übergang zu injizieren, weil sich der Transistor T₁ im Sperrzustand befindet. Sodann wird ein Teil der injizierten Ladungsträger auf die durch die Pfeile in Fig. 4a angedeutete Weise im P-Bereich P^ des Transistors Tg gesammelt bzw. aufgefangen. Infolgedessen wird an der Ableseleitung BO bzw. 28 gemäß Figo 4a ein Strom I_g abgenommen» Das Auftreten dieses Stroms I_ auf der Leitung BO zeigt an, daß der Sperrzustand des Transistors T₁ abgelesen worden ist« Infolgedessen befindet sich der Transistor T₂ in seinem Durchschal tzustand _β

Während sich die Transistoren T₁ und T₂ in ihrem Sperr- bzw» Durchs chaltzustand befinden, sei angenommen, daß nunmehr der Einschreibvorgang durchgeführt wird, um die Betriebszustände beider Transistoren T₁ und T₂ umzukehren,, Unter den vorausgesetzten Bedingungen braucht lediglich ein Einschreibstrom I_y in Form eines Impulses über die Einschreibleitung BI bzw» 28

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zum P-Bereich Pc geliefert zu werden, während der Strom I_Q von der Y-Adressierleitung 22 gemäß Fig_e 4b praktisch auf Null gehalten wird ο

Dieser Stromimpuls I_w bewirkt einen Stromfluß vom P-Bereich Pc des Transistors Tr in den P-Bereich P^ des Transistors T₁ „ Dies hat das Durchschalten des Transistors T₁ bei gleichzeitigem Sperren des Transistors T₂ zur Folge»

Bei der vorstehend in Verbindung mit den Figo 1 bis 4 beschriebenen Halbleiter-Speichervorrichtung mit IIL-Konfiguration brauchen die einzelnen Paare benachbarter Speicherzellen in der Erstreckungsrichtung der N⁺-Schicht 12 bzw„ in der Richtung, in welcher der P-Bereich P, den P-Bereichen P₁ und P₂ gegenüberliegt, nicht gegeneinander elektrisch isoliert zu sein«, Außerdem brauchen in den einzelnen Speicherzellen nicht sämtliche Transistoren T^ - Tg gegeneinander elektrisch isoliert zu sein. Hierdurch wird eine Verringerung des Integrationsgrads infolge der gegenseitigen Isolierung der Speicherzellen und der Transistoren verhinderte

Darüber hinaus kann die Zahl der Kontaktpunkte, die für jede einzelne Speicherzelle erforderlich sind, auf 5,5 verringert werden, obgleich in Fig. 1 sieben Kontaktpunkte C₁ - C« für jede einzelne Speicherzelle dargestellt sind_o Dieser Umstand ist darauf zurückzuführen, daß die Bitleitungen BO und BI jedem Paar benachbarter Speicherzellen gemeinsam zugeordnet werden können,. Außerdem sind auch die drei äußeren Leitungen 22, 24 und 26 allen Speicherzellen gemeinsam zugeordnet, so daß die Zahl der für jede Speicherzelle erforderlichen Leitungen dieser Art 1,5 beträgt«.

Aus den vorstehenden Ausführungen ist ohne weiteres ersichtlich, daß die für jede Speicherzelle erforderliche Oberfläche weitgehend oder zumindest beträchtlich verkleinert ist, so daß

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der Integrationsgrad verbessert werden kann» Dies ermöglicht wiederum eine Vereinfachlang sowohl der Maskenmuster bzw. -schemata für die Isolierung und Verdrahtung der zu isolierenden Elemente als auch des Fertigungsverfahrens_o

Es hat sich jedoch herausgestellt) daß die herkömmlichen bzw· bisher verwendeten Halbleiter-Speichervorrichtungen mit IIL-Konfiguration mangelhafte elektrische Eigenschaften besitzen. Beispielsweise weisen sie drei Quertransistoren auf, die einen niedrigen Wirkungsgrad der Ladungsträgerinjektion sowie einen mangelhaften Frequenzgang besitzen· Dies beruht darauf, daß derartige Halbleiter-Speichervorrichtungen ihre Operationen hauptsächlich unter der Steuerung bzw«, unter dem Einfluß der Arbeitsweise der Quertransistoren T«. - Tg durchführen· Infolgedessen war es bisher schwierig, Halbleiter-Speichervorrichtungen mit IIL-Konfiguration zu realisieren, die einen hohen Leistungsgrad besitzen«,

Im folgenden ist anhand von Fig* 5, in welcher nur ein Teil des Quertransistors T, gemäß Fig. 1 und 2 übertrieben groß dargestellt ist, die Ursache dafür erläutert, weshalb der bei herkömmlichen Halbleiter-Speichervorrichtungen mit IIL-Konfiguration vorgesehene Quertransistor einen niedrigen Wirkungsgrad bezüglich der Ladungsträgerinjektion und einen mangelhaften Frequenzgang besitzt. Gemäß Figo 5 sind die P-Bereiche P₁ und Pj bis zu einer Diffusionstiefe von x± in der N⁺-Schicht N₁ dadurch ausgebildet worden, daß selektiv ein P-Typ-Fremdatom mit einem Musterabstand 1 zwischen den P~Bereichen P₁ und P, in die Schicht N₁ eindiffundiert wurde. Die seitlichen Diffusionsränder der beiden P-Bereiche P₁ und P₂ bzw«, P, liegen dabei in einem Abstand, der kleiner ist als der Huster- bzw. Schablonenabstand 1, einander gegenüber«, Wenn dabei angenommen wird, daß jeder seitliche Diffusionsrand eine Querschnittsfora entsprechend einem Viertelkreis besitzt, dessen Mittelpunkt an jedem Ende des Muster- bzw· Schablonenabstands auf

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der freiliegenden Oberfläche der N⁺-Schicht N₁ liegt und dessen Radius x^ beträgt, läßt sich die Effektivbreite Wb des Basisbereichs des Quertransistors T, durch die Gleichung

Wb = 1 - 2xj cosQ

ausdrücken, wobei 0 einen Winkel bedeutet, der zwischen einer Linie senkrecht zur seitlichen Diffusionsfläche und der freiliegenden Fläche jedes P-Bereichs P₁ oder P, in der Ebene gemäß Fig. 5 gebildet wird_o Die effektive Basisbreite besitzt einen Mindestwert von Wbo auf der Oberfläche der N⁺-Schicht N₁ entsprechend c =0. Der Mindestwert Wbo der effektiven Basis breite läßt sich daher durch folgende Gleichung ausdrücken:

Wbo = 1 - 2x..

Bekanntlich besitzen Transistoren im allgemeinen einenFrequenzcharakteristik bzw. einen Frequenzgang und einen Injektionswirkungsgrad proportional zu 1/Wb ο Infolgedessen ist es wünschenswert, die effektive Basisbreite Wb möglichst klein zu gestalten. Diese effektive Basisbreite wird jedoch unmittelbar durch die Genauigkeit eines Muster- bzw«, Schablonenabstands 1, der von der Genauigkeit der betreffenden Maske selbst abhängt, der Genauigkeit der Maskenübereinstimmung, der seitlichen Ätzung eines verwendeten Photowiderstandsfilms usw. beeinflußt. Aus diesem Grund ist der Muster- bzw₀ Schablonenabstand mehr oder weniger großen Toleranzen unterworfen, weshalb es schwierig wird, die effektive Basisbreite ausreichend klein zu gestalten. Darüber hinaus ändert sich die resultierende effektive Basisbreite zwischen den einzelnen Quertransistoren in beträchtlichem Maße.

Derzeit kann der Mindestwert Wbo der effektiven Basisbreite lediglich in einem Bereich von 1 bis 2 um

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gesteuert werden. Außerdem ist bei Quertransistoren die Stromverstärkung-Bandbreitenfrequenz f_T im allgemeinen auf 20 bis 30 MHz beschränkt,, Weiterhin tfrd der Injektionswirkungsgrad durch eine Fläche desjenigen Abschnitts des einen der beiden P-Bereiche, Z₀B₀ des P-Bereichs P.., welcher dem anderen P-Bereich bzw. dem P-Bereich P, gegenüberliegt, bestimmt. Diese Fläche entspricht dem Produkt aus der Diffusionstiefe x. jedes der einander gegenüberliegenden P-Bereiche und der Länge des Abschnitts des einen Bereichs, welcher dem anderen gegenüberliegto Die Diffusionslänge bzw. -tiefe beträgt üblicherweise 1 - 3 jum ,weshalb der Injektionswirkungsgrad entsprechend niedrig ist.

Die Erfindung bezweckt die Ausschaltung der den vorstehend beschriebenen, bisher verwendeten Speichervorrichtungen anhaftenden Nachteile unter Beibehaltung der anerkannten Vorteile der IIL-Konfiguration»

In den Fig_o 6 und 7» in denen den Teilen von Fig. 1 und 2 entsprechende oder ähnelnde Teile mit den gleichen Bezugsziffern bezeichnet sind, ist eine Halbleiter-Speichervorrichtung mit IIL-Konfiguration mit Merkmalen nach der Erfindung dargestellt. Obgleich die erfindungsgemäße Halbleiter-Speichervorrichtung eine Vielzahl von Speicherzellen aufweist, die in Form einer Matrix in einem Halbleitersubstrat angeordnet sind, veranschaulicht Fig. 6 aus Darstellungsgründen nur drei Speicherzellen MC_lk, MC,, und MC_lm, die in einer Reihe zwischen zwei Zeilenleitungen Al und Am angeordnet sind, sowie drei Speicherzellen MC . , MC- und MC , die in einer anderen Reihe zwischen zwei Zeilenleitungen Am und An angeordnet sind» Außerdem sind die Speicherzellen MC_ek und MC^ in einer Spalte zwischen zwei Spaltenleitungen Bk und Bl und die Speicherzellen MC₁₁ sowie MC , in einer weiteren Spalte zwischen zwei Spaltenleitungen Bl und Bm angeordnet. Auf ähnliche Weise sind die Speicherzellen MC_em und MC_101n in getrennten Spalten zwischen zwei Spal-

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tenleitungen Bm und Bn angeordnete Bei der dargestellten Ausführungsform sind die beiden zu beiden Seiten jeder Zeilenleitung angeordneten Speicherzellen in bezug auf die dazwischen befindliche Spaltenlinie bzw, -leitung symmetrisch ausgerichtet. Alle Speicherzellen besitzen im wesentlichen die gleiche Konstruktion, während bei (jeder einzelnen Speicherzelle die obere Hälfte gegenüber der unteren Hälfte um eine zugeordnete Querlinie herum symmetrisch ist, die in der Mitte zwischen den benachbarten, zu beiden Seiten der Speicherzelle befindlichen Zeilenlinien bzw«, -leitungen parallel zu diesen verläuft (vgl· die in Fig_e 6 mit Alm oder Amm bezeichnete zentrale Linie), Fig. 7 veranschaulicht dabei im Schnitt längs der Linie VII-VII in Fig, 6 die obere Hälfte der Speicherzelle

Wie am besten aus Fig_e 7 hervorgeht, weist die Anordnung gemäß Fig. 6 einen Körper als Halbleitermaterial in Form einer allgemein mit 10 bezeichneten Lage auf, die ihrerseits ein P-Typ-Halbleitersubstrat 12, welches die unterste Schicht des Körpers 10 bildet, eine eingebettete N⁺-Typ-Halbleiterschicht 14, die bei der dargestellten Ausführungsform auf einer der beiden gegenüberliegenden Hauptflächen angeordnet ist, d_oh_e auf einer oberen Hauptfläche 12a der untersten Schicht 12 gemäß Fig_e 7, und eine N-Typ-Halbleiterschicht 16 bzw. N₁ aufweist, welche gemäß Fig, 7 auf einer oberen Hauptfläche 14a der eingebetteten Halbleiterschicht 14 angeordnet ist und gegenüber der oberen Hauptfläche 10a des Körpers 10 freiliegt ₀

BIe Anordnung weist weiterhin eine Anzahl von Trennschichten 28 aus einem P-Typ-Halbleitermaterial auf, etwa die Schichten 281, 28m und 28n in Form von Streifen, die Z₀B₀ längs der zuge ordneten Zeilenleitungen Al, Am und An gemäß Figo 6 verlaufen. Die Trennschichten 28 erstrecken sich von der oberen Hauptfläche 10a zur untersten Schicht 12 des Körpers 10, so daß sie die einzelnen N⁺- und N-Schichten 14 bzw. 16 in längs des Kör-

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pers 10 langgestreckte Zonen unterteilen. Beispielsweise unterteilt die P-Trennschicht 28m gemäß Fig_o 6 den zwischen die benachbarten Zeilenleitungen Al und An eingefügten Teil der N -Schicht 14 in zwei getrennte Zonen 14L und 14K, während sie zwei von den Zonen 14L und 14K unterlegte, getrennte Zonen 16L und 16K der N-Schicht 16 bildet«, Diese Zonen erstrecken sich in Form vergleichsweise schmaler Streifen zwischen den benachbarten Trennschichten, beispielsweise den Trennschichten 281, 28m und 28n.

Wie in Fig_e 6 durch die gestrichelten Linien angedeutet, weist jede P-Halbleiterzone 14L oder 14K der N⁺-Schicht 14 eine Anzahl von eingebetteten P⁺-Halbleiterschichten 30 mit einem vorbestimmten, gleichbleibenden Muster auf, die hintereinanderliegend auf der Rückseite 14a angeordnet sind und bis zu vorbestimmten, gleich großen Tiefen in die N⁺-Schicht 14 hineinreichen (vgl,, Fig. 7) ο Die P⁺-Schicht 30 weist eine vergleichsweise große, rechteckige Insel 30a und zwei langgestreckte, rechteckige Inseln 30b und 30c einander ähnlicher Form auf, die sich in Längsrichtung über die zugeordnete Trennzone, wie die Zone 14L oder 12K, erstrecken und deren längere Außenseiten praktisch bündig mit den benachbarten Seiten der Insel 30a parallel zur Trennschicht abschließen· Der restliche Teil der N⁺-Schicht 14 bleibt intakte Jede Speicherzelle enthält dabei eine Hälfte der Inseln 30a, 30b und 30c_β

Wie am besten aus Fig_o 6 bzw« 7 hervorgeht, weist jede Zone, wie die Zone 16L oder 16K, der N-Schicht 16 eine Vielzahl von Dreiergruppen (triads) diskreter P⁺-Typ-Rückdiffusionsinseln 32a, 32b und 32c, die durch Rückdiffusion eines P-Fremdatoms aus den P⁺-Inseln 30a, 30b bzw«, 30c in die N-Schicht 16 gebildet sind, sowie eine N^-Typ-Rückdiffusionsschicht 34 auf, die von der Rückdiffusion eines N-Fremdatoms der N⁺-Schicht 14 in die N-Schicht 16 herrührt, wobei zwischen den P-Inseln 32a, 32b und 32c sowie der N-Schicht 16 jeweils ein PN-Über-

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gang gebildet ist. Die drei P⁺-Rückdiffusionsinseln 32a, 32b und 32c sind daher sowohl bezüglich des Schemas als auch der Form den P⁺-Inseln 30a, 30b und 30c ähnlich, während die N⁺- Rückdiffusionsschicht 34 auf der gesamten Oberfläche der N-Schicht 16 angeordnet ist und mit der Hauptfläche 14a der N⁺-Schicht 14 mit Ausnahme der P-Inseln 32a, 32b und 32c in Berührung steht. Hierbei ist zu beachten, daß die Tiefe d^ der P-Rückdiffusionsinseln 32, gemessen von der Hauptfläche 14a aus, größer als die Tiefe d₂ der N⁺-Rückdiffusionsschicht 34 ist, von der gleichen Fläche aus gemessen·

Wie am besten ais Fig. 6 ersichtlich ist, sind zahlreiche Anordnungen getrennter P-Halbleiterbereiche P₁, P₂» Pg» P/, und Pr mit jeweils einem vorbestimmten, gleichartigen Muster bzw. Schema hintereinander auf der Hauptfläche 10a des Körpers 10 bzw. der N-Schicht 16 für jede der getrennten Zonen, wie der Zonen 16L oder 16K, unter Bildung von dazwischen befindlichen PN-Übergängen vorgesehen. Die Anordnung der P-Bereiche P-, - Pc ähnelt derjenigen gemäß Fig. 1. Beispielsweise ist der P-Bereich P₁ quer zur Trennzone mit Abstand auf den P-Bereich P₂ ausgerichtet, während der P-Bereich P^ an der einen Seite der Bereiche P«. und P₂ angeordnet ist. Es ist jedoch zu beachten, daß der P-Bereich P₁ sowohl den benachbarten Endabschnitten der P-Inseln 32a und 32b als auch dem gemäß Fig. 7 dazwischen befindlichen Abschnitt der N⁺-Rückdiffusionsschicht 34 gegenüberliegt,, Auf ähnliche Weise ist der P-Bereich P₂ sowohl den benachbarten Endabschnitten der P⁺-Inseln 32a und 32c als auch dem dazwischen befindlichen Abschnitt der N⁺-Rückdiffusionsschicht 34 gegenüberliegend bzw. zugeordnet angeordnet. Gemäß Fig. 7 ist der P-Bereich P₁ von den gegenüberliegenden P⁺-Inseln 32a und 32b in Richtung der Dicke der N-Schicht 16 auf Abstand angeordnet«, Der Abstand Wba zwischen dem P-Bereich P₁ und den einzelnen P⁺-Inseln 32a und 32b ist kleiner als der Abstand zwischen dem P-Bereich P₁ und der N⁺-Schicht 34. Ebenso ist der P-Bereich P₂ von den P⁺-Inseln 32a und 32c in

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- 17 - 2 5 5 ^a - 6 8

einem Abstand Wba angeordnet, der kleiner ist als der Abstand zwischen diesem Bereich und dem zwischen den Inseln 32a und 32c liegenden Abschnitt der N⁺-Schicht 34. Die P-Bereiche P,, P^ und P^ liegen lediglich den P⁺-Inseln 32a, 32b und 32c gegenüber. Weiterhin erreicht der dem P-Bereich P₁ gegenüberliegende P-Bereich P, die P⁺-Inseln32a, während der dem P-Bereich P^ gegenüberliegende P-Bereich Pc die P-Inseln 32b erreicht (vgl. Fig. 7)ο Auf ähnliche Weise reicht der P-Bereich P^ an die P -Insel 32b heran«.

Bei Betrachtung eines beliebigen Paars von Speicherzellen, die gemäß Figo 6 in Querrichtung nebeneinander angeordnet sind, sind die P-Bereiche P₁, P₂ und P, (einander) gegenüberliegend über den P⁺-Inseln 30a und 32a und die P-Bereiche P₁ und P= (einander) gegenüberliegend über den P -Inseln 30b und 32b angeordnete Weiterhin sind die P-Bereiche P₂ und P^ gegenüberliegend über den P⁺-Inseln 30c und 32c angeordnet.

Der P-Bereich P₁ enthält einen N-Bereich N₂, der in einem vorbestimmten Abschnitt dieses Bereichs so angeordnet ist, daß er an der Hauptfläche 10a des Körpers 10 bzw. der N-Schicht 16 bzw. N₁ freiliegt und mit diesem Bereich einen PN-Übergang herstellt«, Der N-Bereich N₂ liegt unmittelbar über dem zwischen die zugeordneten P-Inseln 32a und 32b eingefügten Abschnitt der N⁺-Schicht 34» Auf ähnliche Weise weist der P-Bereich P₂ in einem ausgewählten Abschnitt desselben einen N-Bereich N, auf, der an der Hauptfläche 10a freiliegt und mit diesem Bereich einen PN-Übergang herstellt. Der N-Bereich N, liegt unmittelbar über dem zwischen die zugeordneten P-Inseln 32a und 32c eingefügten Abschnitt der N⁺-Schicht 34.

Aus Fig. 6 geht hervor, daß die in den Speicherzellen MC^₁ und MC, vorgesehenen Bauteile mit Bezugsbuchstaben bzw. -ziffern versehen sind, während die entsprechenden Bauteile der beidseitig angrenzenden Speicherzellen nicht mit Bezugszeichen bezeichnet sind.

6 0 9 8 2 b / 0 ? i> 7

Die P»Bereiche P₁₉ P₂, P,, P^ und P₅ bilden mit der N-Schicht N₁ und den N-Bereichen N₂ und N Jeder Speicherzelle einen ersten bis sechsten Transistor,,

Genauer gesagt, weist ein mit T₁ bezeichneter erster Transistor einen Emitter-, einen Basis- und einen Kollektorbereich auf, die durch die N-Schicht N₁, den P-Bereich P₁ bzw_o den N-Bereich N₂ gebildet sind und einen längs verlaufenden npn-Transistor bilden. Der zweite Transistor T₂ weist einen Emitter-, einen Basis- und einen Kollektorbereich aus der N-Schicht N₁, dem P-Bereich P₂ bzw. dem N-Bereich N₃ auf, so daß ein längs verlauf ender npn-Transistor gebildet wird. Der dritte Transistor T, weist einen Emitterbereich aus dem P-Bereich P, und der P-Insel 32a, einen Basisbereich aus der N-Schicht N₁ und einen Kollektorbereich aus dem P-Bereich P₁ auf, und er bildet einen querverlaufenden pnp-Transistor«, Der vierte Transistor T^ enthält einen Emitterbereich aus dem P-Bereich P^ und der P-Insel 32a, einen Basisbereich aus der N-Schicht N₁ und einen Kollektorbereich aus dem P-Bereich P₂, wobei er einen querverlaufenden pnp-Transistor bildet. Auf ähnliche Weise weist der fünfte Transistor T,- unter Bildung eines querverlaufenden pnp-Transistors einen Emitterbereich aus dem P-Bereich Pc und der P-Insel 32b, einen Basisbereich aus der N-Schicht N₁ und einen Kollektorbereich aus dem P-Bereich P₁ auf» Der einen querverlaufenden pnp-Transistor sechste Transistor Tg enthält schließlich einen Emitterbereich aus dem P-Bereich P^ und der P-Insel 32c, einen Basisbereich aus der N-Schicht N₁ und einen"Kollektorbereich aus dem P-Bereich P₂*

Die Hauptfläche 10a des Halbleiterkörpers 10 ist mit einen nicht dargestellten, elektrisch isolierenden Film aus z.B. Siliziumdioxid, Siliziumnitrid od.dgl. beschichtet, und auf diesem Isolierfilm sind elektrische Leitungen aus einem zweckmäßigen Metall, wie Aluminium od_odgl·, im gewünschten Schema angeordnet. Die elektrischen Leitungen umfassen ein Paar von inneren ^bildende

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Leitungen 18 und 20 für jede Speicherzelle sowie eine Anzahl von Dreiergruppen äußerer Leitungen 22, 24 und 26 „ Die Innenleitung 18 steht mit einem Punkt C₁ in Ohmschem Kontakt mit dem N-Bereich N, und mit zwei auf Abstand stehenden Punkten C₂ und C₂₂ über entsprechende Kontaktlöcher, welche den nicht dargestellten Isolierfilm durchsetzen, in Ohmschem Kontakt mit dem P-Bereich P^, Die Innenleitung 20 stellt einen Ohmschen Kontakt an einem Punkt C₁ mit dem N-Bereich N₂ und über zwei entsprechende Kontaktlöcher im Isolierfilm an zwei auf Abstand stehenden Punkten C·.. und C^₂ mit dem P-Bereich P₂ her. Die äußeren Leitungen 28 sind auf dem nicht dargestellten Isolierfilm über jeweils jeder zweiten Spaltenleitung, wie den Leitungen Bl oder Bn, angeordnet, um an Punkten C,- über zugeordnete Kontaktlöcher im Isolierfilm mit den in dieser Spaltenlinie bzwo -leitung angeordneten P-Bereichen P, verbunden zu sein. Die paarweise angeordneten äußeren Leitungen 24 und 26 sind parallel zueinander über den restlichen Spaltenleitungen, wie der Leitung Bn, parallel zueinander angeordnete Die äußere Leitung 22 ist am Punkt C„ über zugeordnete Kontaktlöcher im Isolierfilm mit dem in dieser Spaltenreihe bzw. -leitung liegenden P-Bereich Pc verbunden, während die äußere Leitung 26 an Punkten Cg über zugeordnete Kontaktlöcher im Isolierfilm an die in der gleichen Spaltenleitung liegenden P-Bereiche P^ angeschlossen ist. Die Anschlußpunkte der Leitungen stehen in Ohmschem Kontakt mit den jeweiligen Halbleiterbereichen₀ Die Außenleitung 22 dient als Y-Adressierleitung, die zwei Reihen von auf ihren beiden Seiten befindlichen Speicherzellen gemeinsam zugeordnet ist_o Die Außenleitung 24 dient als Bitleitung BO zum Einschreiben zweier Reihen von Speicherzellen zu ihren beiden Seiten, während die Außenleitung 26 als Bitleitung BI zum Auslesen von den beiden Reihen von Speicherzellen zu beiden Seiten dieser Leitung dient«

Die Trennzonen der N⁺-Schicht 28, bei der dargestellten Ausführungsform die Zonen 24L und 24K, können als X-Adressierlei-

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tungen verwendet werden₀ Beispielsweise dient die Zone 14L bzw. 24L als X-Adressierleitung für alle Speicherzellen, die zwischen den Zeilenreihen bzw, -leitungen Al und Am liegen,. Zur Herstellung der elektrischen Verbindung zur N⁺-Schicht 24 kann sich ein N -Bereich 36 von der Hauptfläche 10a bis zum zugeordneten Abschnitt des N⁺-Rückdiffusionsbereichs 34 erstrecken, wie es im rechten Teil von Fig. 7 dargestellt ist, während ein Ohmscher Kontakt an dem Teil der Hauptfläche 10a vorgesehen ist, an welchem der N -Bereich 38 freiliegt. Dieser N⁺-Bereich 36 bzw. 38 kann auch eine Kollektorwand für jeden Längs-pnp-Transistor T₁ oder T₂ bilden.

Die Trennzonen, z.B„ 16L und 16M, der N-Schicht 16 können gewünschtenfalls unmittelbar als X-Adressierleitungen verwendet werden. In diesem Fall brauchen lediglich Kontakte für diese Zonen mit der Hauptfläche 10a in Ohmschen Kontakt gebracht zu werden, doch sind diese Kontakte der Übersichtlichkeit halber in der Zeichnung nicht dargestellte

Gemäß Fig. 6 entspricht die elektrische Schaltung jeder Speicherzelle im wesentlichen derjenigen gemäß Figo 3· Beispielsweise bilden die Längstransistoren T^ und T₂ einen Flip-Flop-Kreis. Die Auslese- und Einschreiboperationen erfolgen daher auf die vorher in Verbindung mit den Fig. 4a und 4b beschriebene Weise.

Bei der erfindungsgemäßen Konstruktion besitzen die Quertransistoren wesentlich verbesserten Frequenzgang und wesentlich verbesserten Injektionswirkungsgrad₀ Dabei ist zu beachten, daß bei jeder der Speicherzellen der erfindungsgemäßen Vorrichtung der P-Bereich P«j den P-Bereichen P, und P= in Querrichtung bzw. parallel zur Hauptfläche 10a des Halbleiterkörpers 10 gegenüberliegt, während er den P⁺-Rückdiffusionsbereichen 32a und 32b in Längsrichtung bzw₀ in Richtung der Dicke des Körpers 10 zugewandt ist. Außerdem liegt der P-Bereich P₂

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den P-Bereichen P^ und Pc in Querrichtung gegenüber, während er den P⁺-Rückdiffusionsbereichen 32a und 32c in Längsrichtung zugewandt ist_e Weiterhin ist die P⁺-Insel 32a mit dem P-Bereich P, verbunden, und beide Abschnitte dienen als Emitterbereich für jeden Quertransistor T, und T^. Ebenso ist die P⁺-Insel 32b mit dem P-Bereich Pc verbunden, wobei beide Abschnitte als Emitterbereich für den Quertransistor dienen. Auf dieselbe Weise ist die P⁺-Insel 32c mit dem P-Bereich P^ verbunden, so daß beide Bereiche einen Emitterbereich für den Quertransistor Tg bilden» Durch die Verbindung der P⁺-Inseln 32a, 32b und 32c mit den betreffenden P-Bereichen P,, Pc bzw· P^ wird also eine große Verbesserung bezüglich des Frequenzgangs und eine wesentliche Erhöhung des Injektionswirkungsgrads der Transistoren T,, T^, T₅ und T₆ erreicht_o

Genauer gesagt: Der Abstand zwischen jedem P-Bereich P^ oder P₂ und den P⁺-Rückdiffusionsinseln 32a und 32b oder 32c, welche diesen in Richtung der Dicke des Körpers 10 gegenüberliegen, d.h. die Dicke Wba des dazwischen befindlichen Teils der N-Schicht 16 bzw, N₁, kann dabei auf einem ausreichend kleinen Wert gesteuert und außerdem mit hoher Genauigkeit klein gehalten werden, und zwar im Vergleich zum Querabstand zwischen den P-Bereichen P>j oder P₂ und dem P-Bereich P, bzw«, in den einzelnen P-Bereichen Pc oder P^, d_eh. der vorher in Verbindung mit Figo 5 beschriebenen Basisbreite Wb. Auf diese Weise ist es möglich, den effektiven Basisbereich praktisch durch die Basisbreite Wba zu bestimmen«» Während die Querbasisbreite Wb eine auf 1 bis 2 u begrenzte maximale Größe Wbo besitzt, kann die Längsbasisbreite Wba mit ausreichend hoher Genauigkeit auf 1 u oder weniger festgelegt werden. Die Längsbasisbreite Wba entspricht der Dicke der N-Schicht 16 abzüglich der Summe aus der Diffusionstiefe d^ der P⁺-Inseln 32 und der Diffusionstiefe x^ der P-Bereiche P. und P₂» so daß sie durch Steuerung der Diffusionstiefen d^ und χ. mit hoher Genauigkeit kleii/gehalten werden kann«, Indem diese Längsbasisbreite Wba mit hoher Genauigkeit auf einen ausreichend kleinen Wert reduziert

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wird, kann der Frequenzgang der Quertransistoren T-,, Τλ, T₁- und Tg wesentlich verbessert werden,» Darüber hinaus sind die Transistoren T^ und T^ gegenüber den Transistoren T₅ und Tg praktisch symmetrisch um die Längslinie herum angeordnet, die in der Mitte zwischen jedem Paar von einander benachbarten Spaltenleitungen bzw₀ -linien, wie den Zentrallinien BkI, BIm oder Bmn, verläuft. Die beschriebene Verbesserung des Frequenzgangs der Quertransistoren gewährleistet daher gleichzeitig eine Erhöhung der Auslese- und der Einschreibgeschwindigkeiten, indem diese beiden Geschwindigkeiten, von jeder der Bitleitungen B1 und BO her gesehen, einander gleich gestaltet werden.

Außerdem wird durch die Hinzufügung der P⁺-Inse3n32a, 32b und 32c eine erhebliche Vergrößerung der Flüche erreicht, mit welcher der Emitterbereich jedes Quertransistors T^, T^, Tc und Tg dem betreffenden Kollektorbereich gegenüberliegt, was zu einer wesentlichen Erhöhung des Injektionswirkungsgrads führt. Außerdem kann die Fläche, mit welcher jeder P-Bereich P₁ oder P, den P⁺-Inseln 22a und 22b oder 22c in Längsrichtung, wie erwähnt, gegenüberliegt, ohne weiteres etwa das 10- bis 100-fache der Fläche betragen, mit welcher der P-Bereich P₁ oder P₂ den P-Bereichen P, und P^ oder P^ in Querrichtung gegenüberliegt

Die Ladungsträgerinjektion von den P⁺-Inseln 30 und 32 in die N⁺-Schichten 14 und 34 ist vorzugsweise geringer als diejenige von den P⁺-Inseln 32 in die N-Schicht 16 oder N₁. Dies wird dadurch erreicht, daß die N⁺-Schicht und die Insel 14 bzw, 34 eine höhere Konzentration an N-Typ-Fremdatom erhält als die H-Schicht 16 oder N₁, wie dies im folgenden noch näher erläutert werden wird.

Die Injektion der Minoritätsladungsträger vom einen P- und N-Bereich zum anderen zu beiden Seiten eines Übergangs bestimmt

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sich im allgemeinen durch die Gleichung

NnPn = NP = Ni²

worin Nn und Np die Elektronenkonzentrationen der N- und P-Bereiche in deren thermischen Gleichgewichtszuständen, Pn und Pp die Lochkonzentrationen der N- und P-Bereiche in ihren thermischen Gleichgewichtszuständen und Ni die Konzentration von Elektronen und Löchern in einem eigenleitenden (intrinsic) Halbleiter bedeuten,. Aus der obigen Gleichung geht hervor, daß die aus einem P⁺- in einen N-Bereich über einen P⁺N-Übergang injizierte Zahl von Löchern größer ist als die entsprechende Zahl von einem P⁺- zu einem N⁺-Bereich über einen P⁺N⁺- Übergang«,

Die Anordnung gemäß den Fig_e 6 und 7 kann nach den Fertigungsschritten gemäß Fig«, 8 hergestellt werden, in welcher die Einzelteile und Elemente mit ähnlichen Bezugszeichen bezeichnet sind wie in den Fig_e 6 und 7» Hierbei ist zu beachten, daß die Anordnung gemäß Fig. 7 in der Reihenfolge der Fig_o 8a bis 8g hergestellt wird·

Bei der Herstellung der Anordnung gemäß Fig. 7 wird zunächst gemäß Fig. 8a ein P-Typ-Halbleitersubstrat 12 hergestellt, auf dessen einer Hauptfläche 12a eine N⁺-Typ-Halbleiterschicht 14 nach dem Aufwachsverfahren gezüchtet worden ist. Bei der dargestellten Ausführungsform besitzt das Substrat 12 eine Dicke im Bereich von 200 bis 300 u und einen spezifischen Widerstand von 10 bis 40 Ohm-cm, während die N⁺-Halbleiterschicht eine Dicke von 5 bis 1Ou und einen spezifischen Widerstand von 0,01 bis 0,1 Ohm-cm besitzt_e Die N⁺-Schicht 14 wird aus Silizium gebildet, das eine zweckmäßige Menge an Phosphor als N-Typ-Fremdatom enthält.

Danach wird die N⁺-Schicht 14 an ihrer Hauptfläche 14a mit einer beispielsweise aus einem Siliziumdioxidfilm bestehenden

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Diffusionsmaske 38 versehen, worauf die Ausbildung von Diffusionslöchern 38a und 38b durch Photogravur bzw_o Photoätzen erfolgt. In die N⁺-Schicht 14 wird über die Diffusionslöcher 38a und 38b ein P-Typ-Fremdatom, wie Bor, eindiffundiert, um P⁺-Inseln 30a und 30b zu bilden, die eine Diffusionstiefe von 2 bis 3 μ und an ihrer Oberfläche eine Fremdatomkonzentration

'18 3

von etwa 1 χ 10 Atomen pro cm besitzen· Das resultierende Gebilde ist in Fig_e 8b dargestellte Dieses Gebilde weist außerdem die vorher beschriebene P⁺-Insel 30c auf, die gleichzeitig mit den Inseln 30a und 30b ausgebildet worden ist, obgleich diese Insel 30c nicht dargestellt ist.

38 Im Anschluß hieran wird die Diffusionsma&e/von der Hauptfläche

14a der N⁺-Schicht 14 entfernt, worauf eine epitaxiale N-Typ-Halbleiterschicht 16 auf der Hauptfläche 14a gezüchtet wird. Diese Schicht 16 besitzt eine Dicke von 6 η und einen spezifischen Widerstand von 0,5 bis 1 0hm-cm_o Das Aufwachsen der N-Schicht 16 bzwo N^ ist von der Rückdiffusion aus den P+-Inseln 30a, 30b und 30c und der N⁺-Schicht 14 in die N-Schicht 16 bzw. DJL begleitet, wodurch P⁺-Inseln 32a, 32b und 32c sowie eine N-Schicht 24 gebildet werden, von denen die P⁺-Insel 32c nicht dargestellt ist. Diese P⁺-Inseln besitzen eine Diffusionstiefe d₁ von 3 n, während die N⁺-Schicht 34 eine Diffusionstiefe d₂ von 1 u be sitzt _β

Da hierbei das in den P⁺-Inseln 30a, 30b und 30c enthaltene P-Fremdatom aus Bor besteht, das einen höheren Diffusionskoeffizienten besitzt als Phosphor, der als N-Fremdatom in der N⁺-Schicht 14 enthalten ist, ist die Tiefe d₁ größer als die Tiefe d₂, wie dies vorher in Verbindung mit Fig«, 7 erläutert wurde. Gewünschtenfalls kann das Bor mit ähnlichem Ergebnis durch Antimon ersetzt werden.

Das auf diese Weise erhaltene Gebilde ist in Fig. 8c veranschaulicht.

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-25- 25^^ς68

Um einen Ohmschen Kontakt für diese ^-Rückdiffusionsschicht 34 auf der Hauptfläche 10a vorzusehen, wird auf letztere eine der Diffusionsmaske 38 ähnelnde Diffusionsmaske 40 aufgebracht, worauf in der Diffusionsmaske 40 an einer Stelle unmittelbar über dem vorbestimmten Abschnitt der N⁺-Schicht 36 ein Diffusionsloch 40a ausgebildet wird_o Sodann wird ein N-Premdatom, ζ,B₀ Phosphor, durch das Diffusionsloch 40a hindurch selektiv in die N-Schicht N₁ oder 16 eindiffundiert, wodurch ein N⁺-Bereich 36 gebildet wird, der bis zur N -Schicht 34 reichte Gemäß Fig. 8d erstreckt sich der N⁺-Bereich 36 durch die N-Schicht 16 und den N -Bereich 34 hindurch, bis sein unteres Ende etwas in die N⁺-Schicht 14 hineinreichte Der N⁺-Bereich 36 besitzt eine Diffusionstiefe von z.B_o 7 μ und eine Fremd-

-IQ -Z I

atomkonzentration von 1 χ 10 ^ Atome/cnr an seiner Oberfläche_o

Nach der Abnahme der Diffusionsmaske 40 von der Hauptfläche 10a der N-Schicht 16 oder N^ wird eine andere, der Maske 38 oder 40 ähnliche Diffusionsmaske 42 auf die Hauptfläche 10a aufgebracht, worauf in einem vorbestimmten Muster bzw_e Schema in an sich bekannter Weise in der Diffusionsmaske 42 mehrere Löcher für die P-Schicht P,, P^ und P₅, z.B. die Löcher 42a und 42b, ausgebildet werden«, Anschließend wird ein P-Fremdatom, im vorliegenden Fall Bor, durch diese Diffusionslöcher hindurch selektiv in die N-Schicht 16 bzw. N₁ eindiffundiert, um P-Bereiche P,, P^ und P₅ zu bilden, welche die P⁺-Inseln 32a, 32b und 32c erreichen, wobei jedoch der Bereich P^ und die Insel 32c nicht dargestellt sind. Jeder dieser P-Bereiche besitzt eine Diffusionstiefe von 4 μ und eine Fremdatomkonzentration

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von 1 χ 10 Atomen/cm an seiner Oberfläche«,

Das auf diese Weise hergestellte Gebilde ist in Fig. 8e veranschaulicht .

Nach der Abnahme der Diffusionsmaske 42 von der Hauptfläche 10a der N-Schicht 16 bzw. N^ wird eine getrennte, den vorher beschriebenen Diffusionsmasken ähnelnde Diffusionsmaske 44 auf

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die Hauptfläche 10a aufgebracht. Sodann wird ein P-Fremdatom, ZoBo Bor, durch Diffusionslöcher, wie das Loch 44a in der Diffusionsmaske 44, selektiv in die N-Schicht 16 bzw_o N₁ eindiffundiert, um dabei P-Bereiche P^ und P₂ zu bilden· Jeder dieser P-Bereiche P,. oder P₉ besitzt eine Diffusionstiefe von 2/u

1Q ' und eine Oberfläehen-Fremdatomkonzentration von 1 χ 10 Atomen/· cm , während er um eine Strecke Wba, im vorliegenden Fall 1 n, von den P⁺-Inseln 32a und 32b oder 32c entfernt ist·

Die auf diese Weise hergestellte Struktur ist in Fig. 8f veranschaulicht, wobei jedoch der P-Bereich P₂ und die P⁺-Insel 32c nicht dargestellt sind_e

Danach wird die Diffusionsmaske 44 von der Anordnung gemäß Fig. 8f entfernt, und es werden N-Bereiche N₂ und N, in ausgewählten Abschnitten der P-Bereiche P^ und P₂ durch selektive Diffusion unter Verwendung einer ähnlichen Diffusionsmaske 46 mit Diffusionslöchern, ζ·Β« 46a, und unter Verwendung von Phosphor als N-Fremdatom vorgesehen. Jeder N-Bereich N₂ und N, besitzt dabei eine Diffusionstiefe von 1,5» und eine Oberflä-

21 * /3 chen-Fremdatomkonzentration von 1 χ 10 Atomen/cm ·

Das auf diese Weise hergestellte Gebilde ist mit Ausnahme des N-Bereichs N, in Fig. 8g dargestellt,.

Obgleich vorstehend anhand der Fig. 8a bis 8g das Verfahren der Herstellung einer einzelnen Speicherzelle und insbesondere der Bauteile auf der Linie VII-VII von Fig_e 6 veranschaulicht und beschrieben ist, können die Fertigungsschritte gemäß den Fig. 8b bis 8g fortlaufend über die gesamte Hauptfläche 10a der N⁺-ScMcht 16 angewandt werden, um mit Ausnahme der elektrischen Zuleitungen 18, 20, 22, 24 und 26 die Anordnung gemäß Fig. 6 zu bilden.

Nachdem die mit dem P-Halbleitersubstrat 12 unterlegte N-HaIb-

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leiterschicht 16 mit allen beschriebenen, erforderlichen Halbleiterbereichen und -schichten versehen worden ist, wird ihre Hauptfläche 19a mit einem zweckmäßigen, elektrisch isolierenden Film beschichtet. Nach der Ausbildung kleiner Öffnungen an vorbestimmten Positionen, z_oB. an den Punkten C₁, C₃, C₅, Cg und Cy uswo (vglo Fig. 6), wird der Isolierfilm beispielsweise durch Aufdampfen von Aluminium mit einem Metallfilm versehene Letzerer wird sodann selektiv weggeätzt, so daß Zuleitungen 18, 20, 22, 24 und 26 gebildet werden, die in Ohmschem Kontakt mit vorbestimmten Abschnitten der Hauptfläche 10a des Halbleiterkörpers 10 stehen«,

Figo 9, in welcher den Teilen von Fig_o 7 entsprechende Teil-j mit gleichen bzw© gleichartigen Bezugsziffern versehen sind, veranschaulicht eine Anordnung, die sich nur darin von derjenigen gemäß Fig. 7 unterscheidet, daß gemäß Fig₀ 9 eine epitaxiale Schicht 50 aus einem stark mit Bor dotierten P⁺-HaIbleitermaterial zwischen die N⁺-Halbleiterschicht 14 und die N-Halbleiterschicht 16 eingefügt ist, wobei diese Schicht in vorbestimmten Abschnitten derselben N -Halbleiterbereiche 52 enthält, welche mit der Hauptfläche 14a der mit der Schicht 50 und den Bereichen 52 belegten N⁺-Halbleiterschicht 14 kontaktieren. Die N⁺-Bereiche 52 enthalten Phosphor als N-Fremdatom.

Wenn die N-Halbleiterschicht 16 auf der P⁺-Halbleiterschicht 50 und auf den N⁺-Halbleiterbereichen 52 gezüchtet wird, werden die in der Schicht 50 und in den Bereichen 52 enthaltenen P- und N-Fremdatome in die gezüchtete Schicht 16 rückdiffundiert, so daß sie P⁺-Halbleiterinseln 32a, 32b und 33c bzw. 32c sowie N⁺-Halbleiterbereiche 34 bilden«, Die Schicht 50 und die Bereiche 52 übernehmen somit die Aufgabe der P -Inseln 30 und der N⁺-Schicht 14 gemäß Fig_e 7ο

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Zusammenfassend wird mit der Erfindung also eine Halbleiter-Speichervorrichtung geschaffen, die zwei in einem Flip-Flop-Kreis zusammengeschaltete Längstransistoren sowie zwei Quertransistoren zur Durchführung der Auslese- und Einschreiboperationen gegenüber dem Flip-Flop- aufweist, wobei Jeder Quertransistor einen Emitterbereich mit einem dem Basisbereich des Längstransistors über einen beiden Transistoren gemeinsam zugeordneten Halbleiterbereich in Richtung der Dicke der Vorrichtung gegenüberliegenden Abschnitt enthalte Infolge dieser Anordnung werden Frequenzgang und Injektionswirkungsgrad für Ladungsträger der Quertransistoren wesentlich verbessert, so daß eine Halbleiter-Speichervorrichtung hoher Leistung erzielt wird.

Obgleich vorstehend nur einige bevorzugte Ausführungsformen der Erfindung offenbart sind, sind dem Fachmann selbstverständlich verschiedene Änderungen und Abwandlungen möglich, ohne daß vom Rahmen und Grundgedanken der Erfindung abgewichen wird. Beispielsweise können die Quertransistoren T, und T^ zur Durchführung der Adressieroperation gewünschtenfalls weggelassen werden· Außerdem können Stromimpulse von den Y-Adressierleitungen unmittelbar an die inneren Leitungen 18 und 20 angelegt werden. Weiterhin ist es möglich, die verschiedenen Bauteile mit der gegenüber der dargestellten Leitfähigkeit entgegengesetzten Leitfähigkeit herzustellen·

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Claims

-29- 2556*68

Patentansprüche

Halbleiter-Speichervorrichtung mit mindestens einer Speicherzelle, die einen Flip-Flop-Kreis aus einem ersten und einem zweiten Transistor zur Durchführung der Speicheroperation sowie einen dritten und einen vierten Transistor zur Durchführung der Auslese- und Einschreiboperation für die Speicherzelle aufweist, gekennzeichnet durch ein Substrat aus einem Halbleitermaterial mit zwei einander gegenüberliegenden Hauptflächen sowie einem ersten Halbleiterbereich eines ersten Leittyps, der an der einen Hauptfläche freiliegt, einem zweiten und einem dritten Halbleiterbereich eines zweiten Leittyps, die so im Substrat angeordnet sind, daß sie an der einen Hauptfläche freiliegen und von denen 3eder zwischen sich und dem ersten Halbleiterbereich einen Übergang bildet, einem im Substrat an dessen einer Hauptfläche freiliegenden vierten Halbleiterbereich des ersten Leittyps, der zwischen sich und dem zweiten Halbleiterbereich einen Übergang bildet, einem an der einen Hauptfläche des Substrats freiliegenden, zwischen sich und dem zweiten Halbleiterbereich einen Übergang bildenden vierten Halbleiterbereich des ersten Leittyps, einem an der einen Hauptfläche des Substrats freiliegenden fünften Halbleiterbereich des ersten Leittyps, der zwischen sich und dem dritten Halbleiterbereich einen Übergang bildet, einem sechsten Halbleiterbereich des zweiten Leittyps, der so im Substrat angeordnet ist, daß er einen dem zweiten Halbleiterbereich über den ersten Halbleiterbereich in Richtung der Dicke des Substrats gegenüberliegenden Abschnitt einschließt, und einem siebenten Halbleiterbereich des zweiten Leittyps, der so im Substrat angeordnet ist, daß er einen dem dritten Halbleiterbereich über den ersten Halbleiterbereich in Richtung der Dicke des Substrats gegenüberliegenden Abschnitt einschließt, wobei der erste, der zweite und der vierte Halbleiterbereich den ersten Transistor, der erste, der

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dritte und der fünfte Halbleiterbereich den zweiten Transistor, der erste, der zweite und der sechste Halbleiterbereich den dritten Transistor und der erste, der dritte und der siebente Halbleiterbereich den vierten Transistor bilden.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leittyp ein N-Typ und der zweite Leittyp ein P-Typ ist und daß der erste und zweite Transistor vom npn-Typ und der dritte und vierte Transistor vom pnp-Typ sind.

3β Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der sechste und der siebente Halbleiterbereich jeweils einen sich von dem ihm gegenüberliegenden Abschnitt zur einen Hauptfläche des Substrats erstreckenden zweiten Abschnitt aufweisen, welcher dem zweiten und dem dritten Halbleiterbereich über den ersten Halbleiterbereich längs der einen Hauptfläche des Substrats zugewandt ist.

4«, Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat ein Untersubstrat des zweiten Leittyps, eine hoch dotierte Halbleiterschicht des ersten Leittyps unter dem Untersubstrat und eine eine niedrige Konzentration besitzende Halbleiterschicht des ersten Leittyps mit einer geringeren Fremdatomkonzentration als die hoch dotierte Halbleiterschicht auf letzterer aufweist, und daß die Halbleiterschicht niedriger Konzentration die erste Halbleiterschicht bildet, wobei ihre von der hoch dotierten Halbleiterschicht abgewandte Fläche die eine Hauptfläche des Substrats bildet·

5ο Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die sechste und die siebente Halbleiterschicht mit den einander gegenüberliegenden Abschnitten zwischen die hoch dotierte Halbleiterschicht und die Halbleiterschicht niedriger Konzentration eingefügt sind.

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Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die zweite und die dritte Halbleiterschicht in Richtung der Dicke des Substrats von der jeweils benachbarten sechsten und siebenten Halbleiterschicht in einem Abstand angeordnet sind, der kleiner ist als der Abstand, in welchem die zweite und die dritte Halbleiterschicht in Richtung der Dicke des Substrats von der hoch dotierten Halbleiterschicht angeordnet sind.

7β Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Halbleitersubstrat im wesentlichen aus Silizium besteht, daß die hoch dotierte Halbleiterschicht stark mit Phosphor dotiert ist und daß die sechste und die siebente Halbleiterschicht stark mit Bor dotiert sind.

8. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine Anzahl von in einer Matrix angeordneten Speicherzellen aufweist, daß die in der einen Richtung der Matrix angeordneten Speicherzellen den ihnen gemeinsam zugeordneten ersten Halbleiterbereich einschließen und daß die in einer zweiten Richtung senkrecht zur ersten Richtung angeordneten Speicherzellen getrennte bzw_o unterteilte Abschnitte des ersten Halbleiterbereichs aufweisen.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der sechste und der siebente Halbleiterbereich jeweils einem Paar benachbarter, in der ersten Richtung angeordneter Speicherzellen gemeinsam zugeordnet sind.

10· Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß jede Speicherzelle für ihre Adressierung einen fünften und einen sechsten Transistor aufweist.

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11. Vorrichtung nach Anspruch 10, dadurch gekennzeiciinet, daß das Halbleitersubstrat weiterhin einen in ihm angeordneten, an der einen Hauptfläche freiliegenden achten Halbleiterbereich des zweiten Leittyps aufweist, welcher dem zweiten und dem dritten Halbleiterbereich über den ersten Halbleiterbereich hinweg gegenüberliegt, und daß der fünfte Transistor durch den zweiten, den ersten und den achten Halbleiterbereich und der sechste Transistor durch den dritten, den ersten und den achten Halbleiterbereich gebildet ist,

12, Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der achte Halbleiterbereich einen Abschnitt aufweist, welcher dem zweiten und dem dritten Halbleiterbereich über den ersten Halbleiterbereich hinweg gegenüberliegt.

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