DE2032315C3 - Halbleiteranordnung mit emittergekoppelten inversen Transistoren sowie Verfahren zu ihrer Herstellung - Google Patents

Halbleiteranordnung mit emittergekoppelten inversen Transistoren sowie Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine Halbleiteranordnung mit emittergekoppelten inversen Transistoren in Planaranordnung, entsprechend dem Oberbegriff des Patentanspruchs 1 sowie Verfahren zu ihrer Herstellung.
Sehr viele elektrische Schaltkreise, insbesondere für Speicherzellen und Logikschaltungen, weisen emittergekoppelte Transistoren auf. Bei einer normalen - im Gegensatz zu einer inversen - Transistorstruktur in Planartechnik wird die Kollektorzone als unterste und damit größte Zone im Halbleiterkristall realisiert. Darüber erstreckt sich die Basiszone, und in dieser ist die Emitterzone angeordnet. Um einen guten Emitterwirkungsgrad zu bekommen, ist der Emitter als letztes Diffusionsgebiet meist am höchsten dotiert.
Emitterverbindungen bei derartigen normalen Transistorstrukturen erfordern besondere Lciterzugmuster auf der den Halbleiterkristall bedeckenden Oxydschicht sowie entsprechend zahlreiche Kontaktstellen. Bei sehr vielen Emitterverbindungen entstehen bezüglich der übrigen Leiterzugführung Kreuzungs- und allgemeine Platzproblcme.
Aus der US-Patentschrift 3 244950 ist eine in Planartechnik hergestellte inverse Transistorstruktur bekannt, bei welcher die Emitterzone durch eine vergrabene Schicht unterhalb der Epitaxieschicht gebildet ist. Bei mehreren derart ausgebildeten Transistoren sind auf diese Weise alle Emitter über das Substrat miteinander verbunden. Die Bildung von gegeneinander isolierten Gruppen mit emitterverbundenen Transistoren ist damit nicht möglich. Zudem ist das Prinzip einer strengen Planarausführung mit dem Vorteil der elektrischen Zugiinglichkcit aller Transistorzonen von einer Seite durchbrochen: dort sind die Kollektor- und Basiszonen von der Oberseite und die gemeinsame Emitterzone lediglich von der Substratunterseite her zugänglich.
Es sind auch bereits Halbleiteranordnungen vorgeschlagen worden, die von einem Substrat mit darüber mgeordneter Epitaxieschicht vom dazu entgegengesetzten Leitungstyp ausgehen, bei denen die jeweils mehrere inverse emittergekoppelte Transistoren aufnehmenden Epitaxieschichtbereiche durch auf das
Substrat hinunterreichende Isolationsbereiche vom gleichen Leitungstyp wie das Substrat getrennt sind, vgl. DE-Auslegeschrift 1764241.
AusderFR-Patentschrift 1 539043 ist weiterhin ein Verfahren zur Herstellung gegeneinander isolierter Transistoren in einer Epitaxieschicht auf einem Substrat vom dazu gleichen Leitungstyp bekannt, bei dem die Isolation durch die die jeweilige Transistorstruktur umschließende Ausbildung der Kollektorzone erfolgt, welche sich aus einer vergrabenen Dotierungszone mit ι ο seitlich darauf aufsetzenden und von der Oberfläche durch die Epitaxieschicht reichenden weiteren Kollektorzonenbereichen zusammensetzt. Dabei liegen aber lediglich isolierte Einzeltransistoren in Normalstruktur (im Gegensatz zur inversen Ausbildung) vor. ι r> Schließlich ist aus der US-Patentschrift 3293087 im Zusammenhang mit der Herstellung von einzeln isolierten (Sperrschicht-)Feldeffekttransistoren auch bereits bekannt, die Randgebiete der vergrabenen und später für die Isolation verwendeten Dotierungszone höher bzw. mit einem Material mit größerer Diffusionskonstante zu dotieren, so daß die von den Randgebieten erfolgende Ausdiffusion in die später aufzubringende Epitaxieschicht die seitlichen Isolationsbereiche bildet. y>
Die Aufgabe der Erfindung besteht darin, eine in Planartechnik herstellbare Halbleiteranordnung mit gruppenweise gegeneinander isolierten emittergekoppelten inversen Transistoren zu schaffen, deren Emitterkopplung im Halbleiterkristall erfolgt, und :iei der alle Transistorzonen elektrisch von der Kristalloberfläche her zugänglich sind. Ferner soll ein Verfahren zur Herstellung einer derartigen Halbleiteranordnung angegeben werden. Diese Aufgabe wird bei der eingangs erwähnten Halbleiteranordnung ent- π sprechend den im Kennzeichen des Patentanspruchs 1 angegebenen Maßnahmen gelöst. Merkmale vorteilhafter Weiterbildungen und Ausgestaltungen der Erfindung finden sich in den weiteren Patentansprüchen.
Schließlich werden zwei Verfahren zur Herstellung einer derartigen erfindungsgemäßen Halbleiteranordnung vorgeschlagen, deren Einzelheiten sich aus den Unteransprüchen ergeben.
Die Erfindung wird im folgenden an Hand von Ausführungsbeispielen unter Zuhilfenahme der -n Zeichnungen näher erläutert. Es zeigt,
Fig. 1 einige Querschnittsdarstellungen durch den Halbleiterkristall mit der darin ausgebildeten Zonenanordnung der erfindungsgemäßen Halbleiteranordnung zur Verdeutlichung des Herstellungsganges, ,0
Fig. 2 einen Querschnitt durch eine integrierte Speicherzelle entlang der Linie 2-2 von Fig. 3, in der die nach Fig. 1 hergestellte erfindungsgemäße Halbleiteranordnung enthalten ist,
Fig. 3 die Draufsicht auf eine integrierte Speicher- -,·-, zeilenschaltung, bei der die Diffusionsgebiete in durchzogenen Linien, die Leiterzüge in unterbrochenen Linien und die ohmschen Kontaktbereiche als schattierte Gebiete dargestellt sind,
Fig. 4 das elektrische S'"h.iu;i|ld der Speicherzelle, mi deren Draufsicht in Fig. 3 gezeigt ist,
Fig. 5 eine weitere Draufsicht, ähnlich der Darstellung in Fig. 3, auf eine integrierte Logikschaltung mit emittcrgekoppclten Transistoren, und
Fig. 6 das zu Fig. 5 zugehörige elektrische Schalt- t,-> bild.
Bei dem in Fig. I dargestellten Verlahrensablauf zur Herstellung der crfindungsgcniäßen Halbleiteranordnung wird ausgegangen von einem P-dotierten Halbleitersubstrat mit einem spezifischen Widerstand in der Größenordnung von 10 Ω cm und einer Dicke von etwa 50 bis 500 μηι. Dieses Substrat ist vorzugsweise einkristallin und wird mit bekannten Verfahren aus einer Schmelze gezogen, dotiert und in eine Anzahl von Halbleiterscheiben geschnitten. Das Substrat kann auch durch eine Epitaxieschicht auf einer anderen Oberfläche gebildet sein.
Anschließend wird das Substrat 10 mit einer Oxydschicht, vorzugsweise aus Siliziumdioxyd, mit einer Dicke von etwa 500 nm bedeckt. Diese Oxydschicht wird entweder in einem konventionellen Wärmeprozeß in feuchter Atmosphäre bei 1050" C sechzig Minutea lang thermisch aufgewachsen oder pyrolytisch niedergeschlagen. Die Oxydschicht kann ebenfalls durch einen Sputterprozeß, d. h. durch Zerstäubung, gebildet werden. Mittels bekannter photolithographischer Maskier- und Ätztechniken wird in der Photolackschicht eine Ätzmaske entwickelt und anschließend in der Oxydschicht eine entsprechende Diffusionsmaske hergestellt. In den so entstandenen Diffusionsfenstern bleibt das Halbleitersubstrat unbedeckt zurück, so daß bei der anschließenden Diffusion an diesen Stellen die gewünschten Störstellenatome eindiifundieren können.
Der erste Diffusionsschritt in die Oberfläche 12 des halbleitersubstrats 10 schafft ein N + -dotiertes Gebiet 11 mit einer Oberflächenkonzentration C11 von 10:" Majoritätsträgern pro cm' (Schritt 2 in Fig. 1). Die übrige (nicht dargestellte) Oxydschicht dient dabei als Maske, so daß das N + -Gebiet 11 nur selektiv indem Halbleitersubstrat 10 gebildet wird. Die Diffusion dieser vergrabenen Schicht (Subkollektor) wird vorzugsweise aus einem üblichen evakuierten Quarzbehälter mit mit Arsen dotiertem Siliziumpulver als Quellmaterial vorgenommen.
Entsprechend dem dargestellten Prozeßschritt 3 wird anschließend die verbliebene Oxydschicht mittels gepufferter Flußsäure völlig entfernt und eine P-leitende Schicht 13 mit einem spezifischen Widerstand von vorzugsweise 0,05 bis 0,1 Ω cm sowie einer Oberflächenkonzentration von etwa 3 X 10" cm"' auf der Substratoberfläche epitaktisch aufgewachsen. Die Epitaxieschicht 13 ist mit Bor dotiert und etwa 2 bis 4 μπι dick. Im Gegensatz zu der Darstellung in Fig. 1 wird das vergrabene N-dotierte Gebiet 11 bei jeder anschließenden Wärmebehandlung und somit auch beim Aufwachsen der Epitaxieschicht in diese hinein ausdiffundieren.
Gemäß dem Schritt 4 wird dann durch einen selektiven Diffusionsprozeß ein zusammenhängendes Gebiet 14 durch die Epitaxieschicht derart ausgebildet, daß es auf die vergrabene Schicht 11 aufsetzt. Durch diesen Diffusionsschritt werden in der Epitaxieschicht
13 mehrere allseits durch Gebiete 14 seitlich sowie durch vergrabene Schichten 11 zum Substrat hin isolierte Bereiche 15 geschaffen. Die Dotierungsgebiete
14 werden wieder mit den oben beschriebenen bekannten Maskier- und Diffusionstechniken hergestellt. Vorzugsweise geschieht diese Diffusion als offene Diffusion mit einem N-dotierenden Quellmaterial, L. B. Phosphoroxychlorid. Das Halbleitergebiet 14 weist vorzugsweise eine Oberl'lächenkonzentration von 5 x l():"cm ' auf. Die auf diese Weise gebildeten Wannen aus den vergrabenen Gebieten 11 zusammen mit den Gebieten 14 dienen als N-dotierte gemeinsame Emitterzonen, während die darin eingeschlosse-
nen Epitaxiegebiete 15 die zugehörigen Basisgebiete der entsprechenden Transistoren darstellen. Obwohl in der Querschnittsdarstellung zu Schritt 4 in Fig. 1 nicht direkt ersichtlich, kann ein solches durch die vergrabene Schicht 11 sowie die seitlichen Dotierungsgebiete 14 gebildetes Emittergebiet mehrere separate P-Basisgebiete und damit mehrere emittergekoppelte Transistoren enthalten. Diese Tatsache ist im mittleren Teil der Querschnittsdarstellung nach Fig. 2 gezeigt.
Vervollständigt wird die Transistorstruktur, indem gemäß dem Herstellungsschritt 5 anschließend in jeder Basiszone 15 eine Kollektorzone 16 eindiffundiert wird. In dem beschriebenen Ausführungsbcispic! wird als Kollektorzone ein N+ -leitendes Gebiet 16 in einein offenen Diffusionsschritt mit Phosphoroxychlorid gebildet. Die Kollektorzone 16 weist vorzugsweise eine Oberflächenkonzentration von etwa 10-" cm"' auf.
Die emittergekoppelte Transistorstruktur, wie sie nach dem Herstellungsschritt 5 besteht, kann alternativ auch wie folgt ausgebildet werden. In die N+ -dotierte vergrabene Schicht 11 werden zusätzliche N-dotierU-Gebiete eingebracht. Die so entstehenden Gebiete Ho gemäß Schritt 3A stimmen örtlich mit r> den später diffundierten Gebieten 14 überein. Für die N-Diff usion in die vergrabene Schicht 11 wird ein Material mit größerer Diffusionskonstante als für die vergrabene Schicht gewählt, das also schneller im Halbleitermaterial ausdiffundiert. Da die vergrabene jo Schicht 11 mit Arsen dotiert wurde, werden demnach die Gebiete Ha vorzugsweise unter Verwendung von Phosphor als Quellmaterial hergestellt. Die Gebiete 11 ίί weisen eine Oberflächenkonzentration von etwa 10:" cm"1 auf. Damit ergibt sich beim anschließenden η Aufwachsen der Epitaxieschicht 13 gemäß Schritt 4A eine erheblich stärkere Ausdiffusion der Gebiete Ha in die Epitaxieschicht hinein, was durch die Gebiete 14a gezeigt ist. Es kann dann in einem einzigen Diffusioinsschritt gemäß 5 A die Verbindung der vergrabenen Schicht 11 zur Kristalloberfläche in Form der Gebiete 14a sowie die Diffusion der Kollektorgebiete 16a erfolgen. Die restlichen Verfahrensschritte zur Herstellung einer vollständigen integrierten Schaltung, nämlich die Bildung der Oxydschicht, der An- a; Schlüsse sowie der Leiterzüge auf der Oxydschicht erfolgen in bekannter Weise. Eine Querschnittsdarstellungder vollständigen Halbleiterstruktur ist in Fig. 2 zu sehen, wobei die Oxydschicht mit 17 und die Metallisierung mit 18 bezeichnet sind. >o
Insbesondere bei monolithischen Speicheranordnungen wird sehr starker Gebrauch von emittergekoppelten Transistorschaltungen gemacht. Beispielsweise werden in einer an anderer Stelle vorgeschlagenen Speicherschaltung gemäß Fig. 4 acht emittergekoppelte Transistoren in einer bistabilen Flip-Flop-Schaltung verwendet. Eine Vielzahl solcher einzelner Speicherzellen ist dabei zu einem umfangreichen monolithischen Matrixspeicher zusammengeschaltet. In dem in Fig. 3 dargestellten topologischen Entwurf der Schaltung von Fig. 4 ist gezeigt, wie die emittergekoppelten Transistoren gemäß den Maßnahmen der Erfindung ausgebildet sind. Zum Verständnis der Darstellung von Fig. 3 möge der Querschnitt entsprechend Fig. 2 dienen, der einen Schnitt entlang der Linie 2-2 in Fig. 3 darstellt. Das N-dotiertc Gebiet 30 stellt ein sich vertikal erstreckendes gemeinsames Emittergebiet für die emittergekoppelten Transistoren 7Ί und TS dar. In gleicher Weise wird durch das N-dotierte Gebiet 31 das gemeinsame Emittergebiet für die Transistoren 74 und Γ8 gebildet. Dasselbe trifft für das gemeinsame Emittergebiet 32 der Transistoren 7"6 und 77 sowie für das gemeinsame Emittergebiet 33 der Transistoren Tl und T3 zu. Die Bitleitungen ßl und SO sind intern an die Emittergebiete 30 und 31 und die Wortleitungen Wl und Wl über in unterbrochenen Linien dargestellte Leiterzüge an die gemeinsamen Emittergebiete 33 und 32 über die Kontakte 35 und 36 angeschlossen. Die Versorgungsspannungen £1 und £2 sind mit den Widerständen RX und Rl bzw. R3 und RA ebenfalls über Leiterzüge verbunden. Das gleiche gilt für die übrigen Basis-Kollektor-Verbindungen bzw. für die Kreuzkopplungen der Transistoren.
Die erfindungsgemäße Halbleiteranordnung mit emittergekoppelten Transistoren kann weiterhin mit Vorteil beim Aufbau von Logik-Schaltungen Verwendung finden. In Fig. 5 ist der topologische Entwurf der Logikschaltung von Fig. 6 dargestellt. Die Zone 50 in Fig. 5 dient als gemeinsame Emitterzone für die Transistoren Γ11 bis Γ14, in der die einzelnen Basiszonen ßll bis B14untergebracht sind. In diesen Basiszonen sind wiederum die Kollektorzonen CH bis C14 angeordnet. Die Emitterzone 50 ist von den Emittern der Transistoren 10 und 15 durch den gesperrten Übergang 51 isoliert.
Die Erfindung ist nicht darauf beschränkt, daß lediglich die Emitter inverser Transistoren im Halbleiterkörper in Form einer gemeinsamen Zone miteinander verbunden sind. Es kann auch der Emitter eines inversen Transistors, wobei dieser als unterste Zone ausgebildet ist, mit dem Kollektor eines normalen Transistors, der dann ebenfalls die unterste Zone bildet, direkt verbunden sein. Ferner können die Kollektorzonen durch Schottky-Kontakte gebildet werden. Schließlich kann statt des in den Ausführungsbeispielen gewählten Leitungstyps der Haibieiierzonen jeweils der dazu entgegengesetzte Leitungstyp gewählt werden, so daß von einem N-dotierten Halbleitersubstrat ausgegangen wird und die folgenden Diffusionssowie Epitaxieprozeßschritte bezüglich des Leitungstyps abgeändert werden.
Hierzu ?. Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Halbleiteranordnung mit emittergekoppelten inversen Transistoren in Planaranordnung, bei der die Emitterzonen durch hochdotierte vergrabene Schichten gebildet sind, die an der Oberfläche eines Halbleitersubstrats eines bestimmten Leitungstyps unter einer hierauf abgeschiedenen Epitaxieschicht des gleichen Leitungstyps angeordnet sind und bei der sich in der Epitaxieschicht die Basiszonen mit den darin angeordneten Kollektorzonen über den vergrabenen Schichten befinden, dadurch gekennzeichnet, daß die eine gemeinsame Emitterzone aufweisenden Transistoren (Γ6, 77) von Transistoren (TS, Γ3) mit einer anderen Emitterzone mittels die Epitaxieschicht (13) durchdringender, auf die vergrabenen Schichten (11) aufgesetzter und durch Teile der Epitaxieschicht (13) voneinander getrennter Dotierungsgebiete (14) gleichen Leitungstyps wie die vergrabenen Schichten isoliert sind, wobei das Halbleitersubstrat (10) und die Epitaxieschicht (13) den entgegengesetzten Leitungstyp zu den vergrabenen Schichten (11) aufweisen.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Basiszonen der emittergekoppelten Transistoren (T6, 77) von der Oberfläche der Epitaxieschicht (13) bis auf die vergrabene, gemeinsame Emitterzone (11) hinunterreichende Dotierungsgebiete (14) gleichen Leitungstyps wie die Emitterzone angeordnet sind.
3. Halbleiteranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Basiszonen der emittergekoppelten Transistoren (Γ6, 77) mit Ausnahme an der Oberfläche der Halbleiteranordnung allseitig von der Emitterzone (11, 14) umgeben sind.
4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die vergrabenen (11) sowie die seitlichen (14) Emitterzonen höher dotiert sind als die zugehörigen Basiszonen.
5. Halbleiteranordnung nach den Ansprüchen 1 bis 4, gekennzeichnet durch aus Schottky-Kontakten gebildete Kollektorzonen.
6. Verfahren zur Herstellung einer Halbleiteranordnung nach den Ansprüchen 1 bis 5, gekennzeichnet durch die Reihenfolge folgender Verfahrensschritte:
1. selektive Diffusion der vergrabenen Emitterzone (11) im entgegengesetzt leitfähigen Halbleitersubstrat (10);
2. Aufwachsen einer geschlossenen Epitaxieschicht (13) gleichen Leitungstyps wie das Substrat;
3. selektive Diffusion von die Basiszonen umrandenden und bis auf die vergrabenen Emitterzonen hinunterreichenden Dotierungsgebieten (14) gleichen Leitungstyps wie die vergrabenen Emitterzonen von der Oberfläche der Epitaxieschicht (13) her, und
4. selektive Ausbildung von Kollektor2onen (16) in den Basiszonen (15).
7. Verfahren zur Herstellung einer Halbleiteranordnung nach den Ansprüchen 1 bis 5, gekennzeichnet durch die Reihenfolge folgender Verfahrensschrittc:
1. selektive Diffusion der vergrabenen Emitterzonen (11) im entgegengesetzt leitfähigen Halbleitersubstrat (10);
2. selektive Diffusion (lla) in die Randgebiete der vergrabenen Emitterzonen mit einem Dotierungsmaterial, das den gleichen Leitungstyp wie das für die Diffusion der vergrabenen Emitterzonen verwendete Dotierungsmaterial, jedoch eine größere Diffusionskonstante aufweist;
3. Aufwachsen einer geschlossenen Epitaxieschicht (13) gleichen Leitungstyps wie das Substrat, und
4. selektive Diffusion der Kollektorzonen (16α) sowie der die Basiszonen umrandenden, bis auf die Ausdiffusion (14a) von den Randgebieten (Ha) der vergrabenen Emitterzonen (11) hinabreichenden seitlichen Emitterzonen.
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