DE2527076B2 - Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung

Info

Publication number
DE2527076B2
DE2527076B2 DE2527076A DE2527076A DE2527076B2 DE 2527076 B2 DE2527076 B2 DE 2527076B2 DE 2527076 A DE2527076 A DE 2527076A DE 2527076 A DE2527076 A DE 2527076A DE 2527076 B2 DE2527076 B2 DE 2527076B2
Authority
DE
Germany
Prior art keywords
conductivity type
layer
substrate
zone
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2527076A
Other languages
English (en)
Other versions
DE2527076A1 (de
Inventor
Heshmat Somerville N.J. Khajezadeh (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2527076A1 publication Critical patent/DE2527076A1/de
Publication of DE2527076B2 publication Critical patent/DE2527076B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/007—Autodoping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/037—Diffusion-deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Description

Die Erfindung betrifft ein integriertes Haibleiterbau-
lu element mit einem Bipolartransistor, bestehend aus einem monokristallinen Halbleitersubstrat eines ersten Leitungstyps, einer auf einer planaren Oberfläche dieses Substrats aufgebrachten epitaktischen Halbleiterschicht eines zweiten, zum ersten entgegengesetzten Leitungs typs, einer in die Halbleiterschicht eingebrachten, die basiszone des Bipolartransistors bildenden Zone des ersten Leitungstyps, einer in einem bestimmten Bereich der Basiszone ausgebildeten, an die äußere Oberfläche der epitaktischen Halbleiterschicht grenzenden Emitterzone vorgegebener Form des zweiten Leitungstyps und einer an der Grenzfläche zwischen dem Substrat und der epitaktischen Halbleiterschicht ausgebildeten, im Abstand von der Basiszone und unterhalb der Emitterzone angeordneten, vergrabenen, hochdo tierten Schicht des zweiten Leitungstyps, sowie ein Verfahren zum Herstellen des Bauelementes.
Monolithische integrierte Schaltungen aus Halbleitermaterial, wie Silizium, werden üblicherweise unter Verwendung eines Halbleiterscheibchens hergestellt, das aus einem Halbleitersubstrat relativ hohen spezifischen Widerstandes und einer auf das Substrat epitaktisch aufgewachsenen Halbleiterschicht ebenfalls hohen spezifischen Widerstandes besteht Der Leitungstyp der epitaktischen Schicht ist dem des Substrats entgegengesetzt In einem einzigen Halbleiterscheibchen können viele Schaltungen gleichzeitig hergestellt werden, von denen jede gegebenenfalls, nach Art der Schaltung, einen oder mehrere bipolare Transistoren enthalten kann.
Bei einem aus der FR-PS Ii 75 496 bekannten Planar-Transistor ist unterhalb desselben eine auch als Taschenzone bezeichnete vergrabene Schicht hoher Leitfähigkeit an der Grenzschicht zwischen Substrat und epitaktischer Schicht vorgesehen. Diese unterhalb eines wesentlichen Teils der Emitterzone des Transistors liegende, ununterbrochene, vergrabene Schicht dient dazu, den Kollektor-Sättigungswiderstand zu reduzieren. Sie bringt jedoch andere Nachteile mit sich, welche möglichst ausgeschaltet werden sollen. Nach-
~>o dem nämlich die stark leitende vergrabene Schicht in das Substrat eingebracht worden ist, hat die für das Fertigstellen des Transistors anschließend angewendete hohe Temperatur eine Diffusion eines Teils des in der stark leitenden, vergrabenen Schicht enthaltenen Dotiermaterials in die Kollektorzone des Transistors — ja selbst in dessen Basiszone — zur Folge, da der Abstand zwischen dem Übergang der Kollektorzone zu dem Substrat und dem PN-Übergang zwischen der Basis- und der Kollektorzone relativ kurz ist. Auch
tx> werden durch die hohe Dotierstoffkonzentration der stark leitenden, vergrabenen Schicht in einem Teil des Substrats Kristallstrukturstörungen hervorgerufen, die sich dann in der auf dem Substrat aufzuwachsenden epitaktischen Schicht fortsetzen. Diese Kristallstruktur störungen in der Kollektorzone beeinträchtigen die SignalUbertragungseingenschaften sowie die Leistung bzw. das Betriebsverhalten des Transistors. Aus der DE-AS 17 64 829 ist es bereits bekannt.
vorgenannte Nachteile dadurch zu beheben, daO auf den Teil der hochüeitenden vergrabenen Schicht verzichtet wird, der direkt unterhalb des Emitters liegt. Hierdurch können zwar die früher durch Kristalldefekte in der epitaktischen Schicht bedingten Schwierigkeiten vermieden werden, es mußten jedoch einige andere Nachteile in Kauf genommen werden, die das Anwenden der Lehre au? der DE-AS 17 64 829 bei bestimmten Transistoren, insbesondere solchen, die relativ groß sino und die zur Aufnahme relativ großer Ströme vorgesehen sind, ungeeignet macht. So zeigen Bauelemente, bei denen ein Teil der vergrabenen Schicht unter dem Emitter weggelassen worden ist, häufig einen unannehmbar erhöhten Kollektor-Sättigungswiderstand. Ferner sind parasitäre PNP-Vorgänge in dem Bereich von P-Ieitender Basiszone, N-leitender epitaktischer Schicht und P-leitendem Substrat beobachtet worden.
Bei einem weiteren aus der US-PS 35 69 800 bekannten, vier Transistoren zusammenfassenden integrierten Halbleiterbauelement sind zwei getrennte, vergrabene Schichten bzw. Taschenzonen vorgesehen. Die eine (größere) vergrabene Schicht ist uabei drei Transistoren gemeinsam zugeordnet, während die andere (kleinere) vergrabene Schicht zu einem Referenz-Transistor gehört Zwischen den beiden hochdotierten und stark leitenden vergrabenen Schichten befindet sich ein Streifen der unverändert schwach dotierten epitaktischen Halbleiterschicht. Dieser Streifen ist als Isolation zwischen den beiden Kollektorbereichen der Transistorgruppen vorgesehen und weist wegen der geringen Dotierung dieselben Nachteile auf wie das Bauelement gemäß Jer vorgenannten DE-AS 17 64 829.
Der Erfindung liegt die Aufgabe zugrunde, bei einem integrierten Halbleiterbauelement der eingangs genannten Art, die Vorteile der bekannten Planartransistoren mit hochleitender, unterhalb der Emitterzone und der Basiszone vergrabener Schicht bzw. Taschenzonen so zu kombinieren, daß trotz auf ein nicht mehr störendes N/aß herabgesetzter Kristalldefekte der epitaktischen Schicht unterhalb der Emitterzone das Bauelement als Leistungstransistor mit relativ niedrigem Kollektor-Sättigungswiderstand auszubilden ist und parasitäre PNP-Vorgänge im Bereich von Substrat, epitaktischer Schicht und Basiszone nicht zu befürchten sind.
Die erfindungsgemäße Lösung dieser Aufgabe besteht darin, daß die Störstellendichte in dem dem Zentralbereich der Emitterzone gegenüberliegenden Mittelteil der vergrabenen Schicht geringer ist als die Störstellendichte in dem dem äußeren Randbereich der Emitterzone gegenüberliegenden Teil der vergrabenen Schicht, aber doch so hoch ist, daß der Leitungstyp des Halbleitersubstrats in diesem, von dem Mittelteil der vergrabenen Schicht eingenommenen Bereich in den zweiten Leitungstyp umgewandelt ist. Weitere Ausgestaltungen des Gegenstandes der Erfindung sowie ein vorteilhaftes Verfahren zum Herstellen des erfindungsgemäßen Halbleiterbauelements sind in den Unteren-Sprüchen angegeben.
Das erfindungsgemäß integrierte Halbleiterbauelement weist eine ununterbrochene vergrabene Schicht bzw. Taschenzone unterhalb der Emitterzone auf. Zwischen der Emitterzone und der vergrabenen Schicht üegt ein Teil der B^sis- und Kollektorzone. Da die vergrabene Schicht nicht unterbrochen ist, wird der Kollektor-Satligungswidtrstand nicht erhöht, und es können wegen der durch die vergrabene Schicht bedingten Sperre zwischen dem Substrat und der Kollektor- und Basiszone unerwünschte PNP-Vorgänge nicht auftreten. Unterhalb des Zentralbereichs der Emitterzone, ist die Störstellendichte in der vergrabenen Schicht aber so gering, daß die Gefahr einer Fortsetzung von Kristalldefekten des Substrats in der auf diesem aufgewachsenen epitaktischen Halbleiterschicht auf ein nicht mehr störendes Maß herabgesetzt worden ist. Die erstrebten Vorteile werden also erreicht.
Anhand der schematischtn Darstellung eines Ausiführungsbeispiels wird die Erfindung nachfolgend näher erläutert. Es zeigt
F i g. 1 einen Querschnitt eines Teils eines integrierten ■Halbleiterbauelements;
Fig.2 eine Draufsicht auf eine Substratoberfläche mit der vergrabenen Schicht bzw. Taschenzone;
F i g. 3 einen Querschnitt entlang der Linie 3-3 von F i g. 2; und
Fig.4 »inen Querschnitt durch die vergrabene Schicht von Fig.2 und 3 mit aufgr.Frachter epitaktischer Haibieiterschicht
Das in F i g. 1 teilweise dargestellte, integrierte Halbleiterbauelement ist in der Zeichnung insgesamt mit 10 bezeichnet worden. Die Darstellung gemäß F i g. 1 zeigt zwar nur einen Transistor, es ist für den Fachmann aber selbstverständlich, daß das Bauelement 10 viele Transistoren sowie auch andere Komponenten, z. B. Widerstände und Kondensatoren, aufweisen kann.
Das Bauelement 10 stellt eine monolithische, integrierte Schaltung mit isolierten Grenzflächen dar. Es enthält ein Halbleitersubstrat 12 eines Leitungstyps, das im vorliegenden Beispiel P-leitend ist. Auf dem Substrat 12 befindet sich eine epitaktische Halbleiterschicht 14 des anderen Leitungstyps. Die Schicht 14 ist also im gezeichneten Beispiel N -leitend. Sie kann epitaktisch auf der Oberfläche eines geeignet vorbereiteten Substrats 12 aufgewachsen sein.
Die epitaktische Halbleiterschicht 12 enthält einen Bipolartransistor, der an die äußere, ebene Oberfläche 16 der Schicht 14 angrenzt Der Transistor besteht aus eine.· im vorliegenden Beispiel P-Ieitenden Basiszone 18, die in der Halbleiterschicht 14 an deren Oberfläche 16 angrenzt. In der Basiszone 18 ist eine Emitterzone 20 vorgesehen, die im Ausführungsbeispiel relativ noch N+ -leitend ist und, — obwohl dieses in der Zeichnung nicht näher dargestellt worden ist — eine bestimmte Fläche und Form in der Ebene der Oberfläche 16 einnimmt. Wenn das Bauelement 10 zum Betrieb bei relativ hoher Leistung vorgesehen ist, wird die Emitterzone 20 normalerweise verlängert, so daß ihr Umfang/Flächenverhältnis relativ groß ist. Diese Überlegungen sind grundsätzlich bekannt.
Da; Material der epitaktischen Halbleiterschicht 14 dient im Ausführungsbeispiel als Kollektorzone des Bipolartransistors, Zum ohmschen Kontaktieren des Materials der Schicht 14 ist ein diffundierter Kollektor-Kontaktbereich 22 vorgesehen. In der Schicht 14 befinden sich außerdem diffundierte P+-leitende Isolierbereiche 24, die sicii von der Oberfläche 16 aus bis zum Substrat 12 iiin erstrecken und dadurch den Transistor gegenüber anderen Komponenten des Bauelementes 10 isolieren.
Auf der Oberfläche 16 der epitaktischen Halbleiterschicht 14 ist ein konventioneller, passivierender und isolierender Überzug Λ, beispielsweise aus thermischen Siliziumdioxid, vorgesehen. Auf dem Überzug 26 befindet sich ein Emitteranschluß 28, von dem ein Teil 30
durch eine Öffnung 32 des Überzugs 26 hindurch bis zurti Kontakt mit der Emitterzone 20 reicht. Ein Basiskontakt 34 erstreckt sich durch eine öffnung 36 in dem Überzug 26, so daß eine Verbindung mit der Basiszone 18 herzustellen ist. Außerdem ist ein Kontakt 38 auf den isolierenden Überzug 26 aufgebracht, der sich mit einem Teil 40 durch eine öffnung 42 des Überzugs 26 erstreckt und damit den Kollektor-Kontaktbereich 22 kontaktiert.
Bei den meisten itegrierten Schaltungen der vorleigenden Art ist im Substrat gegenüber dem Gebiet der Emitterzone eine vergrabene, taschenartige Schicht des anderen Leitungstyps, im vorliegenden Falle also mit N-Leitung, vorgesehen, die unterhalb der Emitterzone 20 liegt. Mit Hilfe der eingeschlossenen, vergrabenen Schicht soll der Kollektor-Sättigungswiderstand des Transistors reduziert werden. Die vergrabene Schicht wirkt dabei wie ein niedriger, parallel zum Kollektormat «»rial ΐΓί>θΓ>Ιι ο 11 i
konzentration; dieser verringert somit den GesamtwiueiSiäiiddes Kuüektuis.
Auch im Bauelement 10 befindet sich eine vergrabene N+ -leitende Schicht 44. Ihre besondere Ausbildung stellt den erfindungsgemäßen Unterschied gegenüber dem Stand der Technik dar.
Bei dem erfindungsgemäßen Aufbau ist die Störstellendichte in einem nicht unbeträchtlichen Zentralbereich 48 der Emitterzone 20 direkt gegenüberliegenden Mittelteil 46 der vergrabenen Schicht 44 geringer als die Störstellendichte in dem dem äußeren Randbereich der Emitterzone 20 gegenüberliegenden bzw. unterhalb der Peripherie der Emitterzone 20 liegenden Teil der vergrabenen Schicht 44. Es gibt also einen Mittelteil 46 der vergrabenen Schicht 44, der weniger stark dotiert ist, als der Rest dieser Schicht 44. Der weniger stark dotierte Mittelteil 46 liegt vollkommen innerhalb einer durch zwei gestrichelte Linien 48 von F i g. 1 begrenzten Zone, die nach oben projiziert, die Emitterzone 20 schneiden und zwischen sich ein Zentralgebiet der Emitterzone 20 einschließen. Rechts und links von dem durch die gestrichelten Linien 48 in Fig. 1 definierten bzw. begrenzten Gebiet ist der Aufbau identisch zu den bekannten Anordnungen. Zwischen den gestrichelten Linien 48, wo die Dotierstoffkonzentration in der vergrabenen Schicht 44 geringer ist, gibt es weniger Versetzungen, die sich während der Wachses der epitaktischen Halbleiterschicht 14 in dieser ausbreiten könnten; die Ausbeute wird dadurch verbessert.
Das Herstellungsverfahren wird unter Bezugnahme auf die Fig. 2 bis 4 beschrieben. Dabei werden nur die für das Verfahren wesentlichen Schritte und Merkmale erläutert; konventionelle Maßnahmen, wie zum Beispiel das Reinigen und Polieren, werden nicht besonders erwähnt
Im vorliegender. Beispiel wird von einem P-leitenden, polierten Substrat 12 mit einem spezifischen Widerstand zwischen ungefähr 5 und ungefähr lOOhm-cm ausgegangen. Mittels konventioneller Maskentechnik und fotolithografischer Verfahren wird in ein Substrat 12 ein Bereich 44s relativ hoher N-Leitung hergestellt Der Bereich 44s ist in den Fig.2 und 3 durch die Bezeichnung N+ + gekennzeichnet
Die (später) vergrabene Schicht 44 kann durch Niederschlagen von Dotierstoffen und nachfolgendes Eindiffundieren hergestellt werden. Zum Niederschlagen wird das maskierte Substrat 12 in einen Zwei-Zonen-Ofen gesetzt und dort auf eine Temperatur von ungefähr 1200° C erhitzt In einer kälteren Zone des Ofens wird eine Donator-Quelle, z. B. eine Antimonquelle mit Antimontrioxid (SbjOj), auf eine Temperatur von ungefähr 6000C erwärmt. Das Niederschlagen erfolgt vorzugsweise für eine Zeitdauer von ungefähr zwei Stunden, um den Bereich 44s herzustellen, der somit eine Antimon-Diffusionsquelle an der Oberfläche des Substrats 12 darstellt.
Die Form des zur Diffusion der vergrabenen Schicht 44 vorgesehenen Quellenbereichs 44s ist für den Fall
to eines länglichen Emitters in Fig.2 dargestellt. Der Qttcllcnbereich 44s enthält einen länglichen, schlitzförmigen, nicht diffundierten Teilbereich 50, der unter einem nicht unerheblichen Teil des Bereichs liegt, über dem der Emitter schließlich angeordnet wird. Bei einem
i"> Ausführungsbeispiel des Verfahrens war für den Emitter eine Breite von 0,025 mm vorgesehen. Der schlitzförmige Teilbereich 50 war so gestaltet, daß er eine Anfangsbreite von ungefähr 60% der Breite des
W herausgestellt, daß der Mittelteil 46 der vergrabenen Schicht 44 nicht unter dem gesamten Emitter liegen muß, jedoch unter mindestens ungefähr 60% der Emitterzone 20 liegen sollte, um die erwünschte Wirkung zu haben.
<"> Die Gestalt der vergrabenen Schicht 44 wird hier dadurch erreicht, daß der Quellenbereich 44s vor und während des Aufwachsens bzw. Züchtens der epitaktischen ScK-ht 14 eingelagert bzw. eingetrieben oder eindiffundiert wird. Vor dem Herstellen der Schicht 14
)» wird das Substrat vorzugsweise auf eine Temperatur von ungefähr 12000C in oxidierender Atmosphäre für eine Zeitdauer von ungefähr 2 bis 5 Stunden erhitzt. Dies führt zur Diffusion von Donatoren aus dem Quellenbereich 44s in das Substrat 12, einschließlich eines nicht unerheblichen Betrags an Seitendifussion. Bei einem Beispiel wurde das Eindiffundieren während vier Stunden durchgeführt, was zu einem spezifischen Flächenwiderstand von ungefähr 12 bis ungefähr 14 Ohm/Quadrat und einer Grenzschichttiefe von
*" ungefähr 0,8 bis ungefähr 10 Mikromete führte.
Als nächster Verfahrensschritt wird die epitaklische Halbleiterschicht 14 gezüchtet bzw. aufgewachsen, was in herkömmlicher Art, z. B. durch thermisches Zersetzen von Siliziumtetrachlorid (SiCU) geschehen kann. Das Ergebnis dieses Verfahrensschritts ist in F i g. 4 dargestellt. F i g. 4 zeigt auch, daß die vergrabene Schicht 44 sich etwas in die epitaktische Schicht 14 erstreckt. Dies resultiert aus einer Diffusion von Dotierstoffen in die Schicht 14 während deren Herstellung. Die Diffusionsbedingungen werden jedoch so gewählt, daß die Seitendiffusion in den schlitzförmigen Teilbereich JO nicht stark genug ist, um letzteren völlig zu schließen. Dies geschieht, um zu ermöglichen, daß der schlitzförmige Teilbereich 50 durch Seitendiffusion während weiterer Behandlung geschlossen wird, z. B. während der Diffusion der Isolierbereiche 24 sowie der anderen Bereiche des Bauelementes 10. Die Dotierstoffe werden durch die Seitendiffusion so verteilt, daß ihre Dichte im Mittelteil 46 der vergrabenen Schicht 44 als eine Funktion des Abstandes parallel zur Oberfläche 16 des Bauelementes 10 von der äußeren Umfangsfläche der Emitterzone 20 zu seinem Zentrum hin abnimmt
Von diesem Herstellungsstadium an läuft das Verfahren vollkommen herkömmlich ab. Als nächstes werden die Isclier-Bereiche 24 eindiffundiert, wonach eine sogenannte B- und R-Diffusion durchgeführt wird, um die Basiszone 18 und ferner irgendwelche im Bauelement 10 erforderlichen Widerstände zu bilden.
Schließlich wird eine Diffusion ausgeführt, um die Emitterzone 20 und den Kollektor-Kontaktbereich 22 sowie anderen ähnliche Bereiche herzustellen. Endliche werden herkömmliche Behandlungen vorgenommen, um den Oxidüberzug 26 und die die Kontakte 28,34 und 38 ergebende Metallisierung zu erreichen. Während der letzteren Behandlungsschritte erfolgt eine weitere Diffusen der Dotierstoffe in der vergrabenen Schicht 44. Letztere nimmt schließlich die in Fi g. 1 dargestellte Konfiguration ein.
Gemäß dem Ausführungsbeispiel wird d'e vergrabe ne Schicht 44 durch Diffusionsbehandlungen unter Einbeziehung der Seitendiffusion als hauptsächliches Mittel zum Erreichen der gewünscht niedrigen Dotierstoffkonzentration im Mittelteil 46 beschrieben. Grundsätzlich liegen jedoch auch andere Maßnahmen im Rahmen der Erfindung; wesentlich ist lediglich, daß diese Maßnahmen zum Herstellen eines Bereichs führen in Hem Hip Dirhle an Dnlierstnffen in dpr vergrabenen Schicht in dem dem Zentralbereich der Emitterzone am nächsten liegenden Gebiet geringer ist als im übrigen Bereich. So kann beispielsweise eine Zone niedriger Dotierstoffkonzentration im Substrat 12 anstand durch Seitendiffusion auch durch herkömmliche Ionenimplantation erreicht werden.
Der sich ergebende Aufbau stellt eine integrierte Schaltung das, die mit erheblich besserer Ausbeute herzustellen ist, als dies bisher möglich war. Das Hauptproblem hoher Leckströme bei bisher bekannten Bauelementen ist auf lokalisierte Durchschläge zwischen den Emitter-Basis- und Basis-Kollektor-Übergän gen zurückgeführt worden. Dieses Durchschlagen wird in der Tat durch Versetzungen hervorgerufen, die sich als Folge hoher Dotierung der vergrabenen N+ -leitenden Schicht der bekannten Bauteile ergibt. Das Reduzieren der Dotierstoff-Konzentration im Mittelteil 46 der vergrabenen Schicht 44 hat zu einer erheblichen Abnahme dieser Versetzungen geführt. Die Tatsache, daß beim erfindungsgemä'ßen Bauelement die vergrabene N+ -leitende Srhichl 44 jedoch unter der gesamten F.mitterzone 20 vorhanden ist, bedeutet, daß nennenswerte parasitäre PNP-Tätigkeit nicht eintritt.
Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Integriertes Halbleiterbauelement mit einem Bipolartransistor, bestehend aus einem monokristallinen Halbleitersubstrat eines ersten Leitungstyps, einer auf einer planaren Oberfläche dieses Substrats aufgebrachten epitaktischen Halbleiterschicht eines zweiten, zum ersten entgegengesetzten Leitungstyps, einer in die Halbleiterschicht eingebrachten, die Basiszone des Bipolartransistors bildenden Zone des ersten Leitungstyps, einer in einem bestimmten Bereich der Basiszone ausgebildeten, an die äußere Oberfläche der epitaktischen Halbleiterschicht grenzenden Emitterzone vorgegebener Form des zweiten Leitungstyps und einer an der Grenzfläche zwischen dem Substrat und der epitaktischen Halbleiterschicht ausgebildeten, im Abstand von der Basiszone und unterhalb der Emitterzone angeordneten, vergrabenen, hochdotierten Schicht des zweiten Leitungstyps, dadurch g e k e η π zti c h η e t, daß die Störstellendichte in dem dem Zehtralbereich (48) der Emitterzone (20) gegenüberliegenden Mittelteil (46) der vergrabenen Schicht (44) geringer ist als die Störstellendichte in dem dem äußeren Randbereich der Emitterzone (20) gegen überiiegenden Teil der vergrabenen Schicht (44), aber doch so hoch ist, daß der Leitungstyp des Halbleitersubstrats (12) in diesem, von dem Mittelteil (46) der vergrabenen Schicht (44) eingenommenen Bereich in den zweiten Leitungstyp umgewandelt ist
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitungstyp die P-Leitung ist.
3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, uaß das Halbleitersubstrat (12) aus Silizium besteht.
4. Verfahren zum Herstellen eines Halbleiterbauelementes gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei der Dotierung des eine relativ hohe Leitfähigkeit aufweisenden Teils der vergrabenen Schicht (44) deren nach der Fertigstellung des Bipolartransistors dem Zentralbereich (48) der Emitterzone (20) gegenüberliegende Teilbereich (50) ausgespart wird und daß vorher oder nachher in diesem Teilbereich (50) durch Einführen von den gleichen Leitungstyp wie den des übrigen Teils der vergrabenen Schicht (44) hervorrufenden Dotiermitteln ein Bereich des zweiten Leitungstyps relativ schwacher Leitfähigkeit erzeugt wird.
5. Verfahren zum Herstellen eines Halbleiterbauelementes gemäß Anspruch 4, dadurch gekennzeichnet, daß an einer Oberfläche des Halbleitersubstrats (12) vom ersten Leitungstyp ein Bereich (44) des zweiten Leitungstyps gebildet wird, wobei ein an der Oberfläche des Substrats (12) innerhalb dieses Bereichs (44) liegender Teilbereich (50) zunächst von der Dotierung ausgespart wird, daß dann auf der Oberfläche des Substrats (12) die epitaktische Halblei'.erschicht (14) vom zweiten Leitungstyp erzeugt wird und daß danach innerhalb der epitaktischen Schicht (14) die Basiszone (18) und die Emitterzone (20) des Bipolartransistors eindiffundiert werden, wobei das Substrat (12) bei der Bildung dieser Transistorzonen (18,20) so lange auf eine für die Diffusion der eingebrachten Dotiermittel ausreichend hohe Temperatur erhitzt wird, bis im wesentlichen der gesamte ursprünglich bei der Dotierung der vergrabenen Schicht (44) ausgesparte Teilbereich (50) an der Oberfläche des Substrats in einen Bereich (46) des zweiten Leitungstyps umgewandelt ist.
DE2527076A 1974-06-21 1975-06-18 Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung Withdrawn DE2527076B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US481747A US3916431A (en) 1974-06-21 1974-06-21 Bipolar integrated circuit transistor with lightly doped subcollector core

Publications (2)

Publication Number Publication Date
DE2527076A1 DE2527076A1 (de) 1976-01-08
DE2527076B2 true DE2527076B2 (de) 1979-08-30

Family

ID=23913224

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2527076A Withdrawn DE2527076B2 (de) 1974-06-21 1975-06-18 Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung

Country Status (10)

Country Link
US (1) US3916431A (de)
JP (1) JPS5113585A (de)
BE (1) BE830336A (de)
CA (1) CA1018676A (de)
DE (1) DE2527076B2 (de)
FR (1) FR2275883A1 (de)
GB (1) GB1476555A (de)
IT (1) IT1038765B (de)
NL (1) NL7507394A (de)
SE (1) SE406990B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5128777A (en) * 1974-09-04 1976-03-11 Hitachi Ltd Kisei pnpn sairisutanohatsuseioboshishita shusekikairosochi no seizohoho
US3976512A (en) * 1975-09-22 1976-08-24 Signetics Corporation Method for reducing the defect density of an integrated circuit utilizing ion implantation
US4079408A (en) * 1975-12-31 1978-03-14 International Business Machines Corporation Semiconductor structure with annular collector/subcollector region
US4388634A (en) * 1980-12-04 1983-06-14 Rca Corporation Transistor with improved second breakdown capability
US4571275A (en) * 1983-12-19 1986-02-18 International Business Machines Corporation Method for minimizing autodoping during epitaxial deposition utilizing a graded pattern subcollector
US5311054A (en) * 1991-03-25 1994-05-10 Harris Corporation Graded collector for inductive loads
JP2006186225A (ja) * 2004-12-28 2006-07-13 Nec Electronics Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3482111A (en) * 1966-03-04 1969-12-02 Ncr Co High speed logical circuit
US3510736A (en) * 1967-11-17 1970-05-05 Rca Corp Integrated circuit planar transistor
NL161923C (nl) * 1969-04-18 1980-03-17 Philips Nv Halfgeleiderinrichting.
US3590345A (en) * 1969-06-25 1971-06-29 Westinghouse Electric Corp Double wall pn junction isolation for monolithic integrated circuit components

Also Published As

Publication number Publication date
AU8215675A (en) 1976-12-23
DE2527076A1 (de) 1976-01-08
SE7506734L (sv) 1975-12-22
NL7507394A (nl) 1975-12-23
CA1018676A (en) 1977-10-04
SE406990B (sv) 1979-03-05
BE830336A (fr) 1975-10-16
US3916431A (en) 1975-10-28
GB1476555A (en) 1977-06-16
FR2275883A1 (fr) 1976-01-16
IT1038765B (it) 1979-11-30
JPS5113585A (de) 1976-02-03

Similar Documents

Publication Publication Date Title
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE69315239T2 (de) VDMOS-Transistor mit verbesserter Durchbruchsspannungscharakteristik
DE3823270C2 (de) Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung
EP0032550B1 (de) Verfahren zur Herstellung einer bipolaren, vertikalen PNP-Transistorstruktur
DE1944793C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
EP0007923A1 (de) Verfahren zur Herstellung eines doppeltdiffundierten, lateralen Transistors und eines mit diesem integrierten komplementären vertikalen Transistors
DE3545040A1 (de) Verfahren zur herstellung einer vergrabenen schicht und einer kollektorzone in einer monolithischen halbleitervorrichtung
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE69231484T2 (de) Verfahren zur Herstellung von Isolationszonen des LOCOS-Typs für integrierte Schaltungen vom MOS-Typ
DE2109352C2 (de) Verfahren zum Herstellen eines lateralen bipolaren Halbleiter-Bauelements
DE69122598T2 (de) Integrierte Struktur eines bipolaren Leistungstransistors und eines Wiederspannungsbipolartransistors in Emittorschaltungs- oder Halbbrückenanordnung und dies bezügliche Herstellungsverfahren
DE1903870A1 (de) Verfahren zum Herstellen monolithischer Halbleiteranordnungen
DE3022122C2 (de)
DE2904480A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrem herstellen
DE2364752A1 (de) Halbleitervorrichtung
DE69131390T2 (de) Verfahren zur Herstellung einer vergrabenen Drain- oder Kollektorzone für monolythische Halbleiteranordnungen
DE2256447A1 (de) Integrierte halbleiteranordnung und verfahren zur herstellung
DE2527076B2 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE68925092T2 (de) MOS-Feldeffekttransistor
DE3851815T2 (de) Feldeffekttransistor und dessen Herstellungsmethode.
DE2205991B2 (de) Verfahren zur bildung eines fuer lawinendurchbruch vorgesehenen uebergangs in einem halbleiter-bauelement
DE2247911C2 (de) Monolithisch integrierte Schaltungsanordnung
DE2507038C3 (de) Inverser Planartransistor und Verfahren zu seiner Herstellung
DE2600375C3 (de) Halbleiteranordnung mit mindestens zwei komplementären Transistoren und Verfahren zu ihrer Herstellung
DE2219696A1 (de) Verfahren zur Isolationsbereichsbildung

Legal Events

Date Code Title Description
BHN Withdrawal