DE4443933C2 - Halbleitereinrichtung mit einer IIL-Schaltung und Verfahren zum Herstellen derselben - Google Patents

Halbleitereinrichtung mit einer IIL-Schaltung und Verfahren zum Herstellen derselben

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Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung mit einer IIL-Schaltung (Schaltung mit integrierter Injekti­ onslogik) und ein Verfahren zum Herstellen derselben.
Eine IIL-Schaltung ist gewöhnlich als Sättigungstyp-Logik­ schaltung bekannt. Die IIL-Schaltung ermöglicht einen einfa­ chen Schaltungsaufbau, einen kleinen Stromverbrauch und eine große Dichte.
Die IIL-Schaltung wird nun unter Bezugnahme auf Fig. 20 kurz beschrieben werden. Fig. 20 ist ein Äquivalenzschaltbild, das ein Beispiel der IIL-Schaltung zeigt.
Unter Bezugnahme auf Fig. 20 wird die IIL-Schaltung aus einem als Stromquelle dienenden lateralen pnp-Transistor Q1 und ei­ nem vertikalen npn-Transistor Q2 zum Betrieb als Inverter ge­ bildet. Das Basisgebiet des pnp-Transistors Q1 dient als Emit­ tergebiet des npn-Transistors Q2. Das Kollektorgebiet des pnp- Transistors Q1 dient auch als Basisgebiet des npn-Transistors Q2. Bei der IIL-Schaltung können mehrere Kollektorgebiete im npn-Transistor Q2 gebildet sein.
Der Betrieb der in Fig. 20 gezeigten IIL-Schaltung wird nun beschrieben werden. Zunächst werden Minoritätsträger aus dem Emittergebiet in das Basisgebiet des pnp-Transistors Q1 inji­ ziert. Ein großer Teil der Minoritätsträger fließt in ein Ge­ biet, das sowohl als Kollektorgebiet des pnp-Transistors Q1 als auch als Basisgebiet des npn-Transistors Q2 dient. Der pnp-Transistor Q1 funktioniert als Transistor, dessen Basisge­ biet geerdet ist.
Wenn andererseits ein mit dem Basisgebiet des npn-Transistors Q2 verbundener Eingangsanschluß EIN auf einem relativ hohen Potential oder in einem Schwebezustand ist, dann wird der dem Anschluß entsprechende npn-Transistor Q2 an seiner Basis mit den Minoritätsträgern aus dem pnp-Transistor Q1 versorgt, so daß er gesättigt wird. Im Ergebnis erscheint das Erdpotential an einem Ausgangsanschluß AUS. Wenn der Eingangsanschluß EIN auf dem Erdpotential (0 V) ist, dann fließen die Minoritäts­ träger aus dem Eingangsanschluß EIN heraus. Im Ergebnis wird der npn-Transistor Q2 ausgeschaltet.
Nun wird eine Beschreibung einer Querschnittsstruktur einer Halbleitereinrichtung mit einer derartigen vorstehend be­ schriebenen IIL-Schaltung zur Erläuterung des Hintergrundes der Erfindung und der Problematik erfolgen. Fig. 21 ist eine Teilquerschnittsansicht, welche ein Beispiel einer Halblei­ tereinrichtung mit einer herkömmlichen IIL-Schaltung zeigt, wie sie zum Prioritätsdatum der vorliegenden Anmeldung (21. Februar 1994) offenkundig benutzt wurde. Bei der Halblei­ tereinrichtung mit einer herkömmlichen IIL-Schaltung der Fig. 21 ist zum Isolieren benachbarter Basisgebiete 107 ein Feld­ oxidfilm 106 gebildet.
Unter Bezugnahme auf Fig. 21 sind epitaktische Schichten vom n-Typ 104, 104a auf der Hauptoberfläche eines p-Typ-Halblei­ tersubstrats 101 gebildet. Eine vergrabene Schicht vom n-Typ 103 ist in der epitaktischen Schicht vom n-Typ 104a und auf der Hauptoberfläche des p-Typ-Halbleitersubstrats 101 gebil­ det. Eine vergrabene Isolationsschicht vom p-Typ 102 ist so gebildet, daß sie die vergrabene Schicht vom n-Typ 103 umgibt. Ein p-Typ-Isolationsgebiet 105 ist auf dem vergrabenen Isola­ tionsgebiet vom p-Typ 102 gebildet.
Ein Feldoxidfilm 106 ist auf der Oberfläche der epitaktischen Schichten vom n-Typ 104, 104a selektiv gebildet. Ein p-Typ- Basisgebiet 107 ist an einer vorbestimmten Stelle zwischen den Feldoxidfilmen 106 gebildet. Ein n-Typ-Kollektorgebiet 108 ist auf der Oberfläche des p-Typ-Basisgebiets 107 gebildet.
Bei der in Fig. 21 gezeigten Struktur wird die Konzentration der epitaktischen Schicht 104a in der Nähe des Basisgebiets 107 unterdrückt, da die Basisgebiete 107 nur durch den Feld­ oxidfilm voneinander isoliert sind. Die Sperrschichtfläche des Basisgebiets 107 und der epitaktischen Schicht 104a ist auch klein. Im Ergebnis kann die Sperrschichtkapazität zwischen dem Basisgebiet 107 und der epitaktischen Schicht 104a unterdrückt werden, was eine Halbleitereinrichtung mit einer IIL-Schaltung ergibt, welche eine verbesserte Betriebsgeschwindigkeit auf­ weist. Außerdem kann aufgrund des Feldoxidfilms 106 auch der parasitäre pnp-Betrieb zwischen den Basisgebieten 107 unter­ drückt werden.
Aufgrund des Vorstehenden ist die in Fig. 21 gezeigte Struk­ tur, bei welcher die Basisgebiete 107 durch den Feldoxidfilm 106 voneinander isoliert sind, vom Standpunkt der Leistungsfä­ higkeit zu bevorzugen.
Hinsichtlich des Vorstehenden wird nun eine Beschreibung eines Verfahrens zum Herstellen der in Fig. 21 gezeigten Halblei­ tereinrichtung mit einer IIL-Schaltung unter Bezugnahme auf die Fig. 22 bis 26 erfolgen. Die Fig. 22 bis 26 sind Querschnittsansichten, welche einen ersten bis fünften Schritt des Herstellungsprozesses der in Fig. 21 gezeigten Halblei­ tereinrichtung mit einer IIL-Schaltung darstellen.
Unter Bezugnahme auf Fig. 22 wird ein n-Typ-Störstellengebiet 103 durch Einführen von n-Typ-Störstellen in ein vorbestimmtes Gebiet auf der Hauptoberfkläche eines p-Typ-Halbleitersub­ strats 101 gebildet. Dann wird ein p-Typ-Störstellengebiet 102 durch Einführen von p-Typ-Störstellen in ein vorbestimmtes Ge­ biet auf der Hauptoberfläche des p-Typ-Halbleitersubstrats 101 gebildet.
Unter Bezugnahme auf Fig. 23 werden epitaktische Schichten vom n-Typ 104, 104a auf der Hauptoberfläche des p-Typ-Halb­ leitersubstrats 101 mit einem epitaktischen Wachstumsverfahren gebildet. Dann werden eine vergrabene Schicht vom n-Typ 103 und ein vergrabenes Isolationsgebiet vom p-Typ 102 entspre­ chend gebildet. Ein p-Typ-Isolationsgebiet 105 wird in den epitaktischen Schichten vom n-Typ 104, 104a unter Verwendung eines Ionenimplantationsverfahrens oder eines Diffusionsver­ fahrens so gebildet, daß es sich auf dem vergrabenen Isolati­ onsgebiet vom p-Typ 102 befindet.
Unter Bezugnahme auf Fig. 24 werden ein Siliziumoxidfilm 111 und ein Siliziumnitridfilm 112 auf der ganzen Oberfläche der epitaktischen Schichten vom n-Typ 104, 104a unter Verwendung eines CVD-Verfahrens (Verfahren zur chemischen Dampfabschei­ dung) oder dergleichen aufeinanderfolgend abgeschieden. Ein in eine vorbestimmte Form strukturiertes Resistmuster 113 wird auf dem Siliziumnitridfilm 112 abgeschieden. Mit dem als Maske verwendeten Resistmuster 113 wird der Siliziumnitridfilm 112 strukturiert. Dann wird das Resistmuster 113 entfernt.
Unter Bezugnahme auf Fig. 25 wird mit der vorstehend be­ schriebenen Stapelstruktur des Siliziumoxidfilms 111 und des als Maske verwendeten Siliziumnitridfilms 112 ein Feldoxidfilm 106 auf der Oberfläche der epitaktischen Schichten vom n-Typ 104, 104a mit einem LOCOS-Verfahren (Verfahren zur lokalen Oxydation von Silizium) gebildet. Die Dicke des Feldoxidfilms 106 ist etwa 1,5 µm.
Unter Bezugnahme auf Fig. 26 werden mit dem vorstehend be­ schriebenen als Maske verwendeten Feldoxidfilm 106 p-Typ- Störstellen wie Bor (B) in die Oberfläche der epitaktischen Schichten vom n-Typ 104, 104a implantiert. Im Ergebnis wird ein p-Typ-Basisgebiet 107 gebildet.
Durch selektives Einführen von n-Typ-Störstellen wie Arsen (As) in die Oberfläche des Basisgebiets 107 wird ein n-Typ- Kollektorgebiet 108 auf der Oberfläche des Basisgebiets 107 gebildet. Die in Fig. 21 gezeigte Halbleitereinrichtung mit einer IIL-Schaltung ist somit gebildet.
Bei der in Fig. 21 dargestellten Halbleitereinrichtung mit einer IIL-Schaltung trat jedoch ein derartiges Problem auf, wie es nachstehend beschrieben wird. Unter erneuter Bezugnahme auf Fig. 21 ist die Isolationsbreite W1 zwischen den Basisge­ bieten 107 durch den parasitären pnp-Betrieb (parasitären Bi­ polarbetrieb) zwischen den benachbarten Basisgebieten 107 be­ stimmt, wenn die Basisgebiete 107 durch den Feldoxidfilm 106 voneinander isoliert sind. Insbesondere ist die Breite W1 zwi­ schen den Basisgebieten 107 so bestimmt, daß der parasitäre pnp-Betrieb nicht auftreten wird. Im Ergebnis wird es schwie­ rig, die Breite W1 zwischen den Basisgebieten 107 zu verklei­ nern, was eine Verkleinerung der Größe der Halbleitereinrich­ tung mit einer IIL-Schaltung behindert.
Aus dem US-Patent 4 338 139 ist eine Halbleitereinrichtung mit einer IIL-Schaltung nach dem Oberbegriff des Patentanspruches 1 bekannt, die ein Halbleitersubstrat von einem ersten Leitfä­ higkeitstyp mit einer Hauptoberfläche aufweist. Auf der Hauptoberfläche ist eine Emitterschicht gebildet, welche Stör­ stellen von einem zweiten Leitfähigkeitstyp mit einer ersten Konzentration enthält. Es ist jedoch nur ein Basisgebiet von dem ersten Leitfähigkeitstyp in der Hauptoberfläche der Emit­ terschicht gezeigt. Eine Elementisolationsschicht ist in der Emitterschicht an der Seite des Basisgebietes gebildet. Ein erstes Störstellengebiet ist in der Emitterschicht direkt un­ ter der Elementisolationsschicht und an eine untere Oberfläche der Elementisolationsschicht angrenzend gebildet, wobei das erste Störstellengebiet Störstellen vom zweiten Leitfähig­ keitstyp mit einer im Vergleich zur ersten Konzentration nied­ rigeren zweiten Konzentration enthält. In dem Basisgebiet ist ein Kollektorgebiet vom zweiten Leitfähigkeitstyp gebildet.
Aus dem US-Patent 4 377 903 ist eine Halbleitereinrichtung mit einer IIL-Schaltung bekannt, bei der in dem Basisgebiet ein Paar von Kollektorgebieten vorgesehen ist.
Aus IEEE Journal of Solid-State Circuits, Bd. SC-16, Nr. 5, 1981, Seiten 429-434, ist eine Halbleitereinrichtung mit einer IIL-Schaltung bekannt, bei der in der Basisschicht eine Kol­ lektorschicht gebildet ist und eine zugehörige Speicherzelle durch eine Elementisolationsschicht aus Siliziumdioxid einge­ schlossen ist.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung mit einem Paar von Basisgebieten mit einer IIL- Schaltung vorzusehen, bei welcher ein parasitärer Bipolarbe­ trieb unterdrückt werden kann, und ein Verfahren zum Herstel­ len der Halbleitereinrichtung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit einer IIL-Schaltung, die die Merkmale des Patentanspruchs 1 aufweist.
Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Gemäß der vorstehenden Halbleitereinrichtung ist das Störstel­ lengebiet direkt unter der Elementisolations-Isolierschicht gebildet. Die Konzentration der in dem Störstellengebiet ent­ haltenen Störstellen vom zweiten Leitfähigkeitstyp ist größer als die Konzentration der in der Halbleiterschicht enthaltenen Störstellen vom zweiten Leitfähigkeitstyp. Selbst in dem Fall, daß die Breite zwischen den Basisgebieten verkleinert wird, ist es möglich, den parasitären Bipolarbetrieb zwischen dem Paar von Basisgebieten wirksam zu unterdrücken. Es ist mög­ lich, die Isolationsbreite zwischen den Basisgebieten, das heißt die Breite det Elementisolations-Isolierschicht, zu ver­ kleinern. Im Ergebnis ist es möglich, die Größe der Einrich­ tung im Vergleich zum herkömmlichen Beispiel zu verkleinern.
In dem Fall, daß das Störstellengebiet direkt unter der Ele­ mentisolations-Isolierschicht gebildet ist, wie vorstehend be­ schrieben, ist die Zunahme der Sperrschichtkapazität zwischen dem Basisgebiet und der Halbleiterschicht ein Problem. Da je­ doch das vorstehend beschriebene Störstellengebiet unter der Elementisolations-Isolierschicht gebildet ist, ist das Stör­ stellengebieet an einer Stelle in der Halbleiterschicht zu bilden, welche tiefer als diejenige des Basisgebiets liegt. Im Ergebnis wird die Konzentration der Halbleiterschicht in der Nähe des Basisgebiets nicht groß, abgesehen von nur einem Teil desjenigen Gebiets, in dem das Störstellengebiet an das Basis­ gebiet grenzt. Es ist möglich, die Sperrschichtkapazität im Vergleich zu dem in Fig. 21 gezeigten herkömmlichen Beispiel wesentlich zu unterdrücken. Vom Standpunkt der Leistungsfähig­ keit wird die Sperrschichtkapazität nicht problematisch sein.
Wie vorstehend beschrieben, ist es gemäß der Halbleiterein­ richtung mit einer IIL-Schaltung der vorliegenden Erfindung durch Bilden eines Störstellengebiets direkt unter einer Ele­ mentisolations-Isolierschicht möglich, den parasitären Bipo­ larbetrieb zwischen den Basisgebieten wirksam zu unterdrücken. Im Ergebnis ist es möglich, den Abstand zwischen den Basisge­ bieten im Vergleich zu dem in Fig. 21 dargestellten herkömm­ lichen Fall zu verkleinern. Da außerdem das Störstellengebiet unter der Elementisolations-Isolierschicht gebildet ist, wird die Sperrschichtkapazität zwischen dem Basisgebiet und der Halbleiterschicht nicht wesentlich zunehmen. Im Ergebnis ist es möglich, eine Halbleitereinrichtung mit einer IIL-Schaltung zu erhalten, deren Größe verkleinert ist und welche eine große Zuverlässigkeit aufweist, ohne die Leistungsfähigkeit zu ver­ ringern.
Gemäß dem Verfahren zum Herstellen einer Halbleitereinrichtung mit einer IIL-Schaltung der vorliegenden Erfindung ist es mög­ lich, ein Störstellengebiet mit einem Konzentrationsmaximum der Störstellen in der Nähe der unteren Oberfläche der Ele­ mentisolations-Isolierschicht gleichzeitig mit der Bildung der Elementisolations-Isolierschicht zu bilden. Im Ergebnis ist es möglich, eine Halbleitereinrichtung mit einer IIL-Schaltung zu erhalten, bei welcher der parasitäre Bipolartransistor wirksam unterdrückt wird, ohne die Herstellungskosten wesentlich zu vergrößern. Wenn die Elementisolations-Isolierschicht und das Störstellengebiet unter Verwendung von Maskenschichten mit demselben Muster gebildet werden, dann ist es nicht notwendig, eine neue Maskenschicht zum Bilden des Störstellengebiets zu bilden. Im Ergebnis ist es möglich, die Zunahme der Herstel­ lungskosten beim Bilden des Störstellengebiets zu unterdrüc­ ken.
Gemäß dem Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 9 wird die Halbleiterschicht einer Wärmebehand­ lung unterzogen, wobei im voraus Störstellen vom zweiten Leit­ fähigkeitstyp in ein vorbestimmtes Gebiet auf deren Oberfläche eingeführt werden. Im Ergebnis ist es möglich, die Elementiso­ lations-Isolierschicht und das Störstellengebiet vom zweiten Leitfähigkeitstyp unter der Elementisolations-Isolierschicht zu bilden.
An der Grenzfläche zwischen der Elementisolations-Isolier­ schicht und der Halbleiterschicht wird in der Halbleiter­ schicht ein Konzentrationsmaximum der im vorstehend beschrie­ benen Störstellengebiet enthaltenen Störstellen vom zweiten Leitfähigkeitstyp gebildet, welches sich aufgrund des herkömm­ lich bekannten Ausscheidungseffekts der Störstellen in der Nä­ he der unteren Oberfläche der Elementisolations-Isolierschicht befindet. Im Ergebnis ist es möglich, den parasitären Bipolar­ betrieb zwischen den Basisgebieten wirksam zu unterdrücken. Mit anderen Worten, eine Halbleitereinrichtung mit einer IIL- Schaltung kann erhalten werden, bei welcher der parasitäre Bi­ polarbetrieb zwischen den Basisgebieten wirksam unterdrückt wird.
Die Musterform der Maskenschicht zur Störstellenimplantation zum Bilden eines Störstellengebiets kann dieselbe wie die Mu­ sterform der Maskenschicht zum Bilden einer Elementisolations- Isolierschicht sein. Im Ergebnis ist es nicht notwendig, bei der Bildung eines neuen Störstellengebiets eine neue Masken­ schicht zu bilden.
Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung sind die Herstellungskosten im Vergleich zu dem Fall des vor­ stehend beschriebenen Verfahrens vergrößert, da die erste und die zweite Maskenschicht gebildet werden. Durch Implantieren von Störstellen vom zweiten Leitfähigkeitstyp zum Bilden des Störstellengebiets ist es jedoch möglich, die Störstellen vom zweiten Leitfähigkeitstyp auch in ein sich von dem Störstel­ lenbildungsgebiet unterscheidendes Gebiet einzuführen. Es ist möglich, die Störstellen vom zweiten Leitfähigkeitstyp gleich­ zeitig unter ein Gebiet einzuführen, in welchem eine Emittere­ lektrode auf der als Emittergebiet dienenden Oberfläche der Halbleiterschicht gebildet wird. Im Ergebnis ist es möglich, den elektrischen Widerstand in dem Gebiet zu verkleinern, wo­ bei es möglich gemacht wird, eine Halbleitereinrichtung mit einer IIL-Schaltung mit großer Leistungsfähigkeit zu errei­ chen.
Falls die Öffnungsbreite des Musters der ersten Maskenschicht kleiner als diejenige der zweiten Maskenschicht ist, wenn die Elementisolations-Isolierschicht und das Störstellengebiet ge­ bildet werden, dann ist es möglich, das Störstellengebiet in einem vorbestimmten Abstand von dem Basisgebiet zu bilden. Im Vergleich zu dem Fall, daß ein Endabschnitt des Basisgebiets und ein Endabschnitt des Störstellengebiets miteinander in Kontakt sind, ist es möglich, die Konzentration der in der Halbleiterschicht enthaltenen Störstellen vom zweiten Leitfä­ higkeitstyp an der Stelle zwischen dem Basisgebiet und dem Störstellengebiet zu verkleinern. Im Ergebnis ist es möglich, die Durchbruchspannung des Sperrschichtabschnitts des Basisge­ biets und der Halbleiterschicht zwischen dem Basisgebiet und dem Störstellengebiet zu verbessern, wobei es möglich gemacht wird, eine Halbleitereinrichtung mit einer IIL-Schaltung mit großer Zuverlässigkeit zu erreichen.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Draufsicht einer Halbleitereinrichtung mit ei­ ner IIL-Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine Querschnittsansicht längs der Linie II-II in Fig. 1;
Fig. 3 eine Querschnittsansicht längs der Linie III-III in Fig. 1;
Fig. 4 eine Darstellung, welche eine Konzentrationsvertei­ lung von Störstellen längs der Linie IV-IV in Fig. 2 zeigt;
Fig. 5 eine Darstellung, welche die Beziehung zwischen ei­ nem Gateabstandsverhältnis und einem relativen Ver­ hältnis der parasitären pnp-Transistor-Stromverstär­ kungen zeigt;
Fig. 6 bis 9 Querschnittsansichten, welche den ersten bis vierten Schritt des Herstellungsprozesses einer Halbleitereinrichtung mit einer IIL-Schaltung gemäß der ersten Ausführungsform der vorliegenden Erfin­ dung zeigen;
Fig. 10 eine Teilquerschnittsansicht einer Halbleiterein­ richtung mit einer IIL-Schaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, welche einen der Fig. 3 entsprechenden Querschnitt zeigt;
Fig. 11 eine Querschnittsansicht, bei welcher die Umgebung eines n-Typ-Diffusionsgebiets in Fig. 2 vergrößert ist;
Fig. 12 eine Darstellung, welche die Konzentrationsvertei­ lung der Störstellen längs der Linie XII-XII in Fig. 11 zeigt;
Fig. 13 eine Teilquerschnittsansicht einer Halbleiterein­ richtung mit einer IIL-Schaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung, welche einen der Fig. 2 entsprechenden Querschnitt zeigt;
Fig. 14 eine Querschnittsansicht, bei welcher die Umgebung eines n-Typ-Diffusionsgebiets in Fig. 13 vergrößert ist;
Fig. 15 eine Darstellung, welche die Konzentrationsvertei­ lung der Störstellen längs der Linie XV-XV in Fig. 14 zeigt;
Fig. 16 bis 19 Querschnittsansichten, welche den ersten bis vierten Schritt des Herstellungsprozesses einer Halbleitereinrichtung mit einer IIL-Schaltung gemäß der dritten Ausführungsform der vorliegenden Erfin­ dung zeigen;
Fig. 20 ein Äquivalenzschaltbild, welches ein Beispiel einer herkömmlichen IIL-Schaltung darstellt;
Fig. 21 eine Teilquerschnittsansicht einer Halbleiterein­ richtung mit einer herkömmlichen IIL-Schaltung;
Fig. 22 bis 26 Querschnittsansichten, die den ersten bis fünften Schritt des Herstellungsprozesses der in Fig. 21 dargestellten Halbleitereinrichtung mit einer IIL-Schaltung zeigen.
Die Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Fig. 1 bis 19 beschrieben werden.
Die erste Ausführungsform
Unter Bezugnahme auf die Fig. 1 bis 9 werden zunächst eine Halbleitereinrichtung mit einer IIL-Schaltung gemäß einer er­ sten Ausführungsform der vorliegenden Erfindung und ein Ver­ fahren zum Herstellen derselben beschrieben werden. Fig. 1 ist eine Draufsicht auf eine Halbleitereinrichtung mit einer IIL-Schaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung. Fig. 2 ist eine Querschnittsansicht längs der Linie II-II in Fig. 1. Fig. 3 ist eine Querschnittsansicht längs der Linie III-III in Fig. 1.
Zunächst erfolgt eine Beschreibung der Grundrißstruktur der Halbleitereinrichtung mit einer IIL-Schaltung gemäß der ersten Ausführungsform unter Bezugnahme auf Fig. 1. Unter Bezugnahme auf Fig. 1 ist ein p-Typ-Isolationsgebiet 5 ringförmig gebil­ det, derart daß es ein elementbildendes Gebiet umgibt. Drei Spalten eines Basisgebietes 7 sind in einem vom p-Typ-Isola­ tionsgebiet 5 umgebenen Gebiet so gebildet, daß sie in einer vorbestimmten Richtung verlaufen. Ein basiselektrodenbildendes Gebiet 16 ist in einem vorbestimmten Gebiet auf der Oberfläche des Basisgebiets 7 gebildet.
Ein n-Typ-Kollektorgebiet 8 ist an einer vorbestimmten Stelle auf der Oberfläche des Basisgebiets 7 gebildet. Ein kollektor­ elektrodenbildendes Gebiet 14 ist in einem vorbestimmten Ge­ biet auf der Oberfläche des Kollektorgebiets 8 gebildet.
Eine epitaktische Schicht vom n-Typ 4a ist zwischen dem Basis­ gebiet 7 und einem p-Typ-Diffusionsgebiet 20 angeordnet. Ein injektorelektrodenbildendes Gebiet 15 ist in einem vorbestimm­ ten Gebiet auf der Oberfläche des p-Typ-Diffusionsgebiets 20 gebildet.
Ein n+-Typ-Diffusionsgebiet 18 ist in einem vorbestimmten Ab­ stand zu dem Basisgebiet 7 gebildet. Ein emitterelektrodenbil­ dendes Gebiet 17 ist in einem vorbestimmten Gebiet auf der Oberfläche des n+-Typ-Diffusionsgebiets 18 gebildet. Ein Feld­ oxidfilm 6 ist selektiv gebildet, so daß er das Basisgebiet 7, das p-Typ-Diffusionsgebiet 20, die zwischen dem p-Typ-Diffu­ sionsgebiet 20 und dem Basisgebiet 7 sandwichartig angeordnete epitaktische Schicht vom n-Typ 4a und das n+-Typ-Diffusionsge­ biets 18 umgibt.
Unter Bezugnahme auf die Fig. 2 und 3 erfolgt nun eine Be­ schreibung der Querschnittsstruktur der vorstehend beschriebe­ nen Halbleitereinrichtung mit einer IIL-Schaltung. Unter Be­ zugnahme auf Fig. 2 besteht der Unterschied zwischen der Stuktur der Halbleitereinrichtung mit einer IIL-Schaltung ge­ mäß dieser Ausführungsform und der Struktur des in Fig. 21 gezeigten herkömmlichen Beispiel darin, daß das n-Typ- Diffusionsgebiet 19 in der epitaktischen Schicht vom n-Typ 4a an einer Stelle unter dem Feldoxidfilm 6 gebildet ist. Die Konzentration der im n-Typ-Diffusionsgebiet 19 enthaltenen n- Typ-Störstellen ist größer als diejenige der in der epitakti­ schen Schicht vom n-Typ 4a enthaltenen n-Typ-Störstellen.
Wie vorstehend beschrieben, ist es durch Aufnehmen des n- Typ-Diffusionsgebiets 19 mit einer relativ großen Konzentra­ tion möglich, den parasitären Bipolarbetrieb (parasitären pnp-Betrieb) zwischen den Basisgebieten 7 wirksam zu unter­ drücken. Folglich ist es möglich, den Abstand zwischen den Basisgebieten 7 im Vergleich zu dem in Fig. 21 gezeigten herkömmlichen Beispiel zu verkleinern. Im Ergebnis ist es möglich, den parasitären Bipolarbetrieb zu unterdrücken und die Größe der Halbleitereinrichtung mit einer IIL-Schaltung zu verkleinern.
Die sich von der vorstehenden unterscheidende Struktur ist dem Fall des in Fig. 21 gezeigten herkömmlichen Beispiels ähnlich. Insbesondere sind epitaktische Schichten vom n-Typ 4, 4a auf der Hauptoberfläche eines p-Typ-Halbleitersub­ strats 1 gebildet. Eine vergrabene Schicht vom n-Typ 3 und ein vergrabenes Isolationsgebiet vom p-Typ 2 sind in den epitaktischen Schichten vom n-Typ 4, 4a und dem p-Typ-Halb­ leitersubstrat 1 gebildet.
Ein p-Typ-Isolationsgebiet 5 ist auf dem vergrabenen Isola­ tionsgebiet vom p-Typ 2 gebildet. Ein Feldoxidfilm 6 mit einer Dicke von etwa 1,5 µm und ein p-Typ-Basisgebiet 7 sind an vorbestimmten Stellen auf der Oberfläche der epitakti­ schen Schichten vom n-Typ 4, 4a gebildet. Ein n-Typ-Kollek­ torgebiet 8 ist auf der Oberfläche des p-Typ-Basisgebiets 7 gebildet.
Unter Bezugnahme auf Fig. 3 wird eine andere Querschnitts­ struktur der in Fig. 1 dargestellten Halbleitereinrichtung mit einer IIL-Schaltung beschrieben werden. Unter Bezugnahme auf Fig. 3 ist ein p-Typ-Diffusionsgebiet 20 in einem vor­ bestimmten Abstand zu einem Basisgebiet 7 gebildet. Ein lateraler pnp-Transistor Q1 ist gebildet aus dem p-Typ-Dif­ fusionsgebiet 20, dem Basisgebiet 7 und demjenigen Abschnitt der epitaktischen Schicht vom n-Typ 4a, welcher zwischen dem p-Typ-Diffusionsgebiet 20 und dem Basisgebiet 7 sandwich­ artig angeordnet ist.
Ein vertikaler npn-Transistor Q2 ist aus der epitaktischen Schicht vom n-Typ (einem Emittergebiet) 4a, dem Basisgebiet 7 und einem Kollektorgebiet 8 gebildet. Ein n+-Typ-Diffu­ sionsgebiet 18 ist in einem vorbestimmten Gebiet auf der Oberfläche der epitaktischen Schicht vom n-Typ 4a gebildet. Ein emitterelektrodenbildendes Gebiet 17 ist auf dem n+-Typ- Diffusionsgebiet 18 gebildet.
Bei der vorstehend beschriebenen Struktur ist die Konzentra­ tion der im Kollektorgebiet 8 enthaltenen n-Typ-Störstellen etwa 1020 cm-3. Die Konzentration der in den epitaktischen Schichten vom n-Typ 4, 4a enthaltenen n-Typ-Störstellen ist etwa 1015-1016 cm-3. Die Konzentration der im n-Typ-Diffu­ sionsgebiet 19 enthaltenen n-Typ-Störstellen ist vorzugs­ weise größer als 1016 cm-3 und etwa 1017 cm-3 oder kleiner. Wie vorstehend beschrieben, ist es möglich, den parasitären Bipolarbetrieb zwischen den Basisgebieten 7 zu unterdrücken, indem die Konzentration des n-Typ-Diffusionsgebiets 19 größer als diejenige der epitaktischen Schicht vom n-Typ 4a gemacht wird.
Durch Festsetzen der Konzentration der im n-Typ-Störstellen­ gebiet 19 enthaltenen n-Typ-Störstellen auf etwa 1017 cm-3 oder kleiner, kann die Durchbruchspannung am Kontaktab­ schnitt des n-Typ-Diffusionsgebiets 19 und des Basisgebiets 7 einigermaßen gesichert werden. Im Ergebnis kann eine ge­ wisse Zuverlässigkeit erreicht werden. Es sollte angemerkt werden, daß die Konzentration der im Basisgebiet 7 enthal­ tenen p-Typ-Störstellen etwa 1018 cm-3 ist.
Unter Bezugnahme auf Fig. 4 wird nun eine detailliertere Beschreibung der Konzentrationsverteilung der n-Typ-Stör­ stellen unter dem Feldoxidfilm 6 erfolgen. Fig. 4 ist eine Darstellung, welche die Konzentrationsverteilung der n-Typ- Störstellen unter dem Feldoxidfilm 6 zeigt. Es sollte angemerkt werden, daß in Fig. 4 die Konzentrationsverteilung der Störstellen in einem Querschnitt längs der Linie IV-IV in Fig. 2 dargestellt ist.
Unter Bezugnahme auf Fig. 4 ist es verständlich, daß durch Aufnehmen des n-Typ-Diffusionsgebiets 19 die Konzentration der in der epitaktischen Schicht vom n-Typ 4a enthaltenen n- Typ-Störstellen direkt unter dem Feldoxidfilm 6 größer als im Fall des herkömmlichen Beispiels wird. Speziell in der Tiefenrichtung der epitaktischen Schicht vom n-Typ 4a ist es verständlich, daß sich ein Konzentrationsmaximum der im n- Typ-Diffusionsgebiet 19 enthaltenen Störstellen in der Nähe der unteren Oberfläche des Feldoxidfilms 6 befindet.
Wie vorstehend beschrieben, ist es durch das Konzentrations­ maximum der im n-Typ-Diffusionsgebiet 19 enthaltenen n-Typ- Störstellen, das sich direkt unter dem Feldoxidfilm 6 in der Nähe seiner unteren Oberfläche befindet, möglich, den para­ sitären Bipolarbetrieb zwischen den Basisgebieten 7 wirk­ samer und zuverlässiger zu unterdrücken. Da die in Fig. 4 dargestellte Konzentrationsvertelung der n-Typ-Störstellen aufgrund eines Verfahrens zum Herstellen der Halbleiterein­ richtung vorliegt, wird die Konzentrationsverteilung de­ taillierter beschrieben, wenn das Verfahren zum Herstellen der Halbleitereinrichtung später beschrieben wird.
Unter Bezugnahme auf Fig. 5 wird die Wirkung des Unter­ drückens des parasitären Bipolarbetriebs gemäß dieser Aus­ führungsform beschrieben werden. Es sollte angemerkt werden, daß eine ähnliche Wirkung bei der später zu beschreibenden zweiten und dritten Ausführungsform erreicht werden kann. Fig. 5 ist eine graphische Darstellung, welche die Bezie­ hung zwischen einem Gateabstandsverhältnis und einem rela­ tiven Verhältnis der parasitären pnp-Transistor-Stromver­ stärkungen zeigt.
Es sollte angemerkt werden, daß das Gateabstandsverhältnis hier ein Wert ist, der dargestellt wird durch: (Abstand zwischen den Basisgebieten 7)/(Abstand zwischen vorbestimmten Basisgebieten 7, die als Referenz dienen). Das relative Ver­ hältnis der parasitären pnp-Transistor-Stromverstärkungen ist ein Wert, der dargestellt wird durch: (parasitäre pnp- Transistor-Stromverstärkungen zwischen den Basisgebieten 7)/(parasitäre pnp-Transistor-Stromverstärkungen zwischen den vorbestimmten Basisgebieten 7, die als Referenz dienen).
Wie in Fig. 5 gezeigt, ist es verständlich, daß der para­ sitäre pnp-Transistor-Effekt zwischen den Basisgebieten 7 bei der vorliegenden Erfindung mehr als beim herkömmlichen Beispiel unterdrückt wird. Es ist auch verständlich, daß die Verkleinerungswirkung zunimmt, wenn der Abstand zwischen den Basisgebieten 7 kleiner wird. Selbst wenn die Größe der Halbleitereinrichtung verkleinert wird, ist es im speziellen möglich, eine Halbleitereinrichtung mit einer IIL-Schaltung zu erreichen, bei welcher der parasitäre pnp-Transistor- Effekt (der parasitäre Bipolarbetrieb) wirksam unterdrückt ist.
Unter Bezugnahme auf die Fig. 6 bis 9 wird nun eine Be­ schreibung eines Verfahrens zum Herstellen einer Halblei­ tereinrichtung mit einer IIL-Schaltung gemäß der vorstehend beschriebenen ersten Ausführungsform erfolgen. Die Fig. 6 bis 9 sind Querschnittsansichten, welche einen ersten bis vierten Schritt des Herstellungsprozesses einer Halbleiter­ einrichtung mit einer IIL-Schaltung gemäß der ersten Ausfüh­ rungsform der vorliegenden Erfindung zeigen.
Unter Bezugnahme auf Fig. 6 werden mittels Schritten, die denjenigen beim herkömmlichen Beispiel ähnlich sind, eine vergrabene Schicht vom n-Typ 3, ein vergrabenes Isolations­ gebiet vom p-Typ 2, ein p-Typ-Isolationsgebiet 5 und epi­ taktische Schichten vom n-Typ 4, 4a auf der Hauptoberfläche eines p-Typ-Halbleitersubstrats 1 entsprechend gebildet. Die Dicke D1 der epitaktischen Schichten vom n-Typ 4, 4a ist etwa 3,5-4 µm.
Unter Bezugnahme auf Fig. 7 wird mit einem CVD-Verfahren, einem Verfahren zur thermischen Oxydation oder dergleichen ein Siliziumoxidfilm (SiO2) 11 mit einer Dicke von etwa 50 nm auf den epitaktischen Schichten vom n-Typ 4, 4a abgeschie­ den. Mit einem CVD-Verfahren oder dergleichen wird ein Sili­ ziumnitridfilm (Si3N4) mit einer Dicke von etwa 100 nm auf dem Siliziumoxidfilm 11 gebildet.
Ein in eine vorbestimmte Form strukturiertes Resistmuster 13 wird auf dem Siliziumnitridfilm 12 gebildet. Mit dem als Maske verwendeten Resistmuster 13 wird der Siliziumnitrid­ film 12 in eine vorbestimmte Form strukturiert. Mit dem Re­ sistmuster 13, dem Siliziumnitridfilm 12 und dem Silizium­ oxidfilm 11, welche als Maske verwendet werden, werden n- Typ-Störstellen wie Phosphor (P) in die Oberfläche der epi­ taktischen Schicht vom n-Typ 4a implantiert. Die Implanta­ tionsbedingung ist etwa 120 keV und 1.1013 cm-2. Das Re­ sistmuster 13 wird dann entfernt.
Unter Bezugnahme auf Fig. 8 wird mit dem vorstehend be­ schriebenen Siliziumoxidfilm 11 und dem als Maske verwen­ deten Siliziumnitridfilm 12 eine Wärmebehandlung (ein LOCOS- Verfahren) bei einer hohen Temperatur (900°C-1000°C) für eine lange Zeit von einigen Stunden bis einigen zehn Stunden ausgeführt. Diese Bedingung hängt von der Dicke des Feld­ oxidfilms 6 ab. Bei der Behandlung wird der Feldoxidfilm 6 selektiv gebildet und wird ein n-Typ-Diffusionsgebiet 19 unter dem Feldoxidfilm 6 gebildet. Zu dieser Zeit ist die Dicke t des Feldoxidfilms 6 vorzugsweise etwa 1,5 µm. Das n- Typ-Diffusionsgebiet 19 weist eine Diffusionstiefe D von etwa 1,5-3,0 µm auf. Durch das Einführen der n-Typ-Stör­ stellen in die epitaktische Schicht vom n-Typ 4a unter der vorstehend beschriebenen Implantationsbedingung ist außerdem die Konzentration der im n-Typ-Diffusionsgebiet 19 enthal­ tenen n-Typ-Störstellen etwa 1017 cm-3 oder kleiner.
Wie vorstehend beschrieben, wird durch das Bilden des Feld­ oxidfilms 6, nachdem im voraus n-Typ-Störstellen in die Oberfläche der epitaktischen Schicht vom n-Typ 4a eingeführt wurden, das n-Typ-Diffusionsgebiet 19 mit der in Fig. 4 ge­ zeigten Konzentrationsverteilung der Störstellen gebildet.
Das ist eine Erscheinung, die durch den Ausscheidungseffekt von Störstellen wie Phosphor (P) auf dem Oxidfilm verursacht wird. Aufgrund des Ausscheidungseffekts weist die Konzentra­ tion der in der epitaktischen Schicht vom n-Typ 4a enthal­ tenen n-Typ-Störstellen in der Nähe der Grenzfläche zwischen dem Feldoxidfilm 6 und der epitaktischen Schicht vom n-Typ 4a ein Maximum auf. Im Ergebnis ist es möglich, den para­ sitären Bipolarbetrieb zwischen den mittels eines späteren Schrittes zu bildenden Basisgebieten 7 wirksam zu unter­ drücken.
Unter Bezugnahme auf Fig. 9 werden mit dem als Maske ver­ wendeten Feldoxidfilm 6 p-Typ-Störstellen wie Bor (B) in ein vorbestimmtes Gebiet der Oberfläche der epitaktischen Schicht vom n-Typ 4a implantiert. Die Implantationsbedingung ist etwa 50 keV und 1014 cm-2. Im Ergebnis wird das Basisge­ biet 7 gebildet. Das Basisgebiet 7 wird so gebildet, daß es eine Tiefe von etwa 0,6 µm-0,8 µm hat.
Durch das vorstehend beschriebene Bilden des Basisgebiets 7, wie es in Fig. 9 dargestellt ist, sind ein Teil des Basis­ gebiets 7 und ein Teil des n-Typ-Diffusionsgebiets 19 mit­ einander in Kontakt. Im Ergebnis wird die Sperrschicht­ kapazität in einem Sperrschichtabschnitt zwischen dem Basis­ gebiet 7 und der epitaktischen Schicht vom n-Typ 4a größer als im in Fig. 21 dargestellten Fall. Da jedoch das n-Typ- Diffusionsgebiet 19 an einer Stelle gebildet ist, die tiefer als diejenige des Basisgebiets 7 in der epitaktischen Schicht vom n-Typ 4a liegt, ist die Sperrschichtfläche des Basisgebiets 7 und des Gebiets mit hoher Störstellenkonzen­ tration in der epitaktischen Schicht vom n-Typ 4a im Ver­ gleich zu dem Fall, in dem der in Fig. 22 gezeigte n+- Emitterring verwendet wird, wesentlich verkleinert. Im Ergebnis kann die Sperrschichtkapazität im Vergleich zu dem in Fig. 22 dargestellten Fall wesentlich verkleinert werden.
Die Konzentration des n-Typ-Diffusionsgebiets 19 ist 1017 cm-3, welche kleiner als die Konzentration (1019-1020 cm-3) des n+-Emitterringgebiets ist. Daher ist die Konzentration der epitaktischen Schicht vom n-Typ 4a in der Nähe des Basisgebiets 7 nicht so groß wie im in Fig. 22 gezeigten Fall. Wie vorstehend beschrieben, kann die Sperr­ schichtkapazität zwischen dem Basisgebiet 7 und der epitak­ tischen Schicht vom n-Typ 4a bei dieser Ausführungsform so klein gemacht werden, daß sie vom Standpunkt der Leistungs­ fähigkeit der IIL-Schaltung unwesentlich ist.
Dann wird durch Implantieren von n-Typ-Störstellen wie Arsen (As) in die Oberfläche des Basisgebiets 7 ein Kollektorge­ biet 8 gebildet. Die Implantationsbedingung ist etwa 50 keV und 1015 cm-2. Mittels der vorstehend beschriebenen Schritte kann die in Fig. 2 gezeigte Halbleitereinrichtung mit einer IIL-Schaltung erhalten werden.
Die zweite Ausführungsform
Unter Bezugnahme auf Fig. 10 wird nun die Beschreibung einer zweiten Ausführungsform der vorliegenden Erfindung erfolgen. Fig. 10 ist eine Teilquerschnittsansicht einer Halbleitereinrichtung mit einer IIL-Schaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung, welche einen Querschnitt zeigt, der der vorstehend beschriebenen Fig. 3 entspricht.
Unter Bezugnahme auf Fig. 10 unterscheidet sich die Struk­ tur in Fig. 10 von der Querschnittsstruktur in Fig. 3 da­ durch, daß das n-Typ-Diffusionsgebiet 19 so gebildet ist, daß es sich bis unter das n+-Typ-Diffusionsgebiet 18 aus­ dehnt. Die sich hiervon unterscheidende Struktur ist dem in Fig. 3 dargestellten Fall der ersten Ausführungsform ähn­ lich.
Durch das Ausdehnen des n-Typ-Diffusionsgebiets 19 bis unter das n+-Typ-Diffusionsgebiet 18, wie es in Fig. 10 gezeigt ist, ist es möglich, den Widerstand eines Pfades für einen im vertikalen npn-Transistor fließenden Strom i zu ver­ kleinern. Im Ergebnis ist es möglich, die Stromverstärkung des npn-Transistors zu verbessern.
Nun wird die Beschreibung eines Verfahrens zum Herstellen der in Fig. 10 gezeigten Halbleitereinrichtung mit einer IIL-Schaltung erfolgen. Bei der vorstehend beschriebenen ersten Ausführungsform wurden der Feldoxidfilm 6 und das n- Typ-Diffusionsgebiet unter Verwendung von Maskenschichten mit demselben Maskenmuster verwendet. Daher wurde das n-Typ- Diffusionsgebiet 19 nur unter dem Feldoxidfilm 6 gebildet.
Um eine Halbleitereinrichtung mit einer IIL-Schaltung dieser Ausführungsform zu erhalten, ist es notwendig, verschiedene Maskenmuster beim Implantieren von n-Typ-Störstellen zum Bilden des n-Typ-Diffusionsgebiets 19 und zum Bilden des Feldoxidfilms 6 zu verwenden.
Daher ist es notwendig, eine neue Maskenschicht zum Bilden des Feldoxidfilms 6 zu bilden, welche wiederum die Herstel­ lungskosten im Vergleich zur vorstehend beschriebenen ersten Ausführungsform vergrößert. Es ist jedoch möglich, die Leistungsfähigkeit der Halbleitereinrichtung mit einer IIL- Schaltung zu verbessern.
Obwohl der Fall, bei dem sich das n-Typ-Diffusionsgebiet 19 bis unter das n+-Typ-Diffusionsgebiet 18 erstreckt, in Fig. 10 dargestellt ist, kann sich das n-Typ-Diffusionsgebiet 19 zu einem anderen Teil der Halbleitereinrichtung mit einer IIL-Schaltung erstrecken.
Die dritte Ausführungsform
Unter Bezugnahme auf die Fig. 11 bis 19 wird die Be­ schreibung einer dritten Ausführungsform der vorliegenden Erfindung erfolgen. Diese Ausführungsform ist eine Ver­ besserung der vorstehend beschriebenen ersten Ausführungs­ form. Ein Problem bezüglich der ersten Ausführungsform wird zunächst unter Bezugnahme auf die Fig. 11 und 12 be­ schrieben werden.
Fig. 11 ist eine Querschnittsansicht, bei welcher die Um­ gebung des Feldoxidfilms 6 und des n+-Diffusionsgebiets 19 bei der ersten Ausführungsform vergrößert ist. Fig. 12 ist eine Darstellung, welche die Konzentrationsverteilung der Störstellen längs der Linie XII-XII in Fig. 11 zeigt.
Unter Bezugnahme auf Fig. 11 wird bei der vorstehend be­ schriebenen ersten Ausführungsform ein Gebiet 21 gebildet, in welchem das Basisgebiet 7 und das n-Typ-Diffusionsgebiet 19 miteinander in Kontakt sind, wie vorstehend beschrieben. Der Konzentrationsgradient in einem Sperrschichtabschnitt des Basisgebiets 7 und des n-Typ-Diffusionsgebiets 19 wird in diesem Gebiet 21 steil, wie in Fig. 12 gezeigt.
Daher besteht ein Problem darin, daß die Durchbruchspannung im Sperrschichtabschnitt des Basisgebiets 7 und des n-Typ- Diffusionsgebiets 19 abnimmt. Im speziellen besteht ein Problem darin, daß eine Feldkonzentration in dem Abschnitt wahrscheinlich auftritt und daß ein Leckstrom zwischen den Basisgebieten 7 und der epitaktischen Schicht vom n-Typ (dem Emittergebiet) 4a wahrscheilich fließt. Diese Ausführungs­ form ist dazu vorgesehen, ein derartiges Problem zu elimi­ nieren.
Bei der vorstehend beschriebenen ersten Ausführungsform wurde die Konzentration des n-Typ-Diffusionsgebiets 19 hin­ sichtlich des Problems der Sperrschicht-Durchbruchspannung zwischen dem Basisgebiet 7 und der epitaktischen Schicht vom n-Typ 4a relativ klein (1017 cm-3) festgesetzt. Obwohl die Sperrschicht-Durchbruchspannung in gewissem Maße gesichert war, war sie nicht ausreichend.
Fig. 13 ist eine Teilquerschnittsansicht einer Halbleiter­ einrichtung mit einer IIL-Schaltung bei dieser Ausführungs­ form. Fig. 13 zeigt einen Querschnitt, der Fig. 2 ent­ spricht.
Unter Bezugnahme auf Fig. 13 besteht ein Unterschied zwi­ schen der vorstehend beschriebenen ersten Ausführungsform und dieser Ausführungsform darin, daß das Basisgebiet 7 und das n-Typ-Diffusionsgebiet 19a in einem vorbestimmten Ab­ stand voneinander gebildet sind. Insbesondere ist ein Gebiet (Versetzungsgebiet) 22 zwischen dem Basisgebiet 7 und dem n- Typ-Diffusionsgebiet 19a angeordnet. Die sich davon unter­ scheidende Struktur ist dem Fall der ersten Ausführungsform ähnlich. Daher kann die gleiche Wirkung wie diejenige der ersten Ausführungsform erreicht werden.
Wie vorstehend beschrieben, ist es durch Aufnehmen des Ge­ biets 22 möglich, die Sperrschicht-Durchbruchspannung zwi­ schen dem Basisgebiet 7 und der epitaktischen Schicht vom n- Typ 4a im Vergleich zum Fall der ersten Ausführungsform zu vergrößern. Der Grund dafür wird nun unter Bezugnahme auf die Fig. 14 und 15 beschrieben werden. Fig. 14 ist eine Querschnittsansicht, bei welcher die Umgebung des in Fig. 13 gezeigten n-Typ-Diffusionsgebiets 19a vergrößert ist. Fig. 15 ist eine Darstellung der Konzentrationsverteilung der Störstellen in einem Querschnitt längs der in Fig. 14 gezeigten Linie XV-XV.
Unter Bezugnahme auf Fig. 14 ist die Breite W2 des Gebiets 22 vorzugsweise etwa 0,5 µm bis 1,5 µm. Dieser Wert wird durch das durch die Bildung des Feldoxidfilms 6 verursachte Diffusionsniveau der n-Typ-Störstellen bestimmt. Es wird bevorzugt, daß die Konzentration des Gebiets 22 wenigstens ebensogroß wie die Konzentration der in der epitaktischen Schicht vom n-Typ 4a enthaltenen n-Typ-Störstellen und kleiner als diejenige der im n-Typ-Diffusionsgebiet 19a ent­ haltenen n-Typ-Störstellen ist. Im speziellen ist die Kon­ zentration der im n-Typ-Diffusionsgebiet 19a enthaltenen n- Typ-Störstellen vorzugsweise 1016 cm-3 oder größer und kleiner als 1017 cm-3.
Wie in Fig. 15 dargestellt, ist es folglich möglich, den Konzentrationsgradienten der n-Typ-Störstellen im Sperr­ schichtabschnitt des n-Typ-Diffusionsgebiets 19a und des Basisgebiets 7 im Vergleich zu dem in Fig. 12 dargestellten Fall der ersten Ausführungsform zu verkleinern. Im Ergebnis ist es möglich, die Sperrschicht-Durchbruchspannung zwischen dem Basisgebiet 7 und der epitaktischen Schicht vom n-Typ 4a zu vergrößern. In Fig. 15 ist der Fall der ersten Ausfüh­ rungsform als strichlierte Linie dargestellt.
Unter Bezugnahme auf die Fig. 16 bis 19 wird die Be­ schreibung eines Verfahrens zum Herstellen einer Halbleiter­ einrichtung mit einer IIL-Schaltung gemäß der dritten Aus­ führungsform erfolgen. Die Fig. 16 bis 19 sind ver­ größerte Querschnittsansichten, welche einen ersten bis vierten Schritt des Herstellungsprozesses einer Halbleiter­ einrichtung mit einer IIL-Schaltung der dritten Ausführungs­ form zeigen.
Unter Bezugnahme auf Fig. 16 wird mittels Schritten, die denjenigen der ersten Ausführungsform ähnlich sind, ein p- Typ-Isolationsgebiet (nicht dargestellt) gebildet. Dann wird, wie in Fig. 16 gezeigt, ein in eine vorbestimmte Form strukturiertes Resistmuster 23 auf der Oberfläche einer epi­ taktischen Schicht vom n-Typ 4a gebildet. Zu dieser Zeit ist W3 die Öffnungsbreite eines Öffnungsabschnittes des Resist­ musters 23.
Mit dem als Maske verwendeten Resistmuster 23 werden n-Typ- Störstellen wie Phosphor (P) in die Oberfläche der epitaktischen Schicht vom n-Typ 4a implantiert. Die Implantationsbe­ dingung ist dieselbe wie im Fall der ersten Ausführungsform. Dann wird das Resistmuster 23 entfernt.
Unter Bezugnahme auf Fig. 17 werden mittels Schritten, die denjenigen der ersten Ausführungsform ähnlich sind, ein Si­ liziumoxidfilm 11 und ein Siliziumnitridfilm 12 auf der Oberfläche der epitaktischen Schicht vom n-Typ 4a aufeinan­ derfolgend abgeschieden. Der Siliziumnitridfilm 12 wird in eine vorbestimmte Form strukturiert.
Zu dieser Zeit wird die Öffnungsbreite W4 eines in dem Sili­ ziumoxidfilm 11 und dem Siliziumnitridfilm 12 gebildeten Öffnungsabschnitts größer als die Öffnungsbreite W3 des Re­ sistmusters 23 gemacht. Im speziellen ist es bevorzugt, daß die Beziehung W4 - W3 = (1 . . . 3) µm gilt. Das heißt, das in Fig. 17 dargestellte W5 ist vorzugsweise etwa (0,5 . . . 1,5) µm.
Unter Bezugnahme auf Fig. 18 wird, ähnlich wie im Fall der ersten Ausführungsform, ein Feldoxidfilm 6 mit einer Dicke von etwa 1,5 µm gebildet. Der Feldoxidfilm 6 wird durch eine Wärmebehandlung (ein LOCOS-Verfahren) gebildet, ähnlich wie im Fall der vorstehend beschriebenen ersten Ausführungsform.
Gleichzeitig wird ein n-Typ-Diffusionsgebiet 19a direkt unter dem Feldoxidfilm 6 gebildet. Die Diffusionstiefe des an der unteren Oberfläche des Feldoxidfilms 6 beginnenden n- Typ-Diffusionsgebiets 19a ist etwa 1,0 bis 2,0 µm. Die hori­ zontale Breite W3 des n-Typ-Diffusionsgebiets 19a ist klei­ ner als die Breite W4 des Feldoxidfilms 6. Im Ergebnis ist es möglich, das Gebiet 22 zu bilden.
Unter Bezugnahme auf Fig. 19 werden mit einem ähnlichen Verfahren wie im Fall der ersten Ausführungsform mit dem als Maske verwendeten Feldoxidfilm 6 p-Typ-Störstellen wie Bor (B) in die Oberfläche der epitaktischen Schicht vom n-Typ 4a implantiert. Im Ergebnis wird ein Basisgebiet 7 gebildet.
Da das n-Typ-Diffusionsgebiet 19a so gebildet ist, daß beide Endabschnitte innen um die Breite W5 von beiden Seitenwan­ dungen des Feldoxidfilms 6 versetzt sind, ist es möglich, das Basisgebiet 7 und das n-Typ-Diffusionsgebiet 19a in einem vorbestimmten Abstand voneinander zu bilden. Im Er­ gebnis ist es möglich, die Sperrschicht-Durchbruchspannung zwischen dem Basisgebiet 7 und dem n-Typ-Diffusionsgebiet 19a im Vergleich zum Fall der ersten Ausführungsform zu ver­ bessern.
Wie in Fig. 19 gezeigt, ist es durch das Bilden des Gebiets 22 möglich, die Konzentration der im n-Typ-Diffusionsgebiet 19a enthaltenen Störstellen größer festzusetzen. Im speziel­ len kann die Konzentration auf größer als 1017 cm-3 festge­ setzt sein. Im Ergebnis ist es möglich, den parasitären Bi­ polarbetrieb mehr als im Fall der ersten Ausführungsform zu unterdrücken.
Wenn der p-Typ und der n-Typ bei jeder vorstehend beschrie­ benen Ausführungsform vertauscht wird, dann kann eine ähn­ liche Wirkung erreicht werden.

Claims (12)

1. Halbleitereinrichtung für eine IIL-Schaltung mit:
einem Halbleitersubstrat (1) von einem ersten Leitfähig­ keitstyp mit einer Hauptoberfläche;
einer vergrabenen Schicht (3), die auf der Hauptoberfläche gebildet ist;
einer auf der Hauptoberfläche des Halbleitersubstrats (1) gebildeten Emitterschicht (4a), welche Störstellen von einem zweiten Leitfähigkeitstyp mit einer ersten Konzentration ent­ hält;
einem Paar von Basisgebieten (7) vom ersten Leitfähig­ keitstyp, welche in einem vorbestimmten Abstand entfernt in der Oberfläche der Emitterschicht (4a) gebildet sind;
einer Elementisolationsschicht (6), die in der Emitter­ schicht (4a) zwischen dem Paar von Basisgebieten (7) gebildet ist;
jeweils einem in jedem der Basisgebiete (7) gebildeten Kollektorgebiet (8) vom zweiten Leitfähigkeitstyp;
gekennzeichnet durch
ein erstes Störstellengebiet (19, 19a), das in der Emit­ terschicht (4a) direkt unter der Elementisolationsschicht (6) und an eine untere Oberfläche der Elementisolationsschicht (6) angrenzend gebildet ist, wobei das erste Störstellengebiet (19) Störstellen vom zweiten Leitfähigkeitstyp mit einer im Vergleich zur ersten Konzentration höheren zweiten Konzentra­ tion enthält; und wobei das erste Störstellengebiet (19, 19a) so angeordnet ist, daß seine untere Oberfläche durch die Emit­ terschicht (4a) von der vergrabenen Schicht (3) getrennt ist.
2. Halbleitereinrichtung nach Anspruch 1, bei welcher ein Konzentrationsmaximum von Störstellen in dem ersten Störstel­ lengebiet (19, 19a) in einem an die untere Oberfläche der Ele­ mentisolationsschicht (6) grenzenden Gebiet liegt.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, bei welcher die Konzentration von in dem ersten Störstellengebiet (19, 19a) enthaltenen Störstellen größer als 1016 cm-3 und höchstens 1017 cm-3 ist und eine Konzentration von in der Emitterschicht (4a) enthaltenen Störstellen kleiner als 1016 cm-3 ist.
4. Halbleitereinrichtung nach Anspruch 1, bei welcher das er­ ste Störstellengebiet (19a) in einem vorbestimmten Abstand (W2) zu dem Paar von Basisgebieten (7) vorgesehen ist.
5. Halbleitereinrichtung nach Anspruch 4, bei welcher eine Konzentration von Störstellen vom zweiten Leitfähigkeitstyp, die in der Emitterschicht (4a) in einem Gebiet (22) in der Nä­ he der unteren Oberfläche der Elementisolationsschicht (6) enthalten sind und zwischen dem ersten Störstellengebiet (19a) und den Basisgebieten (7) angeordnet sind, wenigstens ebenso groß wie die erste Konzentration und kleiner als die zweite Konzentration ist.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, bei welcher ein drittes Störstellengebiet (18), das Störstellen vom zweiten Leitfähigkeitstyp mit einer im Vergleich zur zweiten Konzentration höheren dritten Konzentration enthält, in der Oberfläche der Emitterschicht (4a) gebildet ist.
7. Halbleitereinrichtung nach Anspruch 6, bei welcher die Elementisolationsschicht (6) so gebildet ist, daß sie das dritte Störstellengebiet (18) umgibt, und das erste Stör­ stellengebiet (19) so gebildet ist, daß es sich unter dem dritten Störstellengebiet (18) erstreckt.
8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, bei dem die Elementisolationsschicht (6) in der Oberfläche der Emitterschicht (4a) so gebildet ist, daß sie die Basisgebiete (7) voneinander isoliert und jedes Basisgebiet (7) umgibt.
9. Verfahren zum Herstellen der Halbleitereinrichtung nach Anspruch 1, mit:
Bilden der Emitterschicht (4a) auf der Hauptoberfläche des Halbleitersubstrats (1);
Bilden einer ersten Maskenschicht (13, 12) mit einem Öff­ nungsabschnitt auf einer Oberfläche der Emitterschicht (4a) am Ort der zu bildenden Elementisolationsschicht (6);
Einführen von Störstellen vom zweiten Leitfähigkeitstyp in die Oberfläche der Emitterschicht (4a) unter Verwendung der ersten Maskenschicht (13, 12) als Maske;
Bilden der Elementisolationsschicht (6) in der Oberfläche der Emitterschicht (4a) und des ersten Störstellengebiets (19) in einem direkt unter der Elementisolationsschicht (6) liegen­ den Gebiet in der Emitterschicht (4a) durch Ausführen einer Wärmebehandlung an der Oberfläche der Emitterschicht (4a);
Entfernen der ersten Maskenschicht (12);
Bilden der Basisgebiete (7) durch Einführen von Störstel­ len vom ersten Leitfähigkeitstyp in ein vorbestimmtes Gebiet in der Oberfläche der Emitterschicht (4a) mit der als Maske verwendeten Elementisolationsschicht (6) und
Bilden der Kollektorgebiete (8) durch selektives Einführen von Störstellen vom zweiten Leitfähigkeitstyp in eine Oberflä­ che der Basisgebiete (7).
10. Verfahren nach Anspruch 9, bei welchem der Schritt zum Bilden der ersten Maskenschicht (13, 12) die Schritte umfaßt:
Bilden eines Siliziumoxidfilms (11) auf der Oberfläche der Emitterschicht (4a),
Bilden eines Siliziumnitridfilms (12) auf dem Silizium­ oxidfilm (11),
Bilden eines Resistmusters (13) mit dem Öffnungsabschnitt auf dem Siliziumnitridfilm (12) und
Strukturieren des Siliziumnitridfilms (12) mit dem als Maske verwendeten Resistmuster (13), und bei welchem
der Schritt zum Einführen von Störstellen vom zweiten Leitfähigkeitstyp in die Oberfläche der Emitterschicht (4a) den Schritt umfaßt:
Entfernen des Resistmusters (13) nach dem Einführen der Störstellen vom zweiten Leitfähigkeitstyp in die Oberfläche der Emitterschicht (4a).
11. Verfahren zum Herstellen der Halbleitereinrichtung nach Anspruch 4, mit den Schritten:
Bilden der Emitterschicht (4a) auf der Hauptoberfläche des Halbleitersubstrats (1);
Bilden einer zweiten Maskenschicht (23) auf einer Oberflä­ che der Emitterschicht (4) mit einem Öffnungsabschnitt mit ei­ ner ersten Öffnungsbreite (W3) am Ort der zu bildenden Ele­ mentisolationsschicht (6);
Einführen von Störstellen vom zweiten Leitfähigkeitstyp in die Oberfläche der Emitterschicht (4a) mit der als Maske ver­ wendeten zweiten Maskenschicht (23);
Entfernen der zweiten Maskenschicht (23);
Bilden einer ersten Maskenschicht (12) auf der Oberfläche der Emitterschicht (4a) mit einem Öffnungsabschnitt mit einer zweiten Öffnungsbreite (W4) am Ort der zu bildenden Element­ isolationsschicht (6);
selektives Bilden der Elementisolationsschicht (6) in der Oberfläche der Emitterschicht (4a) und Bilden des ersten Stör­ stellengebiets (19a) in einem direkt unter der Elementisola­ tionsschicht (6) liegenden Gebiet in der Emitterschicht (4a) durch Ausführen einer Wärmebehandlung an der Emitterschicht (4a) mit der als Maske verwendeten ersten Maskenschicht (12);
Entfernen der ersten Maskenschicht (12);
Bilden der Basisgebiete (7) durch Einführen von Störstel­ len vom ersten Leitfähigkeitstyp in ein vorbestimmtes Gebiet auf der Oberfläche der Emitterschicht (4a) mit der als Maske verwendeten Elementisolationsschicht (6) und
Bilden der Kollektorgebiete (8) durch selektives Einführen von Störstellen vom zweiten Leitfähigkeitstyp in eine Oberflä­ che der Basisgebiete (7).
12. Verfahren nach Anspruch 11,
bei welchem der Öffnungsabschnitt mit der ersten Öffnungs­ breite (W3) ein erstes Gebiet auf der Oberfläche der Emitter­ schicht (4a) freilegt, und
der Öffnungsabschnitt mit der zweiten Öffnungsbreite (W4) das erste Gebiet und ein das erste Gebiet umgebendes zweites Gebiet auf der Oberfläche der Emitterschicht (4a) freilegt.
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DE (1) DE4443933C2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3489265B2 (ja) * 1995-05-19 2004-01-19 ソニー株式会社 半導体装置の製法
US5849613A (en) * 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
US6140694A (en) * 1998-12-30 2000-10-31 Philips Electronics North America Corporation Field isolated integrated injection logic gate
US8648399B2 (en) * 2011-11-17 2014-02-11 Ixys Corporation Bipolar junction transistor for current driven synchronous rectifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338139A (en) * 1979-11-29 1982-07-06 Vlsi Technology Research Association Method of forming Schottky-I2 L devices by implantation and laser bombardment
US4377903A (en) * 1980-02-18 1983-03-29 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing an I2 L semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5431872B2 (de) * 1974-09-06 1979-10-09
US4115797A (en) * 1976-10-04 1978-09-19 Fairchild Camera And Instrument Corporation Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector
JPS54142080A (en) * 1978-04-27 1979-11-05 Toshiba Corp Semiconductor device
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition
FR2482368A1 (fr) * 1980-05-12 1981-11-13 Thomson Csf Operateur logique a injection par le substrat et son procede de fabrication
US4512075A (en) * 1980-08-04 1985-04-23 Fairchild Camera & Instrument Corporation Method of making an integrated injection logic cell having self-aligned collector and base reduced resistance utilizing selective diffusion from polycrystalline regions
US4539742A (en) * 1981-06-22 1985-09-10 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US4546539A (en) * 1982-12-08 1985-10-15 Harris Corporation I2 L Structure and fabrication process compatible with high voltage bipolar transistors
JPS60101961A (ja) * 1983-11-07 1985-06-06 Nec Corp バイポ−ラ集積回路装置およびその製造方法
JPS62274769A (ja) * 1986-05-23 1987-11-28 Toshiba Corp 半導体装置の製造方法
KR950011017B1 (ko) * 1991-07-01 1995-09-27 미쯔시다덴기산교 가부시기가이샤 반도체장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338139A (en) * 1979-11-29 1982-07-06 Vlsi Technology Research Association Method of forming Schottky-I2 L devices by implantation and laser bombardment
US4377903A (en) * 1980-02-18 1983-03-29 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing an I2 L semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IEEE Journal of Solid-State Circuits, Vol. SC-11, No. 5, 1976, S. 662-668 *
IEEE Journal of Solid-State Circuits, Vol. SC-16, No. 5, 1981, S. 429-434 *

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Publication number Publication date
US5481130A (en) 1996-01-02
JPH07235602A (ja) 1995-09-05
DE4443933A1 (de) 1995-08-24
US5693543A (en) 1997-12-02

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