JPH07235602A - Ｉｉｌ回路を有する半導体装置およびその製造方法 - Google Patents

Ｉｉｌ回路を有する半導体装置およびその製造方法

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JPH07235602A
JPH07235602A JP6022571A JP2257194A JPH07235602A JP H07235602 A JPH07235602 A JP H07235602A JP 6022571 A JP6022571 A JP 6022571A JP 2257194 A JP2257194 A JP 2257194A JP H07235602 A JPH07235602 A JP H07235602A
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impurity
layer
semiconductor layer
conductivity type
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JP6022571A
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Yasuki Yoshihisa
康樹 吉久
Masaaki Ikegami
雅明 池上
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ベース領域間の寄生バイポーラ動作を抑制
し、ベース領域とエミッタ領域との間の接合容量を小さ
く抑え、かつ装置を小型化することが可能となるＩＩＬ
回路を有する半導体装置およびその製造方法を提供す
る。 【構成】 ｐ型半導体基板１の主表面上には、ｎ型エピ
タキシャル層４，４ａが形成される。このｎ型エピタキ
シャル層４，４ａ表面には選択的にフィールド酸化膜６
が形成される。このフィールド酸化膜６直下に位置する
ｎ型エピタキシャル層４ａ，４内には、ｎ型拡散領域１
９が形成される。フィールド酸化膜６間に位置するｎ型
エピタキシャル層４ａ表面にはベース領域７およびコレ
クタ領域８がそれぞれ形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＩＩＬ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）回路を
有する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から、飽和型論理回路として、ＩＩ
Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏ
ｇｉｃ）回路は知られている。このＩＩＬ回路は、回路
構成が簡単な上、低消費電力，高集積という特徴を有し
ている。
【０００３】以下、図２０を用いて、ＩＩＬ回路につい
て簡単に説明する。図２０は、ＩＩＬ回路の一例を示す
等価回路図である。
【０００４】図２０を参照して、ＩＩＬ回路は、電流源
としてのラテラルｐｎｐトランジスタＱ１と、マルチコ
レクタを有するインバータとして動作するバーティカル
ｎｐｎトランジスタＱ２とで構成される。そして、ｐｎ
ｐトランジスタＱ１のベース領域が、ｎｐｎトランジス
タＱ２のエミッタ領域を兼ねる。また、ｐｎｐトランジ
スタＱ１のコレクタ領域が、ｎｐｎトランジスタＱ２の
ベース領域をも兼ねる。なお、図２０に示されるＩＩＬ
回路においては、ｎｐｎトランジスタＱ２には３つのコ
レクタ領域が形成される場合が示されている。
【０００５】次に、図２０に示されるＩＩＬ回路の動作
について説明する。図２０を再び参照して、まず、ｐｎ
ｐトランジスタＱ１のエミッタ領域からベース領域へ少
数キャリアが注入される。この少数キャリアはｐｎｐト
ランジスタＱ１のコレクタ領域であると同時に、ｎｐｎ
トランジスタＱ２のベース領域でもある領域へ大部分流
れる。ｐｎｐトランジスタＱ１は、ベース領域が接地さ
れたトランジスタとして動作している。
【０００６】一方、ｎｐｎトランジスタＱ２のベース領
域に接続された入力端子ＩＮが相対的に高い電位かフロ
ーティング状態であるときには、その端子に対応するｎ
ｐｎトランジスタＱ２はｐｎｐトランジスタＱ１からの
少数キャリアがベースに供給されて飽和状態となる。そ
れにより、出力端子ＯＵＴには接地電位が現れる。ま
た、入力端子ＩＮが接地電位（０Ｖ）である場合には、
少数キャリアは入力端子ＩＮから流出する。それによ
り、ｎｐｎトランジスタＱ２はオフ状態となる。
【０００７】次に、上記のようなＩＩＬ回路を有する半
導体装置の断面構造について説明する。図２１は、従来
のＩＩＬ回路を有する半導体装置の一例を示す部分断面
図である。なお、この図２１に示されるＩＩＬ回路を有
する半導体装置においては、隣接するベース領域１０７
間を分離するためにフィールド酸化膜１０６が形成され
た場合が示されている。図２２は、隣接するベース領域
１０７間をｎ+ エミッタカラー領域１０９によって分離
したＩＩＬ回路を有する半導体装置の部分断面図であ
る。
【０００８】まず図２１を参照して、ｐ型半導体基板１
０１の主表面上にはｎ型エピタキシャル層１０４，１０
４ａが形成される。このｎ型エピタキシャル層１０４ａ
内およびｐ型半導体基板１０１の主表面には、ｎ型埋込
層１０３が形成される。また、このｎ型埋込層１０３を
囲むようにｐ型埋込分離領域１０２が形成される。この
ｐ型埋込分離領域１０２上にはｐ型分離領域１０５が形
成される。
【０００９】ｎ型エピタキシャル層１０４，１０４ａの
表面には選択的にフィールド酸化膜１０６が形成され
る。フィールド酸化膜１０６間の所定位置には、ｐ型ベ
ース領域１０７が形成される。このｐ型ベース領域１０
７の表面にはｎ型コレクタ領域１０８が形成される。
【００１０】ここで、比較例として挙げた、ベース領域
１０７間をｎ+ エミッタカラー領域１０９で分離するＩ
ＩＬ回路を有する半導体装置について説明する。図２２
を参照して、この図に示されるＩＩＬ回路を有する半導
体装置においては、ｎ型エピタキシャル層１０４ａの表
面の所定領域に、フィールド酸化膜１０６のかわりにｎ
+ 型エミッタカラー領域１０９が形成されている。それ
以外の構造に関しては図２１に示されるＩＩＬ回路を有
する半導体装置と同様である。
【００１１】上記の図２２に示されるＩＩＬ回路を有す
る半導体装置においては、エミッタカラー領域１０９が
形成されているため、隣接するベース領域１０７間の寄
生ｐｎｐ効果を小さく抑えることが可能となる。また、
それに加えて、隣接するベース領域１０７間の間隔Ｗを
小さくすることが可能となり、素子の縮小化ができると
いった利点をも有する。
【００１２】しかしながら、図２２に示されるＩＩＬ回
路を有する半導体装置においては、次に説明するような
問題点があった。
【００１３】ここで再び図２２を参照して、上記のエミ
ッタカラー領域１０９は、隣接するベース領域１０７間
に挟まれるように設けられている。また、エミッタカラ
ー領域１０９の濃度は、一般に１０19〜１０20ｃｍ-3と
高いものである。それにより、ベース領域１０７間にお
けるエピタキシャル層１０４ａの濃度も高くなる。その
ため、エピタキシャル層（エミッタ領域）１０４ａとベ
ース領域１０７との間の接合容量が増大し、ＩＩＬ回路
の動作速度が低下するといった問題があった。この問題
点は電子通信学会誌２／′７８などに開示されている。
【００１４】それに対し、図２１に示される構造におい
ては、ベース領域１０７間をフィールド酸化膜１０６の
みによって分離しているため、ベース領域１０７近傍の
エピタキシャル層４ａの濃度は低く抑えられる。また、
ベース領域１０７とエピタキシャル層１０４ａとの接合
面積も小さくなる。それにより、ベース領域１０７とエ
ピタキシャル層１０４ａとの間の接合容量を小さく抑え
ることが可能となる。その結果、動作速度が向上したＩ
ＩＬ回路を有する半導体装置が得られる。さらに、フィ
ールド酸化膜１０６を有することによって、ベース領域
１０７間の寄生ｐｎｐ動作をも抑制できる。
【００１５】以上のことから、ベース領域１０７間をフ
ィールド酸化膜１０６によって分離した図２１に示され
る構造のほうが性能面からみれば好ましいといえる。
【００１６】以上の内容に鑑み、以下には、図２３〜図
２７を用いて、図２１に示されるＩＩＬ回路を有する半
導体装置の製造方法について説明していくこととする。
図２３〜図２７は、図２１に示されるＩＩＬ回路を有す
る半導体装置の製造工程の第１工程〜第５工程を示す断
面図である。
【００１７】まず図２３を参照して、ｐ型半導体基板１
０１の主表面における所定領域に、ｎ型の不純物を導入
することによってｎ型不純物領域１０３を形成する。次
に、ｐ型半導体基板１０１の主表面の所定領域にｐ型の
不純物を導入することによってｐ型不純物領域１０２を
形成する。
【００１８】次に、図２４を参照して、エピタキシャル
成長法によって、ｐ型半導体基板１０１の主表面上に、
ｎ型エピタキシャル層１０４，１０４ａを形成する。そ
して、ｎ型埋込層１０３，ｐ型埋込分離領域１０２をそ
れぞれ形成する。次に、ｐ型埋込分離領域１０２上に位
置するｎ型エピタキシャル層１０４，１０４ａ内に、イ
オン注入法あるいは拡散法を用いて、ｐ型分離領域１０
５を形成する。
【００１９】次に、図２５を参照して、ｎ型エピタキシ
ャル層１０４，１０４ａ表面上全面に、ＣＶＤ(Chemica
l Vapor Deposition) 法などを用いてシリコン酸化膜１
１１，シリコン窒化膜１１２を順次堆積する。そして、
シリコン窒化膜１１２上に、所定形状にパターニングさ
れたレジストパターン１１３を堆積する。このレジスト
パターン１１３をマスクとして用いてシリコン窒化膜１
１２，シリコン酸化膜１１１を順次パターニングする。
その後、レジストパターン１１３を除去する。
【００２０】次に、図２６を参照して上記のシリコン酸
化膜１１１とシリコン窒化膜１１２との積層構造をマス
クとして用いて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、ｎ型エ
ピタキシャル層１０４，１０４ａ表面にフィールド酸化
膜１０６を形成する。このフィールド酸化膜１０６の厚
みは、約１．５μｍ程度である。
【００２１】次に、図２７を参照して、上記のフィール
ド酸化膜１０６をマスクとして用いて、ｎ型エピタキシ
ャル層１０４，１０４ａ表面に、ボロン（Ｂ）などのｐ
型不純物を注入する。それにより、ｐ型ベース領域１０
７が形成される。
【００２２】その後は、砒素（Ａｓ）などのｎ型不純物
をベース領域１０７表面に選択的に導入することによっ
て、ベース領域１０７表面にｎ型コレクタ領域１０８を
形成する。以上の工程を経て、図２１に示されるＩＩＬ
回路を有する半導体装置が形成されることになる。
【００２３】
【発明が解決しようとする課題】しかしながら、上記の
図２１に示されるＩＩＬ回路を有する半導体装置におい
ても、次に説明するような問題があった。再び図２１を
参照して、ベース領域１０７間をフィールド酸化膜１０
６で分離した場合には、ベース領域１０７間の分離幅Ｗ
１は、隣接するベース領域１０７間における寄生ｐｎｐ
動作（寄生バイポーラ動作）によって決定されることに
なる。すなわち、寄生ｐｎｐ動作が起こらない間隔とな
るようにベース領域１０７間の間隔Ｗ１が決定される。
それにより、ベース領域１０７間の間隔Ｗ１の縮小化が
困難となる。それにより、ＩＩＬ回路を有する半導体装
置の小型化に不利になるといった問題点が生じていた。
【００２４】この発明は、上記のような課題を解決する
ためになされたものである。この発明の一つの目的は、
ベース領域間の分離によるベース領域とエミッタ領域間
の接合容量を小さく抑えかつ小型化が可能なＩＩＬ回路
を有する半導体装置およびその製造方法を提供すること
にある。
【００２５】この発明の他の目的は、寄生バイポーラ動
作を抑制でき、かつベース領域とエミッタ領域間の接合
容量を小さく抑え、さらに装置を小型化することが可能
となるＩＩＬ回路を有する半導体装置およびその製造方
法を提供することにある。
【００２６】
【課題を解決するための手段】この発明に基づくＩＩＬ
回路を有する半導体装置は、１つの局面では、主表面を
有する第１導電型の半導体基板と、半導体層と、素子分
離絶縁層と、第１導電型の一対のベース領域と、第２導
電型の不純物領域と、第２導電型のコレクタ領域とを備
える。半導体層は半導体基板の主表面上に形成され、第
１の濃度の第２導電型の不純物を含む。素子分離絶縁層
は、半導体層表面に選択的に形成される。一対のベース
領域は、素子分離絶縁層を挟むように半導体層表面に形
成される。不純物領域は、素子分離絶縁層直下で素子分
離絶縁層下面に近接する半導体層内に形成され、第１の
濃度よりも高い第２の濃度の第２導電型の不純物を含
む。コレクタ領域はベース領域内に形成される。
【００２７】この発明に基づくＩＩＬ回路を有する半導
体装置は、他の局面では、主表面を有する第１導電型の
半導体基板と、第２導電型の半導体層と、第１導電型の
第１と第２のベース領域と、素子分離絶縁層と、第２導
電型の不純物領域と、第２導電型のコレクタ領域とを備
える。半導体層は半導体基板の主表面上に形成され、第
１の濃度の第２導電型の不純物を含む。第１と第２のベ
ース領域は、半導体層表面の所定領域に互いに間隔をあ
けて形成される。素子分離絶縁層は第１と第２のベース
領域を互いに分離しかつ各々を取囲むように半導体層表
面に選択的に形成される。不純物領域は、素子分離絶縁
層直下の半導体層内の領域に形成され、第１の濃度より
も高い第２の濃度の第２導電型の不純物を含み、第１と
第２のベース領域を取囲むように形成される。コレクタ
領域は第１と第２のベース領域表面に形成される。
【００２８】この発明に基づくＩＩＬ回路を有する半導
体装置の製造方法によれば、まず第１導電型の半導体基
板の主表面上に第２導電型の半導体層を形成する。この
半導体層上に所定形状のマスク層を形成する。このマス
ク層をマスクとして用いて半導体層表面に第２導電型の
不純物を導入する。そして、上記のマスク層の一部をマ
スクとして用いて、半導体層表面に熱処理を施すことに
よって、半導体層表面に素子分離絶縁層を形成するとと
もにこの素子分離絶縁層直下に位置する半導体層内の領
域に第２導電型の不純物領域を形成する。上記のマスク
層を除去する。なお、上記の第２導電型の不純物注入用
のマスク層のマスクパターンと、素子分離絶縁層形成用
のマスク層のマスクパターンは同じである。そして、素
子分離絶縁層をマスクとして用いて半導体層表面の所定
領域に第１導電型の不純物を導入することによって、第
１導電型のベース領域を形成する。このベース領域表面
に選択的に第２導電型の不純物を導入することによっ
て、ベース領域表面に第２導電型のコレクタ領域を形成
する。
【００２９】この発明に基づくＩＩＬ回路を有する半導
体装置の製造方法によれば、他の局面では、まず第１導
電型の半導体基板の主表面上に第２導電型の半導体層を
形成する。この半導体層表面に所定形状にパターニング
された第１のマスク層を形成する。この第１のマスク層
をマスクとして用いて半導体層表面に第２導電型の不純
物を導入する。そして、この第１のマスク層を除去す
る。半導体層表面上に所定形状にパターニングされた第
２のマスク層を形成する。この第２のマスク層をマスク
として用いて半導体層に熱処理を施すことによって、半
導体層表面に選択的に素子分離絶縁層を形成するととも
に、この素子分離絶縁層直下に位置する半導体層内の領
域に第２導電型の不純物領域を形成する。そして、第２
のマスク層を除去する。素子分離絶縁層をマスクとして
用いて半導体層表面の所定領域に第１導電型の不純物を
導入することによって第１導電型のベース領域を形成す
る。このベース領域表面に選択的に第２導電型の不純物
を導入することによって、ベース領域表面に第２導電型
のコレクタ領域を形成する。
【００３０】
【作用】この発明に基づくＩＩＬ回路を有する半導体装
置によれば、１つの局面では、素子分離絶縁層直下に不
純物領域が形成されている。この不純物領域に含まれる
第２導電型の不純物濃度は、半導体層内に含まれる第２
導電型の不純物濃度よりも高い。それにより、ベース領
域間の間隔を縮小した場合においても、一対のベース領
域間における寄生バイポーラ動作を効果的に抑制するこ
とが可能となる。それにより、ベース領域間の分離幅、
すなわち素子分離絶縁層の幅を縮小することが可能とな
る。それにより、従来例よりも装置を小型化することが
可能となる。
【００３１】しかしながら、上記のように素子分離絶縁
層下に不純物領域を形成した場合には、ベース領域と半
導体層との間の接合容量の増大が懸念される。しかし、
上記の不純物領域は、素子分離絶縁層下に形成されるの
で、ベース領域に比べて半導体層内の深い位置に形成さ
れることになる。それにより、不純物領域とベース領域
とが近接するごく一部の領域を除いてベース領域近傍の
半導体層の濃度は高くならない。それにより、図２１に
示される従来例よりも接合容量を格段に小さく抑えるこ
とが可能となり、性能面においても問題とはならない。
【００３２】この発明に基づくＩＩＬ回路を有する半導
体装置によれば、他の局面では、不純物領域が第１と第
２のベース領域を取囲むように形成されている。この場
合にも、上記の場合と同様に、第１と第２のベース領域
間の寄生バイポーラ動作を効果的に抑制することが可能
となる。その結果、上記の場合と同様に、ＩＩＬ回路を
有する半導体装置を小型化することが可能となる。
【００３３】この発明に基づくＩＩＬ回路を有する半導
体装置の製造方法によれば、１つの局面では、半導体層
表面の所定領域に予め第２導電型の不純物を導入した状
態で、半導体層に熱処理が施される。それにより、素子
分離絶縁層を形成するとともにこの素子分離絶縁層下に
第２導電型の不純物領域を形成することが可能となる。
【００３４】このとき、素子分離絶縁層と半導体層との
界面においては、従来から一般に知られている不純物の
偏析効果によって、素子分離絶縁層下面近傍に位置する
半導体層内に、上記の不純物領域に含まれる第２導電型
の不純物濃度ピークが形成される。それにより、ベース
領域間の寄生バイポーラ動作を効果的に阻止することが
可能となる。すなわち、ベース領域間の寄生バイポーラ
動作が効果的に抑制されたＩＩＬ回路を有する半導体装
置が得られることになる。
【００３５】また、不純物領域形成用の不純物注入のた
めのマスク層のパターン形状と、素子分離絶縁層形成の
ためのマスク層のパターン形状とを同一のものとするこ
とができる。それにより、不純物領域を新たに形成する
に際して新たなマスク層を形成する必要がなくなる。そ
れにより、製造コストの増大を小さく抑えることが可能
となる。
【００３６】この発明に基づくＩＩＬ回路を有する半導
体装置の製造方法によれば、第１のマスク層と第２のマ
スク層とを形成しているため、上記の場合に比べ製造コ
ストは増大する。しかし、不純物領域形成のための第２
導電型の不純物の注入の際に、不純物形成領域以外の領
域にも第２導電型の不純物を導入することが可能とな
る。たとえば、エミッタ領域として機能する半導体層表
面において、このエミッタ領域の引出電極が形成される
領域下に、同時に第２導電型の不純物を導入することが
可能となる。それにより、その領域における電気的な抵
抗を低減することが可能となる。その結果、高性能なＩ
ＩＬ回路を有する半導体装置が得られる。
【００３７】また、第１のマスク層のパターンの開口幅
よりも第２のマスク層のパターンの開口幅を大きいもの
とした場合には、素子分離絶縁層および不純物領域を形
成した際に、ベース領域と所定間隔をあけて不純物領域
を形成することが可能となる。それにより、ベース領域
端部と不純物領域端部とが接触している場合よりも、ベ
ース領域と不純物領域間に位置する半導体層に含まれる
第２導電型の不純物濃度を低く抑えることができる。そ
れにより、その領域におけるべース領域と半導体層との
接合部の耐圧を向上させることが可能となる。それによ
り、信頼性の高いＩＩＬ回路を有する半導体装置が得ら
れる。
【００３８】
【実施例】以下、この発明に基づく実施例について、図
１〜図１９を用いて説明する。
【００３９】（第１実施例）まず、この発明に基づく第
１の実施例におけるＩＩＬ回路を有する半導体装置およ
びその製造方法について、図１〜図９を用いて説明す
る。図１は、この発明に基づく第１の実施例におけるＩ
ＩＬ回路を有する半導体装置の平面図である。図２は、
図１におけるＩＩ−ＩＩ線に沿う断面図である。図３
は、図１におけるＩＩＩ−ＩＩＩ線に沿う断面図であ
る。
【００４０】まず図１を用いて第１の実施例におけるＩ
ＩＬ回路を有する半導体装置の平面構造について説明す
る。図１を参照して、１つの素子形成領域を取囲むよう
にｐ型分離領域５が環状に形成される。このｐ型分離領
域５によって囲まれる領域内には、ベース領域７が所定
の方向に延びるように３列に形成されている。このベー
ス領域７表面の所定領域にはベース電極形成領域１６が
形成される。
【００４１】ベース領域７表面の所定位置にはｎ型のコ
レクタ領域８が形成される。このコレクタ領域８表面の
所定領域にはコレクタ電極形成領域１４が形成される。
【００４２】上記のベース領域７との間にｎ型エピタキ
シャル層４ａを介在してｐ型拡散領域２０が形成され
る。このｐ型拡散領域２０表面の所定領域にはインジェ
クタ電極形成領域１５が形成される。
【００４３】また、ベース領域７と所定間隔をあけて、
ｎ+ 型拡散領域１８が形成される。このｎ+ 拡散領域１
８表面の所定領域にはエミッタ電極形成領域１７が形成
される。上記のベース領域７，ｐ型拡散領域２０，ｐ型
拡散領域２０とベース領域７とによって挟まれるｎ型エ
ピタキシャル４ａおよびｎ+ 型拡散領域１８を取囲むよ
うにフィールド酸化膜６が選択的に形成されている。
【００４４】次に、図２および図３を用いて、上記のＩ
ＩＬ回路を有する半導体装置の断面構造について説明す
る。まず図２を参照して、本実施例におけるＩＩＬ回路
を有する半導体装置の構造と、図２１に示される従来例
の構造との相違点は、フィールド酸化膜６下に位置する
ｎ型エピタキシャル層４ａ内にｎ型拡散領域１９が形成
されている点である。このｎ型拡散領域１９に含まれる
ｎ型不純物濃度は、ｎ型エピタキシャル層４ａに含まれ
るｎ型不純物濃度よりも高い。
【００４５】このように比較的濃度の高いｎ型拡散領域
１９を有することによって、ベース領域７間の寄生バイ
ポーラ動作（寄生ｐｎｐ動作）を効果的に抑制すること
ができる。それに伴ない、ベース領域７間の間隔を、図
２１に示される従来例よりも縮小することが可能とな
る。それにより、寄生バイポーラ動作を抑制しかつＩＩ
Ｌ回路を有する半導体装置を小型化することが可能とな
る。
【００４６】それ以外の構造に関しては図２１に示され
る従来例と同様である。すなわち、ｐ型半導体基板１の
主表面上にはｎ型エピタキシャル層４，４ａが形成され
る。このｎ型エピタキシャル層４，４ａおよびｐ型半導
体基板１内には、ｎ型埋込層３およびｐ型埋込分離領域
２がそれぞれ形成される。
【００４７】このｐ型埋込分離領域２上にはｐ型分離領
域５が形成される。ｎ型エピタキシャル層４，４ａ表面
の所定位置には、１．５μｍ程度の厚みのフィールド酸
化膜６およびｐ型ベース領域７がそれぞれ形成される。
このｐ型ベース領域７の表面にはｎ型のコレクタ領域８
が形成される。
【００４８】次に、図３を用いて、図１に示されるＩＩ
Ｌを有する半導体装置の他の断面構造について説明す
る。図３を参照して、ベース領域７と所定間隔をあけて
ｐ型拡散領域２０が形成される。このｐ型拡散領域２０
と、ベース領域７と、こられに挟まれるｎ型エピタキシ
ャル層４ａとでラテラルｐｎｐトランジスタＱ１が形成
される。
【００４９】また、ｎ型エピタキシャル層（エミッタ領
域）４ａと、ベース領域７と、コレクタ領域８とでバー
ティカルｎｐｎトランジスタＱ２が形成される。また、
ｎ型エピタキシャル層４ａ表面の所定領域には、ｎ+ 型
拡散領域１８が形成される。このｎ+ 型拡散領域１８上
にはエミッタ電極形成領域１７が形成される。
【００５０】なお、上記の構成において、コレクタ領域
８に含まれるｎ型不純物濃度は、１０20ｃｍ-3程度であ
る。また、ｎ型エピタキシャル層４，４ａに含まれるｎ
型不純物濃度は、１０15〜１０16ｃｍ-3程度である。ま
た、ｎ型拡散領域１９に含まれるｎ型不純物濃度は、好
ましくは、１０16ｃｍ-3より大きく１０17ｃｍ-3以下程
度である。このように、ｎ型拡散領域１９の濃度をｎ型
エピタキシャル層４ａの濃度よりも高くすることによっ
て、ベース領域７間の寄生バイポーラ動作を抑制するこ
とが可能となる。
【００５１】また、ｎ型不純物領域１９に含まれるｎ型
不純物濃度を１０17ｃｍ-3以下程度に抑えることによっ
て、ｎ型拡散領域１９とベース領域７との接触部の耐圧
を比較的小さく抑えられる。それにより、ある程度の信
頼性は確保できる。なお、ベース領域７に含まれるｐ型
不純物濃度は１０18ｃｍ-3程度である。
【００５２】次に、図４を用いて、フィールド酸化膜６
下におけるｎ型の不純物濃度分布についてより詳しく説
明する。図４は、フィールド酸化膜６下におけるｎ型不
純物濃度分布を示す図である。なお、図４に示される不
純物濃度分布図には、図２におけるＩＶ−ＩＶ線に沿う
断面における不純物濃度分布が示されている。
【００５３】図４を参照して、ｎ型拡散領域１９を有す
ることによって、従来例に比べて、フィールド酸化膜６
直下においてｎ型エピタキシャル層４ａに含まれるｎ型
の不純物濃度が高くなっているのがわかる。特に、ｎ型
エピタキシャル層４ａの深さ方向に見て、ｎ型拡散領域
１９の不純物濃度ピークは、フィールド酸化膜６の下面
近傍に位置しているのがわかる。
【００５４】このように、フィールド酸化膜６の直下で
あってフィールド酸化膜６下面近傍にｎ型拡散領域１９
におけるｎ型の不純物濃度ピークが位置することによっ
て、より効果的かつ確実にベース領域７間の寄生バイポ
ーラ動作を抑制することが可能となる。なお、図４に示
されるようなｎ型の不純物濃度分布を示すのは、製造方
法に起因するものであるため、後の製造方法の説明にお
いて詳しく説明する。
【００５５】次に、図５を用いて、本実施例の寄生バイ
ポーラ動作の抑制効果について説明する。なお、後に説
明する第２および第３の実施例においても同様の効果が
得られる。図５は、ゲート間隔比と寄生ｐｎｐトランジ
スタ（Ｔｒ）の電流利得相対比との関係を示すグラフで
ある。
【００５６】なお、ここでゲート間隔比とは、（ベース
領域７間の間隔）／（基準となるある所定のベース領域
７間の間隔）で表わされる値のことである。また、寄生
ｐｎｐＴｒ．電流利得相対比とは、（あるベース領域７
間の間隔における寄生ｐｎｐトランジスタ（Ｔｒ）の電
流利得）／（基準となるある所定のベース領域７間にお
ける寄生ｐｎｐトランジスタ（Ｔｒ）の電流利得）で表
される値である。
【００５７】図５に示されるように、従来例よりも本発
明のほうが、ベース領域７間に働く寄生ｐｎｐトランジ
スタ効果が抑制されているのがわかる。また、ベース領
域７間の間隔が狭くなるほどその低減効果が大きくなっ
ていることがわかる。すなわち、半導体装置を小型化し
た場合においても、寄生ｐｎｐトランジスタ効果（寄生
バイポーラ動作）が効果的に抑制されたＩＩＬ回路を有
する半導体装置が得られることになる。
【００５８】次に、図６〜図９を用いて、上記の第１の
実施例におけるＩＩＬ回路を有する半導体装置の製造方
法について説明する。図６〜図９は、この発明に基づく
第１の実施例におけるＩＩＬ回路を有する半導体装置の
製造工程の特徴的な第１工程〜第４工程を示す断面図で
ある。
【００５９】まず図６を参照して、従来例と同様の工程
を経て、ｐ型半導体基板１の主表面上に、ｎ型埋込層
３，ｐ型埋込分離領域２，ｐ型分離領域５およびｎ型エ
ピタキシャル層４，４ａをそれぞれ形成する。なお、ｎ
型エピタキシャル層４，４ａの厚みＤ１は、３．５〜４
μｍ程度である。
【００６０】次に、図７を参照して、ＣＶＤ法あるいは
熱酸化法などを用いて、ｎ型エピタキシャル層４ａ，４
上に、約５００Å程度の厚みのシリコン酸化膜（ＳｉＯ
2 ）を堆積する。このシリコン酸化膜１１上に、ＣＶＤ
法などを用いて、約１０００Å程度の厚みを有するシリ
コン窒化膜（Ｓｉ3 Ｎ4 ）を形成する。
【００６１】このシリコン窒化膜１２上に所定形状にパ
ターニングされたレジストパターン１３を形成する。こ
のレジストパターン１３をマスクとして用いてシリコン
酸化膜１１およびシリコン窒化膜１２を所定形状にパタ
ーニングする。そして、このレジストパターン１３，シ
リコン窒化膜１２およびシリコン酸化膜１１をマスクと
して用いて、リン（Ｐ）などのｎ型の不純物を、ｎ型エ
ピタキシャル層４ａ表面に注入する。注入条件は、１２
０ＫｅＶ，１×１０13ｃｍ-2程度である。その後、レジ
ストパターン１３を除去する。
【００６２】次に、図８を参照して、上記のシリコン酸
化膜１１およびシリコン窒化膜１２をマスクとして用い
て、高温かつ長時間の熱処理（ＬＯＣＯＳ法）を施す。
それにより、フィールド酸化膜６を選択的に形成すると
ともに、このフィールド酸化膜６下にｎ型拡散領域１９
を形成する。このとき、フィールド酸化膜６の厚みｔ
は、好ましくは、１．５μｍ程度である。また、このと
き、ｎ型拡散領域１９は、１．５〜３．０μｍ程度の拡
散深さＤを有することとなる。さらに、上記のような注
入条件でｎ型の不純物をｎ型エピタキシャル層４ａに導
入することによって、このｎ型拡散領域１９に含まれる
ｎ型の不純物濃度は、１０17ｃｍ-3以下程度に抑えられ
る。
【００６３】さらに、上記のように、ｎ型の不純物を予
めｎ型エピタキシャル層４ａの表面に導入した後にフィ
ールド酸化膜６を形成することによって、図４に示され
るような不純物濃度分布を有するｎ型拡散領域１９が形
成されることになる。
【００６４】これは、リン（Ｐ）などの不純物の酸化膜
に対する偏析効果によってもたらされる現象である。こ
の偏析効果によって、図４に示されるようにフィールド
酸化膜６とｎ型エピタキシャル層４ａとの界面近傍にお
いて、ｎ型エピタキシャル層４ａに含まれるｎ型不純物
濃度が最も高くなる。それにより、効果的に、後の工程
で形成されるベース領域７間の寄生バイポーラ動作を抑
制することが可能となる。
【００６５】次に、図９を参照して、フィールド酸化膜
６をマスクとして用いて、ボロン（Ｂ）などのｐ型不純
物をｎ型エピタキシャル層４ａの表面の所定領域に注入
する。条件は、５０ＫｅＶ，１０14ｃｍ-2程度である。
それにより、ベース領域７を形成する。なお、このベー
ス領域７の形成深さは、０．６μｍ〜０．８μｍ程度で
ある。
【００６６】このようにベース領域７が形成されること
によって、図９に示されるように、ベース領域７の一部
とｎ型拡散領域１９の一部とが接触する。それにより、
ベース領域７とｎ型エピタキシャル層４ａとの接合部の
接合容量は図２１に示される場合に比べて大きくなる。
しかし、ｎ型拡散領域１９はベース領域７に比べてｎ型
エピタキシャル層４ａの深い位置に形成されるので、図
２２に示されるｎ+ エミッタカラーを用いる場合に比べ
ると、ベース領域７とｎ型エピタキシャル層４ａにおけ
る高濃度領域との接合面積は格段に小さくなる。それに
より、図２２に示される場合よりもはるかに接合容量を
低減できる。
【００６７】また、ｎ型拡散領域１９の濃度が１０17ｃ
ｍ-3とｎ+ エミッタカラー領域の濃度（１０19〜１０20
ｃｍ-3）に比べて低くなっている。そのため、ベース領
域７近傍におけるｎ型エピタキシャル層４ａの濃度も、
図２２に示される場合ほど大きくならない。以上のこと
により、本実施例におけるベース領域７とｎ型エピタキ
シャル層４ａとの間の接合容量は、ＩＩＬの性能上問題
とならない程度に小さく抑えられる。
【００６８】その後は、ベース領域７の表面に、砒素
（Ａｓ）などのｎ型不純物を注入することによってコレ
クタ領域８を形成する。条件は、５０ＫｅＶ，１０15ｃ
ｍ-2程度である。以上の工程を経て、図２に示されるＩ
ＩＬ回路を有する半導体装置が得られる。
【００６９】（第２実施例）次に、図１０を用いて、こ
の発明に基づく第２の実施例について説明する。図１０
は、この発明に基づく第２の実施例におけるＩＩＬ回路
を有する半導体装置の部分断面図であり、上記の図３に
対応する断面を示す図である。
【００７０】図１０を参照して、上記の図３に示される
断面構造と異なる点は、ｎ+ 型拡散領域１８下にまで延
在するようにｎ型拡散領域１９が形成されている点であ
る。それ以外の構造に関しては上記の図３に示される第
１の実施例と同様である。
【００７１】このように、ｎ型拡散領域１９を、ｎ+ 型
拡散領域１８下にまで延在させることによって、バーテ
ィカルｎｐｎトランジスタに流れる電流ｉの経路の抵抗
を小さくすることが可能となる。それにより、ｎｐｎト
ランジスタの電流利得を向上させることが可能となる。
【００７２】次に、図１０に示されるＩＩＬ回路を有す
る半導体装置の製造方法について説明する。上記の第１
の実施例においては、フィールド酸化膜６とｎ型拡散領
域１９とを、同一のマスクパターンのマスク層を用いて
形成していた。そのため、ｎ型拡散領域１９はフィール
ド酸化膜６下にのみ形成されていた。
【００７３】したがって、本実施例におけるＩＩＬ回路
を有する半導体装置を得るには、ｎ型拡散領域１９の形
成のためｎ型不純物を注入する際のマスクパターンと、
フィールド酸化膜６を形成する際のマスクパターンとを
異なるものとする必要がある。
【００７４】そのため、フィールド酸化膜６の形成のた
めに新たなマスク層を形成しなければならない。それに
より、上記の第１の実施例よりも製造コストは増大す
る。しかし、ＩＩＬ回路を有する半導体装置の性能を向
上させることは可能となる。なお、図１０に示される構
成においては、ｎ+ 型拡散領域１８下にｎ型拡散領域１
９を延在させる場合を示したが、ＩＩＬ回路を有する半
導体装置における他の部分にｎ型拡散領域１９を延在さ
せるようにしてもよい。
【００７５】（第３実施例）次に、図１１〜図１９を用
いて、この発明に基づく第３の実施例について説明す
る。本実施例は、上記の第１の実施例の改良例である。
そこで、まず、上記の第１の実施例において懸念される
問題点について、図１１および図１２を用いて説明する
こととする。
【００７６】図１１は、上記の第１の実施例におけるフ
ィールド酸化膜６およびｎ型拡散領域１９近傍を拡大し
た断面図である。図１２は、図１１におけるＸＩＩ−Ｘ
ＩＩ線に沿う不純物の濃度分布を示す図である。
【００７７】まず図１１を参照して、前述のように、上
記の第１の実施例においては、ベース領域７とｎ型拡散
領域１９とが接触する領域２１が形成される。この領域
２１内におけるベース領域７とｎ型拡散領域１９との接
合部における濃度勾配は、図１２に示されるように急峻
なものとなる。
【００７８】そのため、ベース領域７とｎ型拡散領域１
９との接合部における接合耐圧の低下が懸念される。す
なわち、その部分において電界集中が生じ易くなり、ベ
ース領域７とｎ型エピタキシャル層（エミッタ領域）４
ａとの間にリーク電流が流れ易くなることが懸念され
る。このような問題点を解消するために考案されたのが
本実施例である。
【００７９】なお、上記の第１の実施例においては、上
記のようなベース領域７とｎ型エピタキシャル層４ａと
の間の接合耐圧の問題に鑑み、ｎ型拡散領域１９の濃度
を比較的低く（１０17ｃｍ-3）設定していた。それによ
りある程度は接合耐圧は確保されるが、十分とはいえな
かった。
【００８０】図１３は、本実施例におけるＩＩＬ回路を
有する半導体装置の部分断面図である。なお、この図１
３には、図２に対応する断面が示されている。
【００８１】図１３を参照して、上記の第１の実施例と
本実施例との相違点は、ベース領域７とｎ型拡散領域１
９ａとが所定間隔をあけて形成されている点である。す
なわち、ベース領域７とｎ型拡散領域１９ａとの間に
は、領域（オフセット領域）２２が介在することとな
る。それ以外の構造に関しては、上記の第１の実施例と
同様である。従って第１の実施例と同様の効果は得られ
る。
【００８２】上記のように、領域２２を有することによ
って、上記の第１の実施例よりも、ベース領域７とｎ型
エピタキシャル層４ａとの接合耐圧を向上させることが
可能となる。その理由について図１４および図１５を用
いて説明する。図１４は、図１３に示されるｎ型拡散領
域１９ａ近傍を拡大した断面図である。図１５は、図１
４に示されるＸＶ−ＸＶ線に沿う断面における不純物濃
度分布図である。
【００８３】まず図１４を参照して、上記の領域２２の
幅Ｗ２は、好ましくは、０．５μｍ〜１．５μｍ程度で
ある。これは、フィールド酸化膜６の形成によるｎ型不
純物の拡散の程度によって決定される値である。また、
領域２２の濃度は、ｎ型エピタキシャル層４ａに含まれ
るｎ型不純物の濃度以上であり、かつｎ型拡散領域１９
ａに含まれるｎ型不純物の濃度よりも低いことが好まし
い。より具体的には、ｎ型拡散領域１９ａに含まれるｎ
不純物濃度は、１０16ｃｍ-3以上で１０17ｃｍ -3より小
さいことが好ましい。
【００８４】それにより、図１５に示されるように、ｎ
型拡散領域１９ａとベース領域７との接合部におけるｎ
型不純物の濃度勾配を、図１２に示される上記の第１の
実施例の場合よりも緩やかにすることが可能となる。そ
れにより、ベース領域７とｎ型エピタキシャル層４ａと
の間の接合耐圧を向上させることが可能となる。なお図
１５においては、上記の第１の実施例の場合を点線で示
している。
【００８５】次に、図１６〜図１９を用いて、上記の第
３の実施例におけるＩＩＬ回路を有する半導体装置の製
造方法について説明する。図１６〜図１９は、上記の第
３の実施例におけるＩＩＬ回路を有する半導体装置の特
徴的な第１工程〜第４工程を示す拡大断面図である。
【００８６】まず図１６を参照して、上記の第１の実施
例と同様の工程を経て、ｐ型分離領域（図示せず）まで
を形成する。その後、図１６に示されるように、所定形
状にパターニングされたレジストパターン２３を、ｎ型
エピタキシャル層４ａ表面上に形成する。このとき、レ
ジストパターン２３の開口部の開口幅はＷ３である。
【００８７】このレジストパターン２３をマスクとして
用いて、リン（Ｐ）などのｎ型不純物をｎ型エピタキシ
ャル層４ａの表面に注入する。条件は、第１の実施例の
場合と同様である。その後、レジストパターン２３を除
去する。
【００８８】次に、図１７を参照して上記の第１の実施
例と同様の方法で、ｎ型エピタキシャル層４ａ表面上
に、シリコン酸化膜１１，シリコン窒化膜１２を順次堆
積する。そして、このシリコン酸化膜１１およびシリコ
ン窒化膜１２を所定形状にパターニングする。
【００８９】このとき、シリコン酸化膜１１およびシリ
コン窒化膜１２に形成された開口部の開口幅Ｗ４を、上
記のレジストパターン２３の開口幅Ｗ３よりも大きくす
る。具体的には、Ｗ４−Ｗ３＝１〜３μｍの関係となる
ことが好ましい。すなわち、図１７に示されるＷ５は、
０．５〜１．５μｍ程度となることが好ましい。
【００９０】次に、図１８を参照して、上記の第１の実
施例の場合と同様に、１．５μｍ程度の厚みのフィール
ド酸化膜６を形成する。このフィールド酸化膜６は上記
の第１の実施例の場合と同様の熱処理（ＬＯＣＯＳ法）
を施すことによって形成される。
【００９１】このとき同時に、フィールド酸化膜６直下
に、ｎ型拡散領域１９ａが形成されることになる。この
ｎ型拡散領域１９ａのフィールド酸化膜６下面からの拡
散深さは、１．０〜２．０μｍ程度である。このｎ型拡
散領域１９ａの平面幅Ｗ３は、フィールド酸化膜６の幅
Ｗ４よりも小さいものとなる。それにより、領域２２を
形成することが可能となる。
【００９２】次に、図１９を参照して、上記の第１の実
施例と同様の方法で、フィールド酸化膜６をマスクとし
て用いてｎ型エピタキシャル層４ａ表面にボロン（Ｂ）
などのｐ型不純物を注入する。それにより、ベース領域
７を形成する。
【００９３】このとき、ｎ型拡散領域１９ａの両端部
が、フィールド酸化膜６の両側面から幅Ｗ５だけ内側に
ずれるように形成されているので、ベース領域７とｎ型
拡散領域１９ａとを所定間隔をあけて形成することが可
能となる。それにより、ベース領域７とｎ型拡散領域１
９ａとの間の接合耐圧を上記の第１の実施例よりも向上
させることが可能となる。
【００９４】また、図１９に示されるように、領域２２
が形成されることによって、ｎ型拡散領域１９ａの不純
物濃度を高く設定することも可能となる。より具体的に
は、１０17ｃｍ-3より大きくすることも可能となる。そ
れにより、上記の第１の実施例の場合よりもさらに寄生
バイポーラ動作を抑制することが可能となる。
【００９５】なお、上記の各実施例においてｐ型とｎ型
とを入れ替えても同様の効果が得られる。
【００９６】
【発明の効果】以上説明したように、本発明に基づくＩ
ＩＬ回路を有する半導体装置によれば、素子分離絶縁層
直下に不純物領域を形成することによって、ベース領域
間の寄生バイポーラ動作を効果的に抑制することが可能
となる。それにより、ベース領域間の間隔を図２１に示
される従来例よりも縮小することが可能となる。さら
に、不純物領域は素子分離絶縁体層下に形成されるの
で、ベース領域と半導体層との間の接合容量もあまり増
大しない。それにより、性能を低下させることなくかつ
小型化され、高い信頼性を有するＩＩＬ回路を有する半
導体装置を得ることが可能となる。
【００９７】この発明に基づくＩＩＬ回路を有する半導
体装置の製造方法によれば、素子分離絶縁層下面近傍に
不純物濃度ピークを有する不純物領域を、素子分離絶縁
層と同時に形成することが可能となる。それにより、寄
生バイポーラ動作が効果的に抑制されたＩＩＬ回路を有
する半導体装置があまり製造コストを増大させることな
く得られる。また、同一のマスクパターンを有するマス
ク層を用いて素子分離絶縁層および不純物領域を形成し
た場合には、不純物領域を形成するための新たなマスク
層を形成する必要がなくなる。それにより、不純物領域
の形成に際して、製造コストの増大を小さく抑えること
が可能となる。
【図面の簡単な説明】
【図１】この発明に基づく第１の実施例におけるＩＩＬ
回路を有する半導体装置の平面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
【図３】図１におけるＩＩＩ−ＩＩＩ線に沿う断面図で
ある。
【図４】図２におけるＩＶ−ＩＶ線に沿う不純物濃度分
布を示す図である。
【図５】ゲート間隔比と寄生ｐｎｐＴｒ．電流利得相対
比との関係を示す図である。
【図６】この発明に基づく第１の実施例におけるＩＩＬ
回路を有する半導体装置の特徴的な製造工程の第１工程
を示す断面図である。
【図７】この発明に基づく第１の実施例におけるＩＩＬ
回路を有する半導体装置の特徴的な製造工程の第２工程
を示す断面図である。
【図８】この発明に基づく第１の実施例におけるＩＩＬ
回路を有する半導体装置の特徴的な製造工程の第３工程
を示す断面図である。
【図９】この発明に基づく第１の実施例におけるＩＩＬ
回路を有する半導体装置の特徴的な製造工程の第４工程
を示す断面図である。
【図１０】この発明に基づく第２の実施例におけるＩＩ
Ｌ回路を有する半導体装置の部分断面図であり、図３に
対応する断面を示す図である。
【図１１】図２におけるｎ型拡散領域近傍を拡大した断
面図である。
【図１２】図１１におけるＸＩＩ−ＸＩＩ線に沿う不純
物濃度分布図である。
【図１３】この発明に基づく第３の実施例におけるＩＩ
Ｌ回路を有する半導体装置を示す部分断面図であり、図
２に対応する断面を示す図である。
【図１４】図１３におけるｎ型拡散領域近傍を拡大した
断面図である。
【図１５】図１４におけるＸＶ−ＸＶ線に沿う不純物濃
度分布を示す図である。
【図１６】この発明に基づく第３の実施例におけるＩＩ
Ｌ回路を有する半導体装置の特徴的な製造工程の第１工
程を示す断面図である。
【図１７】この発明に基づく第３の実施例におけるＩＩ
Ｌ回路を有する半導体装置の特徴的な製造工程の第２工
程を示す断面図である。
【図１８】この発明に基づく第３の実施例におけるＩＩ
Ｌ回路を有する半導体装置の特徴的な製造工程の第３工
程を示す断面図である。
【図１９】この発明に基づく第３の実施例におけるＩＩ
Ｌ回路を有する半導体装置の特徴的な製造工程の第４工
程を示す断面図である。
【図２０】従来のＩＩＬ回路の一例を示す等価回路図で
ある。
【図２１】従来のＩＩＬ回路を有する半導体装置の部分
断面図である。
【図２２】ベース領域間の分離をエミッタカラー領域を
用いた場合の従来のＩＩＬ回路を有する半導体装置を示
す部分断面図である。
【図２３】図２１に示されるＩＩＬ回路を有する半導体
装置の製造工程の第１工程を示す断面図である。
【図２４】図２１に示されるＩＩＬ回路を有する半導体
装置の製造工程の第２工程を示す断面図である。
【図２５】図２１に示されるＩＩＬ回路を有する半導体
装置の製造工程の第３工程を示す断面図である。
【図２６】図２１に示されるＩＩＬ回路を有する半導体
装置の製造工程の第４工程を示す断面図である。
【図２７】図２１に示されるＩＩＬ回路を有する半導体
装置の製造工程の第５工程を示す断面図である。
【符号の説明】
１，１０１ ｐ型半導体基板 ２，１０２ ｐ型埋込分離領域 ３，１０３ ｎ型埋込層 ４，４ａ，１０４，１０４ａ ｎ型エピタキシャル層 ５，１０５ ｐ型分離領域 ６，１０６ フィールド酸化膜 ７，１０７ ベース領域 ８，１０８ コレクタ領域 １０９ ｎ+ エミッタカラー領域 １１，１１１，１１０ シリコン酸化膜 １２，１１２ シリコン窒化膜 １３，１１３ レジストパターン １４ コレクタ電極形成領域 １５ インジェクタ電極形成領域 １６ ベース電極形成領域 １７ エミッタ電極形成領域 １８ ｎ+ 型拡散領域 １９，１９ａ ｎ型拡散領域 ２０ ｐ型拡散領域 ２１，２２ 領域

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面上に形成され第１の濃度の第２
    導電型の不純物を含み、エミッタ領域となる半導体層
    と、 前記半導体層表面に選択的に形成された素子分離絶縁層
    と、 前記素子分離絶縁層を挟むように前記半導体層表面に形
    成された第１導電型の一対のベース領域と、 前記素子分離絶縁層直下で前記素子分離絶縁層下面に近
    接する前記半導体層内に形成され、前記第１の濃度より
    も高い第２の濃度の第２導電型の不純物を含む不純物領
    域と、 前記ベース領域内に形成された第２導電型のコレクタ領
    域と、 を備えた、ＩＩＬ回路を有する半導体装置。
  2. 【請求項２】 前記半導体層と前記ベース領域と前記コ
    レクタ領域とで前記半導体層の深さ方向に第１のバイポ
    ーラトランジスタが形成され、 前記ＩＩＬ回路を有する半導体装置は、さらに、前記半
    導体層表面のラテラル方向に形成された第２のバイポー
    ラトランジスタを備え、 前記ベース領域は前記第２のバイポーラトランジスタの
    コレクタとしての機能をも有し、 前記半導体層表面の所定領域には前記ベース領域と所定
    間隔をあけて形成され前記第２のバイポーラトランジス
    タのエミッタとして機能する第１導電型の第２の不純物
    領域が形成され、 前記半導体層表面の所定領域には、さらに、前記第２の
    濃度よりも高い第３の濃度の第２導電型の不純物を含む
    第３の不純物領域が形成される、請求項１に記載のＩＩ
    Ｌ回路を有する半導体装置。
  3. 【請求項３】 前記第３の不純物領域を取囲むように前
    記素子分離絶縁層が形成され、前記不純物領域は前記素
    子分離絶縁層下から前記第３の不純物領域下にまで延在
    するように形成される、請求項２に記載のＩＩＬ回路を
    有する半導体装置。
  4. 【請求項４】 前記素子分離絶縁層下面に近接する前記
    不純物領域内の領域に、前記不純物領域における第２導
    電型の不純物濃度ピークが位置する、請求項１に記載の
    ＩＩＬ回路を有する半導体装置。
  5. 【請求項５】 前記不純物領域に含まれる第２導電型の
    不純物濃度は、１０ 16ｃｍ-3より大きく１０17ｃｍ-3以
    下であり、前記半導体層に含まれる第２導電型の不純物
    濃度は１０16ｃｍ-3である、請求項１に記載のＩＩＬ回
    路を有する半導体装置。
  6. 【請求項６】 前記不純物領域は、前記一対のベース領
    域と所定間隔をあけて設けられる、請求項１に記載のＩ
    ＩＬ回路を有する半導体装置。
  7. 【請求項７】 前記素子分離絶縁層の下面近傍であっ
    て、前記不純物領域と前記ベース領域とによって挟まれ
    る領域における前記半導体層に含まれる第２導電型の不
    純物濃度は、前記第１の濃度以上でありかつ前記第２の
    濃度よりも低い、請求項６に記載のＩＩＬ回路を有する
    半導体装置。
  8. 【請求項８】 前記不純物領域に含まれる第２導電型の
    不純物濃度は、１０ 17ｃｍ-3より高い、請求項６に記載
    のＩＩＬ回路を有する半導体装置。
  9. 【請求項９】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面上に形成され第１の濃度の第２
    導電型の不純物を含む半導体層と、 前記半導体層表面の所定領域に互いに間隔をあけて形成
    された第１と第２の第１導電型のベース領域と、 前記第１と第２のベース領域を互いに分離しかつ各々を
    取囲むように前記半導体層表面に選択的に形成された素
    子分離絶縁層と、 前記素子分離絶縁層直下の前記半導体層内の領域に形成
    され、前記第１の濃度よりも高い第２の濃度の第２導電
    型の不純物を含み、前記第１と第２のベース領域を取囲
    むように形成された不純物領域と、 前記第１と第２のベース領域表面に形成された第２導電
    型のコレクタ領域と、 を備えたＩＩＬ回路を有する半導体装置。
  10. 【請求項１０】 第１導電型の半導体基板の主表面に第
    ２導電型の半導体層を形成する工程と、 前記半導体層表面上に所定形状のマスク層を形成する工
    程と、 前記マスク層をマスクとして用いて前記半導体層表面に
    第２導電型の不純物を導入する工程と、 前記マスク層の一部をマスクとして用いて前記半導体層
    表面に熱処理を施すことによって、前記半導体層表面に
    素子分離絶縁層を形成するとともに前記素子分離絶縁層
    直下に位置する前記半導体層内の領域に第２導電型の不
    純物領域を形成する工程と、 前記マスク層を除去する工程と、 前記素子分離絶縁層をマスクとして用いて前記半導体層
    表面の所定領域に第１導電型の不純物を導入することに
    よって第１導電型のベース領域を形成する工程と、 前記ベース領域表面に選択的に第２導電型の不純物を導
    入することによって第２導電型のコレクタ領域を形成す
    る工程と、 を備えたＩＩＬ回路を有する半導体装置の製造方法。
  11. 【請求項１１】 前記マスク層を形成する工程は、 前記半導体層表面上にシリコン酸化膜を形成する工程
    と、 前記シリコン酸化膜上にシリコン窒化膜を形成する工程
    と、 前記シリコン窒化膜上に所定形状にパターニングされた
    レジストパターンを形成する工程と、 前記レジストパターンをマスクとして用いて前記シリコ
    ン酸化膜および前記シリコン窒化膜を所定形状にパター
    ニングする工程とを含み、 前記第２導電型の不純物を前記半導体層表面に導入する
    工程は、 前記第２導電型の不純物を前記半導体層表面に導入した
    後に前記レジストパターンを除去する工程を含む、請求
    項１０に記載のＩＩＬ回路を有する半導体装置の製造方
    法。
  12. 【請求項１２】 第１導電型の半導体基板の主表面上に
    第２導電型の半導体層を形成する工程と、 前記半導体層表面に所定形状にパターニングされた第１
    のマスク層を形成する工程と、 前記第１のマスク層をマスクとして用いて前記半導体層
    表面に第２導電型の不純物を導入する工程と、 前記第１のマスク層を除去する工程と、 前記半導体層表面上に所定形状にパターニングされた第
    ２のマスク層を形成する工程と、 前記第２のマスク層をマスクとして用いて前記半導体層
    に熱処理を施すことによって、前記半導体層表面に選択
    的に素子分離絶縁層を形成するとともに、前記素子分離
    絶縁層直下に位置する前記半導体層内の領域に第２導電
    型の不純物領域を形成する工程と、 前記第２のマスク層を除去する工程と、 前記素子分離絶縁層をマスクとして用いて前記半導体層
    表面の所定領域に第１導電型の不純物を導入することに
    よって第１導電型のベース領域を形成する工程と、 前記ベース領域表面に選択的に第２導電型の不純物を導
    入することによって第２導電型のコレクタ領域を形成す
    る工程と、 を備えたＩＩＬ回路を有する半導体装置の製造方法。
  13. 【請求項１３】 前記第１のマスク層は、前記半導体層
    表面の第１の領域を露出させる第１の開口幅の開口部を
    有し、 前記第２のマスク層は、前記第１の領域と前記第１の領
    域を取り囲む前記半導体層表面の第２の領域との双方を
    露出させ、前記第１の開口幅よりも大きい第２の開口幅
    の開口部を有する、請求項１２に記載のＩＩＬ回路を有
    する半導体装置製造方法。
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