JPS5929440A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5929440A JPS5929440A JP13858782A JP13858782A JPS5929440A JP S5929440 A JPS5929440 A JP S5929440A JP 13858782 A JP13858782 A JP 13858782A JP 13858782 A JP13858782 A JP 13858782A JP S5929440 A JPS5929440 A JP S5929440A
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- 238000000034 method Methods 0.000 abstract description 8
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- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、特に、多品種少鼠生産
品のＬＳＩ化に適するマスタスライス方式のゲートアレ
イＬＳＩに適した半導体集積回路装置に関する。
品のＬＳＩ化に適するマスタスライス方式のゲートアレ
イＬＳＩに適した半導体集積回路装置に関する。
マスタスライス方式のゲートアレイＬＳＩとは、Ｌ８Ｉ
ｅｊ７Ｊ造する時に用いる１０数枚のホトマスクのうち
で配線に相当するマスクのみを開発品種に応じて作成し
て所望の電気回路動作を有するＬＳＩを製造するもので
ある。このマスタスライスの概念は１９６ｔ１年代頃か
らあると言われている。
ｅｊ７Ｊ造する時に用いる１０数枚のホトマスクのうち
で配線に相当するマスクのみを開発品種に応じて作成し
て所望の電気回路動作を有するＬＳＩを製造するもので
ある。このマスタスライスの概念は１９６ｔ１年代頃か
らあると言われている。
従来のゲートアレイＬＳＩの構成を第１図に示す。半導
体チップ１０はその外周にポンディングパッド及び入出
力回路領域１４金持ち、内部にはトランジスタ等の素子
から成る基本セル１１（ｉ７ｘ軸方向に配列した基本セ
ル列１２を配線領域１３をはさんでｙ軸方向に多数個並
設した構成を採っている。所望の′眠気回路動作を得る
ために、隣接した基本セル１１全１個あるいは数個結線
してＮＡＮＤゲートやフリップフロップ等を形成する。
体チップ１０はその外周にポンディングパッド及び入出
力回路領域１４金持ち、内部にはトランジスタ等の素子
から成る基本セル１１（ｉ７ｘ軸方向に配列した基本セ
ル列１２を配線領域１３をはさんでｙ軸方向に多数個並
設した構成を採っている。所望の′眠気回路動作を得る
ために、隣接した基本セル１１全１個あるいは数個結線
してＮＡＮＤゲートやフリップフロップ等を形成する。
そして複数貼の基本セル１１で形成した各種論理ゲート
間を論理図に従って配線することによって１つのＬＳＩ
を構成する。
間を論理図に従って配線することによって１つのＬＳＩ
を構成する。
第２図に基本セル１１の１例′り平面図を示す。
基本セル１１は、Ｐチャネル形Ｎ１０ｓトランジスタの
ソースあるいはドレインとなるＰ＋形領領域２０Ｎチャ
ネル形ＭＯ８）ランジスタのソースあるいはドレインと
なるＮ＋形領領域２１Ｎ４形領域２１を形成するために
Ｎ形基板内に形成されルＰ−ＷＥＬＪ、領域２５、Ｐ及
びＮチャネル形ＭＯＳトランジスタのポリｓｉゲート電
極２２、両トランジスタに電源を供給するＶＣＣ４源線
２６、ＧＮＤ電源線２７、ソースあるいはドレインとな
るｐ ＋。
ソースあるいはドレインとなるＰ＋形領領域２０Ｎチャ
ネル形ＭＯ８）ランジスタのソースあるいはドレインと
なるＮ＋形領領域２１Ｎ４形領域２１を形成するために
Ｎ形基板内に形成されルＰ−ＷＥＬＪ、領域２５、Ｐ及
びＮチャネル形ＭＯＳトランジスタのポリｓｉゲート電
極２２、両トランジスタに電源を供給するＶＣＣ４源線
２６、ＧＮＤ電源線２７、ソースあるいはドレインとな
るｐ ＋。
Ｎ＋＋散層２０．２１とＡｔ配線（図示せず）とｆ 接
ｉａするためのコンタクト孔２４、及びゲート電極２２
全形成しているポリＳｔとＡｔ配線とを接続するための
コンタクト孔２３から構成されている。
ｉａするためのコンタクト孔２４、及びゲート電極２２
全形成しているポリＳｔとＡｔ配線とを接続するための
コンタクト孔２３から構成されている。
第３図は基本セル１１の断面構造、配線領域１３及び配
線層の構造全展開して示したものである。第２図と同一
記号は同−物及び相当物を示す。
線層の構造全展開して示したものである。第２図と同一
記号は同−物及び相当物を示す。
Ｎ形の基板３０の一方の表面側にトランジスタ等の素子
が形成でれる。フィールド酸化膜３１は配線１−域１３
のドに広く仔仕し、１μｍ０程度の膜厚である。トラン
ジスタのゲート１ＪＬ極２２の下にはケート酸化膜４０
がろり、膜厚は５００〜１０００Ａである。ゲート電極
２２等を構成するポＩＪ Ｓ ｉ配線の上には第１の絶
縁膜３２があり、この上にＡｔで長手方向を基本セル列
と平行に、電源配線２６．２７やＡｔの第１配線３５及
び３６が形成される。ここで第１配線３５は論理ブロッ
ク内の結線を行ない、第′、、オ配線３６は配線領域に
設けられ論理ブロック間の結線を行なう。ポリＳｉ配８
６るいは拡散）ｔＩＩ２ｏ、２１とＡｔの第１配線と全
接続する必要のある時は第１の絶縁膜３２にコンタクト
孔２３．２４を開ける。第１配線上には第２の絶縁膜３
３が、更にその上に長手方向が基本セル列と直交するよ
うにＡｔの第２配ｄ３８．３９が形成されている。第１
配線と第２配線とを接続する必要のある時は第２の絶縁
膜３３にコンタクト孔３７を開ける。最上層には第３の
絶縁膜３４があり、トランジスタ、配線を保護している
。一般のゲートアレイＬＳＩでは、第１配線、第２配線
及び両者を接続するために必要な部分にコンタクト孔３
７を設けた第２の絶縁膜３３を品種毎に変えて所望のＬ
ＳＩを得る場合が多い。また、第１配線とポリｓｉ配線
及び拡散層とを接続するために必要な部分にコンタクト
孔２３．２４を設けた第１の絶縁膜３２も変えている例
もある。
が形成でれる。フィールド酸化膜３１は配線１−域１３
のドに広く仔仕し、１μｍ０程度の膜厚である。トラン
ジスタのゲート１ＪＬ極２２の下にはケート酸化膜４０
がろり、膜厚は５００〜１０００Ａである。ゲート電極
２２等を構成するポＩＪ Ｓ ｉ配線の上には第１の絶
縁膜３２があり、この上にＡｔで長手方向を基本セル列
と平行に、電源配線２６．２７やＡｔの第１配線３５及
び３６が形成される。ここで第１配線３５は論理ブロッ
ク内の結線を行ない、第′、、オ配線３６は配線領域に
設けられ論理ブロック間の結線を行なう。ポリＳｉ配８
６るいは拡散）ｔＩＩ２ｏ、２１とＡｔの第１配線と全
接続する必要のある時は第１の絶縁膜３２にコンタクト
孔２３．２４を開ける。第１配線上には第２の絶縁膜３
３が、更にその上に長手方向が基本セル列と直交するよ
うにＡｔの第２配ｄ３８．３９が形成されている。第１
配線と第２配線とを接続する必要のある時は第２の絶縁
膜３３にコンタクト孔３７を開ける。最上層には第３の
絶縁膜３４があり、トランジスタ、配線を保護している
。一般のゲートアレイＬＳＩでは、第１配線、第２配線
及び両者を接続するために必要な部分にコンタクト孔３
７を設けた第２の絶縁膜３３を品種毎に変えて所望のＬ
ＳＩを得る場合が多い。また、第１配線とポリｓｉ配線
及び拡散層とを接続するために必要な部分にコンタクト
孔２３．２４を設けた第１の絶縁膜３２も変えている例
もある。
こういったゲートアレイでは第１配線がＸ軸方向に走る
配線領域１３が固定であり、現状では１０〜３０本程度
の間隔がある。しかしＬＳＩを構成する場合、ランダム
な論理回路とデータの１１ｎ全記憶するレジスタ群との
組合せになる場合が多い。そしてレジスタ群を構成した
場合、アドレス線とデータ線が走るのみで配線領域の大
部分が無駄になり、はなはだ不経済であった。ゲート数
がＬＳＩの大規模化とともに増大すると、第４図に示す
ようにＸ方向に並ぶ基本セル列４２も増大するので、配
線領域４３も増大する。したがって第５図に示すように
半導体チップ面積の中で配線領域面積分の占める割合が
増大して半導体チップサイズの巨大化をもたらす。
配線領域１３が固定であり、現状では１０〜３０本程度
の間隔がある。しかしＬＳＩを構成する場合、ランダム
な論理回路とデータの１１ｎ全記憶するレジスタ群との
組合せになる場合が多い。そしてレジスタ群を構成した
場合、アドレス線とデータ線が走るのみで配線領域の大
部分が無駄になり、はなはだ不経済であった。ゲート数
がＬＳＩの大規模化とともに増大すると、第４図に示す
ようにＸ方向に並ぶ基本セル列４２も増大するので、配
線領域４３も増大する。したがって第５図に示すように
半導体チップ面積の中で配線領域面積分の占める割合が
増大して半導体チップサイズの巨大化をもたらす。
そこで、本発明者等は％願昭５６−６６９１８号におい
てその改良を提案している。これは、第６図に示すよう
に基本セル列１２の間の領域、従来の配線領域にレジス
タ群全構成する時に必ず使用する素子６１．６２を配置
し、実装効率を上げるものである。第６図に於いて、６
１は二対のＰＭＯ８，ＮＭＯ８）ランジスタ、６２は一
対の■）八４０８． ＮＭＯＳ トランジスタ、６０は
ポリＳ１ゲート電極である。第６図の例では第７図に示
す様なレジスタを効率よく構成できる。以下それを説明
する。第７図に示したレジスタは、クロックドインバー
タ７０．７１の交互のハイインピーダンク状態を利用し
定レジスタ回路である。
てその改良を提案している。これは、第６図に示すよう
に基本セル列１２の間の領域、従来の配線領域にレジス
タ群全構成する時に必ず使用する素子６１．６２を配置
し、実装効率を上げるものである。第６図に於いて、６
１は二対のＰＭＯ８，ＮＭＯ８）ランジスタ、６２は一
対の■）八４０８． ＮＭＯＳ トランジスタ、６０は
ポリＳ１ゲート電極である。第６図の例では第７図に示
す様なレジスタを効率よく構成できる。以下それを説明
する。第７図に示したレジスタは、クロックドインバー
タ７０．７１の交互のハイインピーダンク状態を利用し
定レジスタ回路である。
凍ず第８図でクロックドインバータについて説り」する
。クロックドインバータ８１ｉＰＭＯ８）ランジスタ８
２、ＮＭＯＳ）ランジスタ８３で示すと第８図（ｂ）の
様になる。人力８４はＰＭＯ８，ＮＭＯＳトランジスタ
８２．８３に入力される。コントロール信号８６はＰＭ
ＯＳトランジスタに入力され、一般にはその反転値をも
つコントロール信号８７がＮへｌ０８）ランジスタに入
力される。コントロール信号８６がＪＪＯＷレベルで、
コントロール信号８７がＨｉｇｈレベルの時は、それぞ
れの信号が入力しているＭＯＳトランジスタはオン状態
になるのでクロックドインバータは通常のインバータと
して動作する。一方コントロール信号８６が１４ｉｇｈ
レベルでコントロール信号８７がＬＯＷ レベルの時は
それぞれの信号が入力している〜１０Ｓトランジスタが
オフ状態になるので出力信号８５はハイインピーダンス
状態となる。第７図に戻って、このレジスタ回路は第７
図（ａ）に示ケれるクロックドインバータ７０．７１と
インバータ７２から構成される本体と、第７図（ｂ）に
示されるアドレス信号７７．７８によってクロックドイ
ンバータ７０．７１の状態を制御するＮＡＮＤゲート７
３とインバータ７４から構成される制御部から成る。
。クロックドインバータ８１ｉＰＭＯ８）ランジスタ８
２、ＮＭＯＳ）ランジスタ８３で示すと第８図（ｂ）の
様になる。人力８４はＰＭＯ８，ＮＭＯＳトランジスタ
８２．８３に入力される。コントロール信号８６はＰＭ
ＯＳトランジスタに入力され、一般にはその反転値をも
つコントロール信号８７がＮへｌ０８）ランジスタに入
力される。コントロール信号８６がＪＪＯＷレベルで、
コントロール信号８７がＨｉｇｈレベルの時は、それぞ
れの信号が入力しているＭＯＳトランジスタはオン状態
になるのでクロックドインバータは通常のインバータと
して動作する。一方コントロール信号８６が１４ｉｇｈ
レベルでコントロール信号８７がＬＯＷ レベルの時は
それぞれの信号が入力している〜１０Ｓトランジスタが
オフ状態になるので出力信号８５はハイインピーダンス
状態となる。第７図に戻って、このレジスタ回路は第７
図（ａ）に示ケれるクロックドインバータ７０．７１と
インバータ７２から構成される本体と、第７図（ｂ）に
示されるアドレス信号７７．７８によってクロックドイ
ンバータ７０．７１の状態を制御するＮＡＮＤゲート７
３とインバータ７４から構成される制御部から成る。
このレジスタが選択されると、アドレス信号７７゜７８
（ｄ、 Ｈｉｇｈレベルであるのでコントロール信号
７５ （（ｌ ＬＯＷレベルでコントロール信号７６（
ｔ”１）（ｉｇｈレベルとなる。したがってクロックド
インバータ７０は通常のインバータとして働き、クロッ
クドインバータ７１の出力は）・イインピーダンスとな
る。故にレジスタ出力８０には入カフ９と同じ値が現わ
れる。レジスタが選択されていない時には、アドレス信
号７７と７８とのどちらか一方がＬＯＷ レベルである
ので、コントロール（ｉ号７５ハ■−１ｉｇｈレベルで
コントロール信号７６はＬＯＷ レベルとなる。したが
ってクロックドインバータ７０の出力はハイインピーダ
ンス状悲となり、クロックドインバータ７１はインバー
タとしてＩ４１Ｉｌ＜。そしてクロックドインバータ７
１とインバータ７２でフリップフロップを構成してデー
タを保持す゛る。第７図のレジスタ回路の本体は１０個
のトランジスタが必要であるので例えば第２図に示す基
本セル２．５個必要である。したがって第６図の例では
基本セル列１２の間に、基本セル２．５個当りに制御ｌ
１部構成に必要な２対のＰＭＯ８゜ＮＭＯＳ トランジ
スタ６１と１対のＰＭＯＢ、ＮＭＯＳトランジスタ６２
を設けたものである。
（ｄ、 Ｈｉｇｈレベルであるのでコントロール信号
７５ （（ｌ ＬＯＷレベルでコントロール信号７６（
ｔ”１）（ｉｇｈレベルとなる。したがってクロックド
インバータ７０は通常のインバータとして働き、クロッ
クドインバータ７１の出力は）・イインピーダンスとな
る。故にレジスタ出力８０には入カフ９と同じ値が現わ
れる。レジスタが選択されていない時には、アドレス信
号７７と７８とのどちらか一方がＬＯＷ レベルである
ので、コントロール（ｉ号７５ハ■−１ｉｇｈレベルで
コントロール信号７６はＬＯＷ レベルとなる。したが
ってクロックドインバータ７０の出力はハイインピーダ
ンス状悲となり、クロックドインバータ７１はインバー
タとしてＩ４１Ｉｌ＜。そしてクロックドインバータ７
１とインバータ７２でフリップフロップを構成してデー
タを保持す゛る。第７図のレジスタ回路の本体は１０個
のトランジスタが必要であるので例えば第２図に示す基
本セル２．５個必要である。したがって第６図の例では
基本セル列１２の間に、基本セル２．５個当りに制御ｌ
１部構成に必要な２対のＰＭＯ８゜ＮＭＯＳ トランジ
スタ６１と１対のＰＭＯＢ、ＮＭＯＳトランジスタ６２
を設けたものである。
このようにレジスタを構成する際には有効であるが、基
本セル間の素子も使用して、ランダムな論理回路を構成
すると配線チャネルが不足するという問題がある。
本セル間の素子も使用して、ランダムな論理回路を構成
すると配線チャネルが不足するという問題がある。
本発明の目的は、素子と配線領域を無駄にすることなく
各種回路を構成できる機能集積密度の高いマスタスライ
ス方式のゲートアレイＬＳＩに適した半導体集積回路装
置を提供するにある。
各種回路を構成できる機能集積密度の高いマスタスライ
ス方式のゲートアレイＬＳＩに適した半導体集積回路装
置を提供するにある。
本発明の第１のｌ特徴とするところは、一方の主面側に
少なくとも、ソース或いはドレインを直列接続した少な
くとも２連の一方導電型のＭＯＳトランジスタと、ソー
ス或いはドレインを直列接続した少なくとも２連の他方
導電型のＭＯＳ）ランジスタとを一方向に並設した基本
セルを上記一方向に多数個並設して基本セル列とし、該
基本セル列を基本セル列と直角方向に多数個並設してな
る半導体チップと、該半導体チップ上に絶縁膜を介して
積層され、基本セル内及び基本セル間を接続する複数層
の配線とを具備するものにおいて、上記直角方向に隣接
する任意の二つの基本セルの対向するそれぞれの上記中
なくとも２連のＭＯＳ）ランジスタは同一導電型とする
ことにある。
少なくとも、ソース或いはドレインを直列接続した少な
くとも２連の一方導電型のＭＯＳトランジスタと、ソー
ス或いはドレインを直列接続した少なくとも２連の他方
導電型のＭＯＳ）ランジスタとを一方向に並設した基本
セルを上記一方向に多数個並設して基本セル列とし、該
基本セル列を基本セル列と直角方向に多数個並設してな
る半導体チップと、該半導体チップ上に絶縁膜を介して
積層され、基本セル内及び基本セル間を接続する複数層
の配線とを具備するものにおいて、上記直角方向に隣接
する任意の二つの基本セルの対向するそれぞれの上記中
なくとも２連のＭＯＳ）ランジスタは同一導電型とする
ことにある。
本発明の第２の特徴とするところは、一方の主面側に基
本セルが多数個行列状に配設される半導体チップと、半
導体チップ上に絶縁膜を介して積層され、基本セル内及
び基本セル間を接続する複数１−の配線とを具備するも
のにおいて、少なくとも一層からなる第１の配線によっ
て基本セル内及び複数の基本セル間を接続して所望機能
を有する回路ブロックｆ、構成し、上記第１の配線上に
絶縁膜を介して行方向に配線される第２の配線と、上記
第２の配線上に絶縁膜を介して列方向に配線される第３
の配線とによって上記回路ブロック間を接続することに
ある。
本セルが多数個行列状に配設される半導体チップと、半
導体チップ上に絶縁膜を介して積層され、基本セル内及
び基本セル間を接続する複数１−の配線とを具備するも
のにおいて、少なくとも一層からなる第１の配線によっ
て基本セル内及び複数の基本セル間を接続して所望機能
を有する回路ブロックｆ、構成し、上記第１の配線上に
絶縁膜を介して行方向に配線される第２の配線と、上記
第２の配線上に絶縁膜を介して列方向に配線される第３
の配線とによって上記回路ブロック間を接続することに
ある。
以下、本発明を一実施例として示した図面によって説明
する。
する。
１ず、第９図（ａ）について説明する。半導体チップ１
０の内部には第１の基本セル９２がＸ軸方向に多数個並
設して第１の基本セル列９４を構成している。各第１の
基本セル列９４の間には第２の基本セル９３がＸ軸方向
に多砒個並設され、第２の基本セル列９５を構成してい
る。第１の基本セル列９４と第２の基本セル列９５とは
配線領域を設けずにｙ軸方向に交互に並設される。
０の内部には第１の基本セル９２がＸ軸方向に多数個並
設して第１の基本セル列９４を構成している。各第１の
基本セル列９４の間には第２の基本セル９３がＸ軸方向
に多砒個並設され、第２の基本セル列９５を構成してい
る。第１の基本セル列９４と第２の基本セル列９５とは
配線領域を設けずにｙ軸方向に交互に並設される。
第９図（ｂ）は第９図（ａ）の斜線の部分を詳しく示し
たものである。
たものである。
基本セル９２．９３はそれぞれソース或いはドレインｔ
ｔｉ列接続した２連のＰｕＯ２）ランジスタ９０とソー
ス或いはドレインを直列接続した２連（７） ＮＭＯ８
）ランジスタ９１ ｆ Ｘ軸方向に並設して構成してい
る。一つの基本セル９２．９３ｆ：、形成する２連のＰ
ｕＯ２）ランジスタ９０のゲート電極と、２連のＮＭＯ
８）ラノジスタ９１のゲート電極とは、それぞれ、ポ＋
）Ｂ４の共通電極２２で構成される。内、２連のＰＭＯ
Ｓトランジスタ９０のゲートと２連のＮＭＯＳトランジ
スタ９１のゲートとは一つが共通゛電極で構成され、他
は共通に接続されていなくとも良い。さらに、共通電極
によって接続されていなくとも良い。
ｔｉ列接続した２連のＰｕＯ２）ランジスタ９０とソー
ス或いはドレインを直列接続した２連（７） ＮＭＯ８
）ランジスタ９１ ｆ Ｘ軸方向に並設して構成してい
る。一つの基本セル９２．９３ｆ：、形成する２連のＰ
ｕＯ２）ランジスタ９０のゲート電極と、２連のＮＭＯ
８）ラノジスタ９１のゲート電極とは、それぞれ、ポ＋
）Ｂ４の共通電極２２で構成される。内、２連のＰＭＯ
Ｓトランジスタ９０のゲートと２連のＮＭＯＳトランジ
スタ９１のゲートとは一つが共通゛電極で構成され、他
は共通に接続されていなくとも良い。さらに、共通電極
によって接続されていなくとも良い。
ｙＩｌ１１方向に隣接する二つの基本セル９２．９３の
附向するそれぞれのＭＯＳ ）ランジスタは同一導電型
である。
附向するそれぞれのＭＯＳ ）ランジスタは同一導電型
である。
各ＭＯ８）ランジスタにはポリＳｉと第１１−目のＡｔ
配線（以下Ａｔｌ配線とする）のコンタクト部２３並び
に拡散層とＡｔ１配線とのコンタクト部２４を設けであ
る。第１の基本セル列９４と第２の基本セル列９５との
ＰｕＯ２）ランジスタ９０の間には、ＶＣＣ電源線２６
を、そしてＮＭＯＳトランジスタ９１の間にはＧＮＤ電
源線２７を布線している。
配線（以下Ａｔｌ配線とする）のコンタクト部２３並び
に拡散層とＡｔ１配線とのコンタクト部２４を設けであ
る。第１の基本セル列９４と第２の基本セル列９５との
ＰｕＯ２）ランジスタ９０の間には、ＶＣＣ電源線２６
を、そしてＮＭＯＳトランジスタ９１の間にはＧＮＤ電
源線２７を布線している。
次に所望の回路ブロックの構成法について説明する。第
１０図はＡｔ１配線３５でインバータ１１６．１１７、
ＮＡＮＤゲニ）１１０，１１２゜１１４１．１２０、Ｎ
ＯＲゲー）１１１．１１３゜１１５、ラッチ回路１１８
等の論理回路ブロックを構成した例である。白丸で印し
たポリＳｉとＡｔＩ配線とのコンタクト部２３と、拡散
１−とＡｔＩ配線とのコンタクト部２４とに、Ａｔ１配
線（論理ブロック回路内結線）３５を接触させることに
よって電気的ビ接続される。また、ｖｃｃ電源線２６と
ＧＮＤ電源線２７はＡｔ１配線で形成されているのでＡ
ｔ１配線３５をそれらに接触させることによって電気的
に接続される。
１０図はＡｔ１配線３５でインバータ１１６．１１７、
ＮＡＮＤゲニ）１１０，１１２゜１１４１．１２０、Ｎ
ＯＲゲー）１１１．１１３゜１１５、ラッチ回路１１８
等の論理回路ブロックを構成した例である。白丸で印し
たポリＳｉとＡｔＩ配線とのコンタクト部２３と、拡散
１−とＡｔＩ配線とのコンタクト部２４とに、Ａｔ１配
線（論理ブロック回路内結線）３５を接触させることに
よって電気的ビ接続される。また、ｖｃｃ電源線２６と
ＧＮＤ電源線２７はＡｔ１配線で形成されているのでＡ
ｔ１配線３５をそれらに接触させることによって電気的
に接続される。
第１１図は第１０図で構成した各種論理回路ブロックを
論理シンボルで表現したものである。なお、図中には論
理回路ブロックの入出力位置１１９も示しである。また
図中の論理シンボル１１０から１１８の位置は第１０図
と対応している。
論理シンボルで表現したものである。なお、図中には論
理回路ブロックの入出力位置１１９も示しである。また
図中の論理シンボル１１０から１１８の位置は第１０図
と対応している。
次に各論理回路ブロック間の結線法について第膜を介し
てｙ軸方向に配線される３層目のＡｔ配線（以下Ａｔ３
配線）とする。
てｙ軸方向に配線される３層目のＡｔ配線（以下Ａｔ３
配線）とする。
続されている。出力部１２２ＡからＡ４３配線１２１Ａ
をｙ軸方向に走らせてＸ印で示した箇所でＸ軸方向に走
るＡｔ２配線３９Ａに接続し、再びＡｔ３配線１２１Ｂ
に接続され、インノく一タ１１６の入力部１２２Ｂに入
る。同様に２人力ＮＡＮＤ１１０の出力はランチ１１８
のコントロール信号人力５ｉｚｚｃにも人っている。
をｙ軸方向に走らせてＸ印で示した箇所でＸ軸方向に走
るＡｔ２配線３９Ａに接続し、再びＡｔ３配線１２１Ｂ
に接続され、インノく一タ１１６の入力部１２２Ｂに入
る。同様に２人力ＮＡＮＤ１１０の出力はランチ１１８
のコントロール信号人力５ｉｚｚｃにも人っている。
インバータ１１６の出力は出力＠３７ＡでＡｔ２配線３
９Ｂに暗続され、ランチ１１８の別のコントロール信号
入力部３７Ｂに入力される。ランチ１１８のデータ信号
入力部１２２Ｄには２人力Ｎ０ＲＩＩＩの出力が入力さ
れている。ラッチ１１８のデータ出力信号は出力部１２
２Ｅがら３人力Ｎ０Ｒ１１３及び４人カＮ０１１１１５
に入力されている。以上で第７図に示したレジスタ関係
の結線をしたことになる。更に４人力Ｎ０Ｒ１１５の出
力が２人力ＮＡＮＤ １２０に入力されている。
９Ｂに暗続され、ランチ１１８の別のコントロール信号
入力部３７Ｂに入力される。ランチ１１８のデータ信号
入力部１２２Ｄには２人力Ｎ０ＲＩＩＩの出力が入力さ
れている。ラッチ１１８のデータ出力信号は出力部１２
２Ｅがら３人力Ｎ０Ｒ１１３及び４人カＮ０１１１１５
に入力されている。以上で第７図に示したレジスタ関係
の結線をしたことになる。更に４人力Ｎ０Ｒ１１５の出
力が２人力ＮＡＮＤ １２０に入力されている。
第１２図を見てわかるように論理動作に用いている素子
の上をＡｔ２配線３９．Ａｔ３配＠１２１がそれぞれｘ
＠力方向ｙ＠力方向配線されている。
の上をＡｔ２配線３９．Ａｔ３配＠１２１がそれぞれｘ
＠力方向ｙ＠力方向配線されている。
したがって論理ゲートｅ高密度で配置しているにもかか
わらず、配線チャネルの不足が生じない。
わらず、配線チャネルの不足が生じない。
第１２図で説明した結線法を更に明確にするために第１
３図に第１．第２の基本セル９２．９３の断面構造及び
配線層の構造を展開して示す。第３図と同一符号は同−
物及び相当物を示す。論理回路ブロックの入出力位置１
１９では、第１の絶縁膜３２に穴２３．２４が開けられ
ており、その穴を介してＡｔ１配線３５とポリ８ｉゲー
ト電極２２、拡散層２０．２１とが接続されている。
３図に第１．第２の基本セル９２．９３の断面構造及び
配線層の構造を展開して示す。第３図と同一符号は同−
物及び相当物を示す。論理回路ブロックの入出力位置１
１９では、第１の絶縁膜３２に穴２３．２４が開けられ
ており、その穴を介してＡｔ１配線３５とポリ８ｉゲー
ト電極２２、拡散層２０．２１とが接続されている。
インバータ１１６の出力部３７Ａでは第２の絶縁膜３３
に穴３７が開けられ、Ａｔ１配線３５とＡｔ２配線３９
Ｂとが接続される。Ａｔ２配線３９の下には第２の絶縁
層３３があるので穴を開けない所ではＡｔ２配線３９は
素子上を電気的に接触することなく走ることができる。
に穴３７が開けられ、Ａｔ１配線３５とＡｔ２配線３９
Ｂとが接続される。Ａｔ２配線３９の下には第２の絶縁
層３３があるので穴を開けない所ではＡｔ２配線３９は
素子上を電気的に接触することなく走ることができる。
２人力ＮＡＮＤＩＩＯの出力部１２２Ａでは第２の絶縁
膜３３と第３の絶縁膜３４の同じ場所に穴３７．１４０
が開けられており、Ａｔ２配線３９を介してＡｔ１配線
３５とＡｔ３配線１２１が接続される。Ａｔ３配線１２
１の下には第３の絶縁膜３４があるので穴を開けない所
では、Ａｌ１配ｍ１２１はＡｔ２配線とも素子とも電気
的に接触することはない。Ａｔ２配線３９とＡ１３配線
１２１を接続する時には第３の絶縁膜３４に穴１４０を
開ければ良い。
膜３３と第３の絶縁膜３４の同じ場所に穴３７．１４０
が開けられており、Ａｔ２配線３９を介してＡｔ１配線
３５とＡｔ３配線１２１が接続される。Ａｔ３配線１２
１の下には第３の絶縁膜３４があるので穴を開けない所
では、Ａｌ１配ｍ１２１はＡｔ２配線とも素子とも電気
的に接触することはない。Ａｔ２配線３９とＡ１３配線
１２１を接続する時には第３の絶縁膜３４に穴１４０を
開ければ良い。
最上層には第４の絶縁膜１４２があり、トランジスタ及
び配線を保護している。
び配線を保護している。
なお以上の説明でわかるように、Ａｔ１配線から上の層
をユーザ毎に変えれば所望のＬ Ｓ Ｉを得ることがで
きる。
をユーザ毎に変えれば所望のＬ Ｓ Ｉを得ることがで
きる。
本実施例によれば、従来の配線領域にも基本セルを配置
しているので、基本セルの配置密度全２倍にすることが
できる。また、ｙ軸方向に隣接する基本セル９２．９３
の対向するそれぞれの２連のＭＩＯＳトランジスタは同
一導電型であるので、さらに基本セルの配置密度を上げ
ることができ、かつ、ＮＭＯＳトランジスタ９１に接続
されるＧＮＤ電源線２７、ＰＭｏｓトランジズタ９ｏに
接続されるＶｃｃ電源線２６を共通に使用できる。
しているので、基本セルの配置密度全２倍にすることが
できる。また、ｙ軸方向に隣接する基本セル９２．９３
の対向するそれぞれの２連のＭＩＯＳトランジスタは同
一導電型であるので、さらに基本セルの配置密度を上げ
ることができ、かつ、ＮＭＯＳトランジスタ９１に接続
されるＧＮＤ電源線２７、ＰＭｏｓトランジズタ９ｏに
接続されるＶｃｃ電源線２６を共通に使用できる。
さらに、Ａｔ２配線３９がＸ軸方向に、Ａｔ３配線１２
１がｙ軸方向に配線されているので、配線チャネルの不
足が生じなく、基本セル、回路ブロックの配置密度が向
上する。
１がｙ軸方向に配線されているので、配線チャネルの不
足が生じなく、基本セル、回路ブロックの配置密度が向
上する。
以上述べた本発明の実施例では、２連のＰＭＯＳトラン
ジスタと２連のＮＭＯ８）ランジスタをペアとする基本
セルの敷きつめを例にして述べたが、３連のトランジス
タベアあるいはそれらの変形にも本発明は適用できる。
ジスタと２連のＮＭＯ８）ランジスタをペアとする基本
セルの敷きつめを例にして述べたが、３連のトランジス
タベアあるいはそれらの変形にも本発明は適用できる。
また０ＭＯ８以外のプロセスでも本発明は適用できる。
また、Ａｔ２配線をｙ軸方向に、Ａｔ３配線をＸ軸方向
に配線しても本発明は適用できる。
に配線しても本発明は適用できる。
一般に製造工程上、Ａｔ３配線の幅はＡｔ２配線の幅よ
シ太くなるので、配線密度が高い方向はＡｔ２配線を、
配線密度が低い方向はＡｔ３配線を施すのが好ましい。
シ太くなるので、配線密度が高い方向はＡｔ２配線を、
配線密度が低い方向はＡｔ３配線を施すのが好ましい。
以上述べた様に本発明によれば、機能集積密度の高いマ
スタスライス方式のゲートアレイＬＳＩに適した半導体
集積回路装置を得ることができる。
スタスライス方式のゲートアレイＬＳＩに適した半導体
集積回路装置を得ることができる。
第１図は従来のゲートアレイＬＳＩのマスク方式を示す
平面図、第２図は従来のゲートアレイＬＳＩの基本セル
の拡大図、第３図は従来のゲートアレイＬＳＩの断面図
と層構成を示す展開図、第４図及び第５図は配線領域の
増大を説明するための図、第６図は本発明者等が先に提
案したゲートアレイＬＳＩのマスク方式を示す平面図、
第７図はレジスタ回路図、第８図は第７図を説明するた
めの回路図、第９図は本発明の一実施例を示すゲートア
レイＬＳＩのマスク方式を示す平面図、第１０図は本発
明の一実施例を用いて各種論理回路ブロックを構成しま
た構成図、第１１図は本発明の一実施例を用いて構成し
また各撞論理回路ブロックのシンボル図、第１２図は本
発明の一実施例を用いで構成し、た各棟論理回路ブロッ
ク間の結線方法の説明図、第１３図は本発明の一実施例
を示すゲートアｔ／イＬＳＩの断面図と層構成を示す展
開図である。 １０・・・半導体チノグ、９２．９３・・・基本セル、
３５・・・Ａ／、１配線、３９・・・Ａｔ２配線、１２
１・・・第１図 第 ２図 第３図 ２６へ 箋 ｌＡ 図 （ｏ） （１） ゲート数 ｖ ６ 図 弔７図 （ａ） 弔 ８ 図 （ａ） （（ジ第 （？ 図 （ａノ
平面図、第２図は従来のゲートアレイＬＳＩの基本セル
の拡大図、第３図は従来のゲートアレイＬＳＩの断面図
と層構成を示す展開図、第４図及び第５図は配線領域の
増大を説明するための図、第６図は本発明者等が先に提
案したゲートアレイＬＳＩのマスク方式を示す平面図、
第７図はレジスタ回路図、第８図は第７図を説明するた
めの回路図、第９図は本発明の一実施例を示すゲートア
レイＬＳＩのマスク方式を示す平面図、第１０図は本発
明の一実施例を用いて各種論理回路ブロックを構成しま
た構成図、第１１図は本発明の一実施例を用いて構成し
また各撞論理回路ブロックのシンボル図、第１２図は本
発明の一実施例を用いで構成し、た各棟論理回路ブロッ
ク間の結線方法の説明図、第１３図は本発明の一実施例
を示すゲートアｔ／イＬＳＩの断面図と層構成を示す展
開図である。 １０・・・半導体チノグ、９２．９３・・・基本セル、
３５・・・Ａ／、１配線、３９・・・Ａｔ２配線、１２
１・・・第１図 第 ２図 第３図 ２６へ 箋 ｌＡ 図 （ｏ） （１） ゲート数 ｖ ６ 図 弔７図 （ａ） 弔 ８ 図 （ａ） （（ジ第 （？ 図 （ａノ
Claims (1)
- 【特許請求の範囲】 １、一方の主面側に少なくとも、ソース或いはドレイン
を直列接続した少なくとも２連の一方導電型のＭＯＳト
ランジスタと、ソース或いはドレインを直列接続した少
なくとも２連の他方導電型のＭＯＳトランジスタとを一
方向を′こ並設した基本セルを上記一方向に多数個並設
して基本セル列とし、該基本セル列を基本セル列と直角
方向に多数個並設してなる半導体チップと、該半導体チ
ップ上に絶縁膜を介して積層され、基本セル内及び基本
セル間を接続する複数層の配線とを具備するものにおい
て、上記直角方向に隣接する任意の二つの基本セルの対
向するそれぞれの上記少なくとも２連のＭＯＳ）ランジ
スタは同一導電型であることを特徴とする半導体集積回
路装置。 ２、一方の主面側に基本セルが多数個行列状に配設され
る半導体チップと、半導体チップ上に絶縁膜を介して積
層され、基本セル内及び基本セル間を接続する複数層の
配線とを具備するものにおいて、少なくとも一層からな
る第１の配線によって基本セル内及び複数の基本セル間
を接続して所望機能を有する回路ブロックを構成し、上
記第１の配線上に絶縁膜を介して行方向に配線される第
２の配線と、上記第２の配線上に絶縁膜を介して列方向
に配線される第３の配線とによって上記回路ブロック間
を接続することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13858782A JPS5929440A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13858782A JPS5929440A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5929440A true JPS5929440A (ja) | 1984-02-16 |
| JPH0371789B2 JPH0371789B2 (ja) | 1991-11-14 |
Family
ID=15225593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13858782A Granted JPS5929440A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929440A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS61149340U (ja) * | 1985-03-06 | 1986-09-16 | ||
| JPS62266849A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | Ｃｍｏｓマスタスライスｌｓｉ |
| JPH01130977A (ja) * | 1987-10-30 | 1989-05-23 | Internatl Business Mach Corp <Ibm> | 直接陰画の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 |
-
1982
- 1982-08-11 JP JP13858782A patent/JPS5929440A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPH0480538B2 (ja) * | 1983-03-09 | 1992-12-18 | Tokyo Shibaura Electric Co | |
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS61149340U (ja) * | 1985-03-06 | 1986-09-16 | ||
| JPS62266849A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | Ｃｍｏｓマスタスライスｌｓｉ |
| JPH01130977A (ja) * | 1987-10-30 | 1989-05-23 | Internatl Business Mach Corp <Ibm> | 直接陰画の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371789B2 (ja) | 1991-11-14 |
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