JPH08213577A

JPH08213577A - 半導体集積回路装置

Info

Publication number: JPH08213577A
Application number: JP3589995A
Authority: JP
Inventors: Tomoyuki Kaneko; 伴行金子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-02
Filing date: 1995-02-02
Publication date: 1996-08-20
Anticipated expiration: 2013-08-27
Also published as: JP2790070B2

Abstract

(57)【要約】【目的】低消費電流の機能ブロックや未使用セルでの
配線領域を確保できるようにするとともに、大消費電流
の機能ブロックのみ電流供給能力を高める。【構成】図の右側の２セルにより４倍のゲート幅のイ
ンバータが構成されている。第１層電源線１ａ、１ｂ
は、ｎ型拡散層７ａ〜７ｄ又はｐ型拡散層８ａ〜８ｄを
横切って配線され、第２層の電源線２ａ、２ｂ、２ｃ
は、セル間に縦方向に配線される。第１層の電源線１
ａ、１ｂはスルーホールを介して第２層の電源線２ｂ、
２ａに接続されると共にコンタクトホールを介してｎ型
拡散層７ａ、７ｂ；８ａ、８ｂと接続される。第１層の
電源線１ａ、１ｂに沿って、この電源線を強化する為の
第１層の強化電源配線４ａ、４ｂが配線され、これらの
強化電源配線もスルーホールを介して第２層の電源線２
ｂ、２ａと接続されるとともに、コンタクトホールを介
してｎ型拡散層又はｐ型拡散層に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にゲートアレイ方式にて構成された半導体集積
回路装置に関するものである。

【０００２】

【従来の技術】ゲートアレイ方式の半導体集積回路装置
の製造方法は、予め基本セルと呼ばれる素子が規則的に
作り込まれた共通の半導体基板（マスターウエハ）を用
い、個別の半導体集積回路装置の回路構成に応じて配線
を行い、所望の製品を得る方式である。この方式では、
ライブラリに登録されたレイアウト情報と標準化された
設計手法を用いることにより、比較的短期間で比較的安
価な開発費で目的の半導体集積回路装置を開発すること
ができる。

【０００３】而して、ゲートアレイとしては各種の素子
を用いるものが開発されているが、最も広く採用されて
いるものはＣＭＯＳ型のゲートアレイである。図３は、
この種の従来のゲートアレイ方式の半導体集積回路装置
のレイアウト図である。ここでは、説明の簡略化のため
ｐウエルやｎウエル、またそれぞれのウエルやサブスト
レートに対するコンタクトについては省略されている。

【０００４】図３に示されるように、ゲートアレイの基
本セル１０ａは、ｎ型拡散層７ａ、ｐ型拡散層８ａおよ
びゲート電極９ａ、９ｂを有している。基本セル１０
ｂ、１０ｃ、１０ｄは基本セル１０ａと同様の構成を有
する基本セルである。第１層の電源線１ａは、基本セル
１０ａ〜１０ｄのｎ型拡散層７ａ〜７ｄの上を横切るよ
うに配線され、第１層の電源線１ｂは、基本セル１０ａ
〜１０ｄのｐ型拡散層８ａ〜８ｄの上を横切るように配
線されている。

【０００５】第２層の電源線２ａ、２ｂ、２ｃは、基本
セル２個おきに配線され、第２層の電源線２ａと２ｃ
は、１−２層間スルーホール６ａ、６ｂ、６ｉ、６ｊに
より、第１層の電源線１ｂに接続され、第２層の電源配
線２ｂは、１−２層間スルーホール６ｃ、６ｄにより、
第１層の電源線１ａに接続されている。

【０００６】第１層の電源配線１ｂは、コンタクトホー
ル５ｉ、５ｊを介してｐ型拡散層８ａと接続されてお
り、第１層の電源配線１ａは、コンタクトホール５ｆを
介してｎ型拡散層７ａと接続されている。また、第１層
の配線３ｃは、コンタクトホール５ｙを介してｐ型拡散
層８ａと接続され、コンタクトホール５ｚを介してｎ型
拡散層７ａと接続されている。

【０００７】基本セル１０ａ、１０ｂのような１つの基
本セルでは、それぞれの拡散層で、２個づつのＭＯＳト
ランジスタが形成されており、この４個のトランジスタ
により、１セルで２入力のＮＡＮＤやＮＯＲなどのＣＭ
ＯＳ論理ゲートを構成することができるものである。ゲ
ートアレイは、この基本セルを縦横に複数配置したもの
として構成される。また、図示された例では、機能ブロ
ックは、基本セルに、第１層の配線３ｃおよびコンタク
トホール５ｆ、５ｉ、５ｊ、５ｙ、５ｚを付加すること
により構成されている。そして、図３の基本セル１０ａ
の部分は、第１層の電源線１ａを低電位側、第１層の電
源線１ｂを高電位側として、２入力のＣＭＯＳＮＡＮＤ
ゲートの機能ブロックを配置した状態に対応する。

【０００８】ここで、第１層の電源線１ａ、１ｂ、第２
層の電源線２ａ、２ｂ、２ｃは機能ブロックにより影響
を受けないマスターの部分の配線で、特に、第１層の電
源線１ａ、１ｂ、第２層の電源線２ａ、２ｂ、２ｃは基
本セルへの電流供給能力や電源の電圧降下を考慮した一
定の幅で配線されている。

【０００９】図４は、従来のゲートアレイの他の例を示
す。これは、特開平２−３０６６４８号公報により提案
されたものであって、図４のゲートアレイでも、基本セ
ルの構成は図３の場合と同様である。

【００１０】第１層の電源線１ｃは、各基本セルのｎ型
拡散層７ａ〜７ｄの上に配線され、第１層の電源線１ｄ
は、各基本セルのｐ型拡散層８ａ〜８ｄの上に配線され
る。第２層の補助電源配線１４ａは、１−２層間スルー
ホール６ｍ、６ｎにより第１層の電源線１ｄに接続さ
れ、第２層の補助電源配線１４ｂは、１−２層間スルー
ホール６ｏ、６ｐにより第１層の電源線１ｃに接続され
ている。

【００１１】図４と図３の違いは、第１層の電源線１
ｃ、１ｄが、一定の幅ではなく、機能ブロックが配置さ
れないエリア、ここでは基本セル１０ｂ、１０ｃの部分
が、機能ブロックの配置される他の部分より幅が増加し
ており、その部分への電源供給のために第２層の補助電
源配線１４ａ、１４ｂが設けられている点である。

【００１２】

【発明が解決しようとする課題】図３に示した従来のゲ
ートアレイでは、第１層の電源線は機能ブロックの消費
電力等を考慮してその幅を決定していたが、基本セルに
占めるその幅があまり大きくなると、機能ブロックが構
成し難くなったり、また未使用の場合の配線チャネルが
減少する等の問題があり、ある程度の幅とし機能ブロッ
クの配置や負荷等に制限を設けることにより対応してき
た。したがって、従来例のゲートアレイでは高機能の半
導体集積回路装置を構成することが困難であるという問
題点があり、また設計の自由度が制限を受けていた。

【００１３】図４に示されたゲートアレイ場合、機能ブ
ロック部分は細い第１層の電源線として配線チャネルを
確保し、未使用のセル部分のみ第１層の電源線を太くし
て電源供給の安定性を図っていたが、全ての機能セルの
部分は同一幅の電源線であるため、図３に示した従来例
と同様に、機能ブロックの配置や負荷等に制限を設けな
ければならないものであった。

【００１４】本発明はこの点に鑑みてなされたものであ
って、その目的は、第１層の電源線を所定の（細い）幅
として、低消費電流の機能ブロックでのコンタクト領域
を確保し、未使用セル領域での配線領域を確保するとと
もに、大消費電流の機能ブロックには十分の電流を供給
しうるようにしてゲートアレイ方式半導体集積回路装置
の高機能化を図ることである。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ゲート電極（９ａ、９ｂ；…）と
このゲート電極を挟むｐ型拡散層（８ａ、…）およびｎ
型拡散層（７ａ、…）とを備えた基本セル（１０ａ、
…）が規則的に配置され、前記ゲート電極に直交し前記
ｎ型拡散層を横切る第１の第１層電源線（１ａ）と、前
記ゲート電極に直交し前記ｐ型拡散層を横切る第２の第
１層電源線（１ｂ）と、複数の基本セル置きに交互に形
成された前記ゲート電極と並行に走る第１および第２の
第２層電源線（２ａ、２ｂ；…）とを備え、第１、第２
の第１層電源線がそれぞれ第１、第２の第２層電源線と
スルーホール（６ｃ６ｄ；…、６ａ、６ｂ；…）を介
して接続され、選択された基本セルに所望の配線が施さ
れて機能ブロックが構成されるものであって、消費電流
の大きい機能ブロックには前記第１および第２の第１層
電源線に接してこれを補強する追加の電源線（４ａ、４
ｃ；４ｂ、４ｄ）が設けられこれらの追加の電源線は別
途他の層の電源線（２ｂ、１３ａ；２ａ、１３ｂ）に接
続されていることを特徴とする半導体集積回路装置、が
提供される。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例のレイアウ
ト図ある。ここでは、説明の簡略化のため、ｐウエルや
ｎウエル、またそれぞれのウエルやサブストレートに対
するコンタクトについては省略し、また、消費電力に合
わせて増加されるコンタクトホールについても適宜省略
した。

【００１７】図１において、ゲートアレイの基本セル１
０ａは、ｎ型拡散層７ａ、ｐ型拡散層８ａ、ゲート電極
９ａ、９ｂとを有している。基本セル１０ｂ、１０ｃ、
１０ｄも基本セル１０ａと同様の構成を有する基本セル
である。

【００１８】第１層の電源線１ａは、基本セル１０ａ〜
１０ｄのｎ型拡散層７ａ〜７ｄの上を横切るように配線
され、第１層の電源線１ｂは、基本セル１０ａ〜１０ｄ
のｐ型拡散層８ａ〜８ｄの上を横切るように配線されて
いる。第２層の電源線２ａ、２ｂ、２ｃは、基本セル２
個おきに配線され、第２層の電源線２ａと２ｃは、１−
２層間スルーホール６ａ、６ｂ、６ｉ、６ｊにより、第
１層の電源線１ｂに接続されている。また、第２層の電
源配線２ｂは、１−２層間スルーホール６ｃ、６ｄによ
り、第１層の電源線１ａに接続されている。

【００１９】第１層の配線３ａは、コンタクトホール５
ａ、５ｂ、５ｃ、５ｄを介してゲート電極９ａ、９ｂ、
９ｃ、９ｄと接続されている。第１層の配線３ｂは、コ
ンタクトホール５ｍ、５ｎを介してｎ型拡散層７ａ、７
ｂと接続され、また、コンタクトホール５ｏ、５ｐを介
してｐ型拡散層８ａ、８ｂを接続されている。第１層の
電源線１ａは、コンタクトホール５ｅ、５ｆ、５ｇ、５
ｈを介してｎ型拡散層７ａ、７ｂと接続されており、ま
た、第１層の電源線１ｂは、コンタクトホール５ｉ、５
ｊ、５ｋ、５ｌを介してｐ型拡散層８ａ、８ｂと接続さ
れている。

【００２０】また、第１層の強化電源配線４ａは、第１
層の電源線１ａに接して配線され１−２層間スルーホー
ル６ｇ、６ｈにより第２層の電源線２ｂに接続され、ま
た、コンタクトホール５ｑ、５ｒ、５ｓ、５ｔを介し
て、ｎ型拡散層７ａ、７ｂに接続されている。第１層の
強化電源配線４ｂは、第１層の電源線１ｂに接して配線
され１−２層間スルーホール６ｅ、６ｆにより第２層の
電源線２ａに接続され、また、コンタクトホール５ｕ、
５ｖ、５ｗ、５ｘを介して、ｐ型拡散層８ａ、８ｂに接
続されている。

【００２１】ここでの機能ブロックは、基本セルに、第
１層の配線３ａ、３ｂと、コンタクトホール５ａ〜５ｐ
と、電源強化のため設けられた第１層の強化電源配線４
ａ、４ｂと、１−２層間スルーホール６ｅ、６ｆ、６
ｇ、６ｈと、コンタクトホール５ｑ〜５ｘとを追加する
ことにより構成されている。そして、図１の基本セル１
０ａ、１０ｂの部分により、第１層の電源線１ａを低電
位側、第１層の電源線１ｂを高電位側として、４倍のゲ
ート幅を持つＣＭＯＳインバータの機能ブロックが構成
されている。

【００２２】この実施例の場合のように、４倍幅のイン
バータなどの回路は、一般に負荷の大きな場合等に使用
されるものであるため、消費電力も大きい。第１層の電
源線１ａ、１ｂは、チップやマクロレベルで一定の幅で
あり、横に並ぶ基本セルにより消費される電力等を考慮
してその幅を決定されている。この配線幅を、この実施
例の場合のような消費電力の大きなブロックを中心に決
定した場合、実際に使用されることの多い１セルのみで
構成される２入力ＮＡＮＤのような回路に対しては過剰
な幅となる。その一方、機能ブロックを構成する際の拡
散層上のコンタクトをとる場所が減少する、機能ブロッ
クを構成する配線の引き回し場所が減少する、未使用の
基本セル上の配線領域が減少する等の問題が発生する。

【００２３】そこで、本発明の第１の実施例では、第１
の電源線１ａ、１ｂの幅は１セルのみで構成されるよう
な消費電力の大きくない通常のブロックを中心に決定
し、４倍のインバータのような消費電力の大きなブロッ
クでは、その機能ブロック内に第１層の電源線１ａ、１
ｂに対し不足する分程度の電流を流すことのできる第１
層の強化電源配線４ａ、４ｂを設け、この強化電源配線
と１−２層間スルーホール６ｅ、６ｆ、６ｇ、６ｈを介
して、第２層の電源線２ａ、２ｂと接続し、またコンタ
クトホール５ｕ〜５ｘ、５ｑ〜５ｔを介してｐ型拡散層
８ａ、８ｂ、ｎ型拡散層７ａ、７ｂと接続している。

【００２４】本発明による第１層の強化電源配線は、大
消費電流の機能ブロック内のみに形成されるものである
ため、未使用の基本セル上の配線領域の減少を招くこと
なしに、また低消費電流の機能ブロックにおけるコンタ
クトや配線に対する障害を与えることなしに、必要な機
能ブロックへの電流供給能力を向上させることができ
る。この実施例のような場合、機能ブロックを配置する
際、第２層の電源線の位置や電源の極性を意識する必要
性がある。この実施例では、ＣＡＤの自動配置ツールの
認識する基本セル上の機能ブロックの配置の向きを第２
層の電源線の左右の２セルごとに異ならせる等の処理を
することにより、自動配置が可能になる。

【００２５】図２は、本発明の第２の実施例を示すレイ
アウト図である。図２において、ゲートアレイの基本セ
ル１０ａは、ｎ型拡散層７ａ、ｐ型拡散層８ａ、ゲート
電極９ａ、９ｂとを有する。基本セル１０ｂ、１０ｃ、
１０ｄ、１０ｅも基本セル１０ａと同様の構成を有す
る。

【００２６】第１層の電源線１ａは、基本セル１０ａ〜
１０ｅのｎ型拡散層７ａ〜７ｅの上を横切るように配線
され、第１層の電源線１ｂは、基本セル１０ａ〜１０ｅ
のｐ型拡散層８ａ〜８ｅの上を横切るように配線されて
いる。第２層の電源線２ａ、２ｂは、基本セル左右方向
４個おきに配線され、第２層の電源線２ａは、１−２層
間スルーホール６ａ、６ｂにより、第１層の電源線１ｂ
に接続され、第２層の電源配線２ｂは、１−２層間スル
ーホール６ｃ、６ｄにより、第１層の電源線１ａに接続
される。

【００２７】第３層の電源線１３ａ、１３ｂは、基本セ
ル上下方向１個おきに配線され、第２層の電源線２ａ
は、２−３層間スルーホール１１ａ、１１ｂ、１１ｃ、
１１ｄにより、第３層の電源線１３ｂに接続され、第２
層の電源配線２ｂは、２−３層間スルーホール１１ｅ、
１１ｆ、１１ｇ、１１ｈにより、第３層の電源線１３ａ
に接続されている。

【００２８】第１層の配線３ａは、コンタクトホール５
ａ、５ｂ、５ｃ、５ｄを介してゲート電極９ｃ、９ｄ、
９ｅ、９ｆと接続されている。第１層の配線３ｂは、コ
ンタクトホール５ｍ、５ｎを介してｎ型拡散層７ｂ、７
ｃと接続され、また、コンタクトホール５ｏ、５ｐを介
してｐ型拡散層８ｂ、８ｃを接続されている。第１層の
電源線１ａは、コンタクトホール５ｅ、５ｆ、５ｇ、５
ｈを介してｎ型拡散層７ｂ、７ｃと接続されており、ま
た、第１層の電源線１ｂは、コンタクトホール５ｉ、５
ｊ、５ｋ、５ｌを介してｐ型拡散層８ｂ、８ｃと接続さ
れている。

【００２９】第１層の強化電源配線４ｃは、第１層の電
源線１ａに接して配線され、１−２層間スルーホール６
ｋを介して第２層の強化電源配線１２ｂに接続され、さ
らに２−３層間スルーホール１１ｊを介して第３層の電
源線１３ａに接続されている。第１層の強化電源配線４
ｃは、コンタクトホール５ｑ、５ｒ、５ｓ、５ｔを介し
てｎ型拡散層７ｂ、７ｃと接続されている。

【００３０】第１層の強化電源配線４ｄは、第１層の電
源線１ｂに接して配線され、１−２層間スルーホール６
ｌを介して第２層の強化電源配線１２ａに接続され、さ
らに２−３層間スルーホール１１ｉを介して第３層の電
源線１３ｂに接続されている。第１層の強化電源配線４
ｄは、コンタクトホール５ｕ、５ｖ、５ｗ、５ｘを介し
てｐ型拡散層８ｂ、８ｃと接続されている。

【００３１】この第２の実施例においては、機能ブロッ
クは、基本セルに、第１層の配線３ａ、３ｂと、第１層
の強化電源配線４ｃ、４ｄと、第２層の強化電源配線１
２ａ、１２ｂと、コンタクトホール５ａ〜５ｘと、１−
２層間スルーホール６ｋ、６ｌと、２−３層間スルーホ
ール１１ｉ、１１ｊとを追加することにより構成されて
いる。そして、図２の基本セル１０ｂ、１０ｃの部分
は、第１層の電源線１ａを低電位側、第１層の電源線１
ｂを高電位側として、４倍のゲート幅を持つＣＭＯＳイ
ンバータの機能ブロックが配置された状態となってい
る。

【００３２】本実施例においても、第１の実施例の場合
と同様に、第１層および第２層の強化電源配線は、大消
費電流の機能ブロック内のみに形成されるものであるた
め、未使用の基本セル上の配線領域の減少を招くことな
しに、また低消費電流の機能ブロックにおけるコンタク
トや配線に対する障害を与えることなしに、必要な機能
ブロックへの電流供給能力のみをを向上させることがで
きる。

【００３３】ところで、図１に示した第１の実施例の場
合、第１層の強化電源配線を基本セル上の第１層の電源
線に沿って配線し、これを引き延ばして第２層の電源線
と接続している。このため、例えば図１の第２層の電源
線の間隔が２セルから４セルとなった場合に、第１の実
施例の場合と同様に２セル幅の機能ブロックを配置しよ
うとした際に、使用されない２セルの部分にも使用した
セルからの第１層の強化電源配線が通ってしまう。

【００３４】このため実質的に空いているはずの２セル
の部分に他の機能ブロックの配置ができないというよう
に、上層の電源線、この場合は第２層の電源線の２本の
間隔を単位として、機能ブロックの構成と配置が制限を
受けてしまう。しかし、本実施例の場合には、第１層の
電源線と平行する電源配線より直接電源供給を受けるた
め、機能ブロックの幅の範囲内で第１層の電源線に平行
する電源線への強化電源配線を配線でき、機能ブロック
の構成や配置の自由度が上がるという利点がある。但
し、本実施例では、予め基本セルのｎ型拡散層とｐ型拡
散層とを基本セルの行（第３層の電源線と並行な並び）
毎に反転させておくことが必要となる。

【００３５】この実施例のような場合、機能ブロックを
配置する際、上層の第２層の電源線や第３層の電源線の
位置や電源の極性を意識する必要性がある。この実施例
では、ＣＡＤの自動配置ツールの認識する基本セル上の
機能ブロックの配置の向きを、第２層の電源線の左右の
４セルごとに異ならせ、さらに第３層の電源線を交互に
異ならせることにより、自動配置が可能となっている。

【００３６】

【発明の効果】以上説明したように、本発明は、消費電
力が大きく電源配線への負担の大きな機能ブロックに対
し、基本セル上の電源線の補強のための配線を基本セル
上に配置される機能ブロック自体で持つようにしたもの
であるので、マスタスライスで固定的に基本セル上の電
源線幅を増加させた場合のように、未使用の基本セル上
の配線領域が減少してしまったり、また低消費電流の機
能ブロックでのコンタクトや配線に対する障害が生じた
りすることなしに、必要な機能ブロックへの電流供給能
力のみを向上させることができる。また、現在通常に使
用されている自動配置のＣＡＤツールでの処理におい
て、必要な機能ブロックにのみ電源供給能力をはかるこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すレイアウト図。

【図２】本発明の第２の実施例を示すレイアウト図。

【図３】第１の従来例のレイアウト図。

【図４】第２の従来例のレイアウト図。

【符号の説明】

１ａ〜１ｄ第１層の電源線２ａ〜２ｃ第２層の電源線３ａ〜３ｃ第１層の配線４ａ〜４ｄ第１層の強化電源配線５ａ〜５ｚコンタクトホール６ａ〜６ｐ１−２層間スルーホール７ａ〜７ｅｎ型拡散層８ａ〜８ｅｐ型拡散層９ａ〜９ｊゲート電極１０ａ〜１０ｅ基本セル１１ａ〜１１ｈ２−３層間スルーホール１２ａ、１２ｂ第２層の強化電極配線１３ａ、１３ｂ第３層の電極線１４ａ、１４ｂ第２層の補助電源配線

Claims

【特許請求の範囲】

【請求項１】ゲート電極とこのゲート電極を挟むｐ型
拡散層およびｎ型拡散層とを備えた基本セルが規則的に
配置され、前記ゲート電極に直交し前記ｎ型拡散層を横
切る第１の第１層電源線と、前記ゲート電極に直交し前
記ｐ型拡散層を横切る第２の第１層電源線と、複数の基
本セル置きに交互に形成された前記ゲート電極と並行に
走る第１および第２の第２層電源線とを備え、第１、第
２の第１層電源線がそれぞれ第１、第２の第２層電源線
とスルーホールを介して接続され、選択された基本セル
に所望の配線が施されて機能ブロックが構成されている
半導体集積回路装置において、消費電流の大きい機能ブ
ロックには前記第１および第２の第１層電源線に接して
これを補強する追加の電源線が設けられこれらの追加の
電源線は別途他の層の電源線に接続されていることを特
徴とする半導体集積回路装置。
【請求項２】前記追加の電源線が前記第１および第２
の第２層電源線にスルーホールを介して接続されている
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】前記基本セルの行を挟んで第１および第
２の第３層電源線が形成され、前記追加の電源線が第２
層の配線層を介して前記第１および第２の第３層電源線
に接続されていることを特徴とする請求項１記載の半導
体集積回路装置。
【請求項４】前記第１または第２の第３層電源線を挟
む基本セル行同士では、ｎ型拡散層とｐ型拡散層とが線
対称の関係に配置されていることを特徴とする請求項３
記載の半導体集積回路装置。