JPH03263854A - ゲートアレイ型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第５図〜第７区） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１実施例（第１図） 第２実施例（第２図） 第３実施例（第３図） 第４実施例（第４図） その他 発明の効果 ［概要］ セミカスタム型半導体集積回路装置中、いｈゆるゲート
アレイ型半導体集積回路装置に関し、電源ラインの強化
を図り、信頼性の低下を招くことなく、特にクロックバ
ッファセルに対する電流供給量を増やし、最大動作可能
周波数を高めることを目的とし、 基本セルアレイ領域に列状に配置された複数の基本セル
列と、前記基本セルアレイ領域の周辺部に設けられ、前
記基本セルアレイ領域に電源電圧を供給するための電源
用幹線と、該電源用幹線から分岐され、前記複数の基本
セル列の個々の基本セル列ごとに該個々の基本セル列に
平行して設けられた複数の第１の電源ラインと、前記電
源用幹線から分岐され、前記複数の基本セル列と直交す
るように設けられ、かつ、前記複数の第１の電源ライン
に接続された複数の第２の電源ラインとを具備してなる
ゲートアレイ型半導体集積回路装置において、前記複数
の第１の電源ラインの全部又は一部は、その線幅を広く
形成された部分を有して構成する。

［産業上の利用分野］ 本発明は、セミカスタム型半導体集積回路装置中、いわ
ゆるゲートアレイ型半導体集積回路装置（以下、ゲート
アレイ型ＬＳＩという）に関する。

［従来の技術］ 従来、ゲートアレイ型ＬＳＩとして、第５図にその平面
図を示すようなものが提案されている。

図中、１はチップ本体、２はバット、２Ａはパッド２中
、特に電源用パッド、２Ｂはパッド２中、特に接地用パ
ッド、３はＩ１０セル、４は基本セルアレイ領域、５は
基本セル、６は基本セル列、７は電源（Ｖｃｃ）用幹線
、８は接地（ＧＮＤ）用幹線、９．１０は電源ライン、
１１．１２は接地ライン、１３は配線領域であって、電
源ライン９と電源ライン１０とは、交差部分でコンタク
トホール（図示せず〉を介して接続され、接地ライン１
１と接地ライン１２とは、交差部分でコンタクトホール
（図示せず）を介して接続されている。

また、電源ライン９．１０は、その線幅を一定に形成さ
れており、また、電源ライン１０は、その間隔を一定に
配線されている。

また、第６図Ａ及びＢはそれぞれ基本セル５のレイアウ
ト図及び等価回路図である。図中、１４．１５．１６は
ｐ＋領領域１７．１８．１９はｎ＋領領域２０．２１は
ゲート電極、ｐ＋領域１４．１５及びゲート電ｆ！２０
でｐＭｏＳトランジスタ２２が楕成され、ｐ＋領域１５
．１６及びゲートｔ＆２１でｐＭＯ８）ランジスタ２３
が楕成されている。また、ｎ″′領域１７、］８及びゲ
ート電極２０でｎＭＯ３）ランジスタ２４が楕成され、
ｎ＋領域１８．１９及びゲート電極２１でｎＭ。

Ｓトランジスタ２５が楕成されている。

かかるゲートアレイ型ＬＳＩにおいては、電源電流は、
外部から電源用パッド２Ａ、電源用幹線７、電源ライン
９．１０を介して基本セル５によって構成される種々の
機能セルに流れ込み、接地ライン１１．１２、接地用幹
線８、接地用パッド２Ｂを介して外部に流れ出る。

［発明が解決しようとする課題」 ところで、ＬＳＩ中、特にＡ　Ｓ　Ｉ　Ｃ（ａｐｐｌｉ
ｃａＬｉｏｎ　５ｐｅｃｉｆｉｃ　ＩＣ，特定用途向け
ＬＳＩ）は、その動作周波数か高くなってきており、近
年においては、いわゆるＥＣＬ型ＬＳＩでは］、ＯＯＭ
Ｈ２、ＣＭＯ８型Ｏ８Ｉでも４０ＭＨ２を越える動作周
波数が要求されるようになってきている。しかしながら
、第５図従来例のゲートアレイ型ＬＳＩにおいては、動
作周波数を高めると、ＬＳＩの接合温度が上昇し、いわ
ゆるエレクトロマイグレーション不良による金属配線（
電源ライン、接地ライン）の平均寿命ＭＴＦ　（ｍｅａ
ｎ　ｔｉｍｅ　ｔｏ　ｆａｉｌｕｒｅ）が短くなって、
その信頼性が低下してしまうという問題点があった。以
下、この点について、詳しく説明する。

まず、機能セル１個あたりの消費電力Ｐｗは、負荷容量
をＣ１電源電圧をＶ、動作周波数をＦとすれば、 Ｐｗ＝ＣＶ２Ｆ　　　　−−−（１） となる。そして、この消費電力ＰｗによるＬＳＩの接合
温度（温度上昇）Ｔｊは、 Ｔｊ＝Ｔａ＋０　　Σｐ　ｗ　　　　−（２）となる。

但し、Ｔａは周辺温度、Ｏはパッケージの熱抵抗である
。ここに、電源ライン及び接地ラインの平均寿命ＭＴＦ
は式、 ＭＴＦ＝Ａ　・Ｊ−−ｅ　ｘｐ　（△Ｅ／ｋＴｊ）・・
・・・　（３） で求めることかできるが、この式より、消費電力が増加
すると、即ち、動作周波数が増加し、接合温度Ｔｊが上
昇すると、急激に電源ライン及び接地ラインの平均寿命
ＭＴＦが短くなり、信頼性が低下することが判る。なお
、Ａは電源ライン及び接地ラインを構成する金属固有の
定数、Ｊは電流密度（ＪｏｃＣ−Ｖ−Ｆ）　、ｎは実験
により決定される実験定数〈ｎ＝２〜３）、ΔＥは電源
ライン及び接地ラインをｍ或する金属固有の活性化エネ
ルギー（０，５〜０．８　ｅ　Ｖ　）　、ｋはボルツマ
ン定数である。

ところで、また、ＬＳＩにおいては、クロックバッファ
セル、即ち、クロックによって駆動される順序回路セル
、例えば、フリップフロップにクロックを供給するため
のセルが設けられる。かかるクロックバッファセルは、
通常、インバータを２個以上パラレルに接続して構成さ
れる。なお、第７図Ａ及びＢは、それぞれ２個のインバ
ータをパラレルに接続してなるクロックバッファセルを
示すレイアウト図及び等価回路図である。ここに、ＬＳ
Ｉに設けられるクロックバッファセルの数はＬＳＩの規
模に応じて異なるが、例えは、１００〜２００個のファ
ンアウトに対して数個のクロックバッファセルが設けら
れる。かかるクロックバッファセルは高負荷を駆動する
ので、他のセルよりもチップの接合温度Ｔｊを上昇させ
る原因となる。したがって、ゲートアレイ型ＬＳＩにお
いては、動作速度を高める場合、クロックバッファセル
を基本セル列６のどの部分に設けるかは、信頼性と大き
く関係することになる。なお、ゲートアレイ型ＬＳＩに
おいては、その信頼性は、特に、その電源ライン１０に
よって区分される基本セル領域中、最も電力を消費する
基本セル領域での消費電力値で決まってしまう。なぜな
ら、その部分の電源ライン及び接地ラインは、他の部分
の電源ライン及び接地ラインに比較して電流密度が高く
、エレクトロマイグレーションが発生し易いからである
。

ここに、一般に、ゲートアレイ型ＬＳＩにおいては、ク
ロックバッファセルに関し、配置制限はなく、全く自由
か又は一部の基本セル列に集中して設けるという手法が
採用されている。それにも関わらず、第５図従来例のゲ
ートアレイ型ＬＳＩにおいては、電源ライン９．１０、
接地ライン１１．１２は、その線幅を一律に形成されて
おり、また、電源ライン１０、接地ライン１２は、一定
間隔で配線されている。このため、これら電源ライン９
．１０及び接地ライン１１．１２においては、電流密度
にばらつきが生じ、特にクロックバッファセルに接続さ
れた電源ライン、接地ラインについては、その電流密度
が大きくなってしまい、エレクトロマイグレーション不
良が発生し易くなり、これによって、信頼性が低下して
しまうという問題点があった。かかる現象は動作周波数
が高まるにつれて顕著になることは前述した通りである
。

また、動作周波数を高くするＬＳＩにおいては、いわゆ
るクロックスキューが問題となる。即ち、クロックバッ
ファセルからクロックの供給を受ける順序回路セルへの
クロックの伝播時間の相違による回路誤動作が問題とな
る。したがって、ゲートアレイ型ＬＳＩにおいては、動
作周波数を高める場合、順序回路セルを基本セル列６の
どの部分に設けるかは、重要な問題となる。

本発明は、かかる点に鑑み、電源ラインの強化を図り、
信頼性の低下を招くことなく、特に、クロックバッファ
セルに対する電流供給量を増やし、最大動作可能周波数
を高めることができるようにしたゲートアレイ型ＬＳＩ
を提供することを目的とする。

［課題を解決するための手段］ 本発明は次に述べる第１〜第３の発明を含み、上記目的
は、これら第１〜第３の発明によって達成される。

ここに、第１〜第３の発明は、基本的には、基本セルア
レイ領域に列状に配置された複数の基本セル列と、前記
基本セルアレイ領域の周辺部に設けられ、前記基本セル
アレイ領域に電源電圧を供給するための電源用幹線と、
該幹線から分岐され、前記複数の基本セル列の個々の基
本セル列ごとに鎖側々の基本セル列に平行して設けられ
た複数の第１の電源ラインと、前記幹線から分岐され、
前記複数の基本セル列と直交するように設けられ、かつ
、前記複数の第１の電源ラインに接続された複数の第２
の電源ラインとを具備してなるゲーＩ・アレイ型ＬＳＩ
に関するものであって、以下に述べるような特徴を有し
ている６ まず、第１の発明においては、前記複数の第１の電源ラ
インの全部又は一部は、その線幅を広く形成された部分
を有している。

また、第２の発明においては、前記複数の第２の電源ラ
インは、前記基本セルアレイ領域内で密に配線されてい
る部分を有している。

また、第３の発明においては、前記複数の第１の電源ラ
インのうち、一部の基本セル列に平行して設けられた第
１の電源ラインは、その線幅を広く形成されている。

［作用コ 第１の発明においては、第１の電源ライン中、線幅を広
く形成された部分に、多くの電流を流すことができる。

そこで、線幅を広く形成された部分の位置によって異な
るが、第１の電源ラインの両端部又は第２の電源ライン
を介して、この線幅を広く形成された部分に多くの電流
を流し、これをクロックバッファセルに供給して、最大
動作可能周波数を高めることができる。なお、クロック
バッファセルを、電源ブロック（基本セル列中、第２の
電源ラインで区分された基本セル領域）に出来る限り均
等に、より好適には第１の電源ラインの線幅を広く形成
された部分の電源ブロックに配置する場合には、電源ブ
ロックの消費電力の平均化を図り、第１、第２の電源ラ
インの平均寿命を長くし、その分、信頼性の向上を図る
ことができる。

また、第２の発明においては、第２の電源ライン中、密
に配線されている部分に、疎に配線されている部分より
も多くの電流を流すことができる。

そこで、この密に配線されている部分を介して多くの電
流を流して、これをクロックバッファセルに供給し、最
大動作可能周波数を高めることができる。なお、クロッ
クバッファセルを、電源ブロックに出来る限り均等に、
より好適には第２の電源ラインが密に配線されている電
源ブロックに配置する場合には、電源ブロックの消費電
力の平均化を図り、第１、第２の電源ラインの平均寿命
を長くし、その分、信頼性の向上を図ることがてきる。

また、第３の発明においては、線幅を広く形成された第
１の電源ラインに、他の第１の電源ラインよりも多くの
電流を流すことができる。そこで、線幅を広く形成され
た第１の電源ラインを介して多くの電流を流して、これ
をクロックバッファセルに供給し、最大動作可能周波数
を高めることができる。なお、クロックバッファセルを
、線幅を広く形成された第１の電源ラインが配置された
基本セル列に、より好適には両端部側に配置する場合に
は、電源ブロックの消費電力の平均化を図り、即ち、第
１、第２の電源ラインの電流密度の平均化を図り、第１
、第２の電源ラインの平均寿命を長くし、その信頼性の
向上を図ることができる。

また、第１〜第３の発明において、クロックバッファセ
ルが配置された電源ブロック内に、クロックバッファセ
ルを介してクロックが供給される順序回路セルを配置す
る場合には、クロックバッファセルと順序回路セルとの
信号配線距離を平均化し、クロックスキューの低減化を
図ることができる。

［実施例］ 以下、第１図〜第４図を参照して、本発明によるゲート
アレイ型ＬＳＩの各種実施例につき説明する。なお、こ
れら第１図〜第４図において、第５図に対応する部分に
は同一符号を付し、その重複説明は省略する。

墓ユ」ａ四艷 第１図は、本発明の第１実施例を示す平面図であって、
この第１実施例が第５図従来例と異なる点は、電源ライ
ン９及び接地ライン１１の形状である。即ち、この第１
実施例においては、電源ライン９及び接地ライン１１は
、電源ブロック６Ａ〜６Ｄのうち、電源ブロック６Ａ、
６Ｄの部分の線幅Ｗ、を中央部の線幅Ｗ２の２倍に形成
されており、その他については、第５図従来例と同様に
構成されている６ かかる第１実施例においては、電源ライン９及び接地ラ
イン１１につき、その線幅を電源ブロック６Ａ、６Ｄの
部分で２倍にして、その強化を図っているので、第５図
従来例の場合に比較して、その信頼性の低下を招くこと
なく、クロックバッファセルに対する電流供給量を増や
し、最大動作可能周波数を高めることができる。

また、この場合において、電源ブロック６Ａ〜６Ｄに、
出来る限り均等にクロックバッファセルを配置する場合
には、電源ブロック６八〜６Ｄの消費電力の平均化を図
ることができる。即ち、電源ライン９．１０及び接地ラ
イン１１．１２の電流密度の平均化を図ることができる
。したがって、このようにする場合には、電源ライン９
．１０及び接地ライン１１．．１２の全体としての平均
寿命を長くし、その分、その信頼性の向上を図ることが
できる。

また、ここで特に、例えば、この第１実施例及び第５図
従来例において、電源ブロック６Ａ、６Ｄに同一負荷容
量、同一個数のクロックバッファセルを配置した場合を
考える。この場合、第５図従来例において、電源ライン
９から供給可能な電流量を■Ｈ，電源ライン１０から供
給可能な電流量をｉｖ、したがって、全電流量をＩＨ＋
ＩＶ、クロックバッファセルの最大動作可能周波数をＦ
Ｃとすれば、第１実施例における電源ライン９．１０か
ら供給可能な電流量、全電流量、クロックバッファセル
の最大動作可能周波数及びＩ）Ｉ＝Ｉｖの場合における
クロックバッファセルの最大動作可能周波数は、表−１
（第３２頁参照）に示すようになる。但し、この場合、
式−３におけるｎをｎ＝−２とし、Ｊ以外のパラメータ
は同一とした。また、接合温度Ｔｊの上昇はパッケージ
の熱抵抗が充分低いと仮定して無視した。

このように、この第１実斃例によれば、電源ブロック６
Ａ、６Ｄにクロックバッファセルを配置した場合、第５
図従来例に同一負荷容量、同一個数のクロックバッファ
セルを配置した場合に比較して、クロックバッファセル
の最大動作可能周波数を（２１）１＋ＩＶ／　ＩＨ＋Ｉ
Ｖ）２倍にすることができる。

しかも、この場合、電源ライン９．１０及び接地ライン
１１．１２の電流密度は第５図従来例の場合と異ならな
いので、第５図従来例の場合と同様の信頼性を確保する
ことができる。

第２実施例 第２図は、本発明の第２実施例を示す平面図であって、
この第２実施例が第５図従来例と異なる点は電源ライン
１０、接地ライン１２の数である。

即ち、この第２実施例においては、電源ライン１０及び
接地ライン１２は、電源ブロック６Ａ、６Ｄに略対応す
る部分については、第５図従来例の場合の３倍の電源ラ
イン及び接地ラインが配線されており、その他について
は、第５図従来例と同様に構成されている。

かかる第２実施例においては、電源ライン１゜及び接地
ライン１２の数を電源ブロック６Ａ、６Ｄに略対応する
部分で３倍にして、その強化を図っているので、第５図
従来例の場合に比較して、その信頼性の低下を招くこと
なく、クロックバッファセルに対する電流供給量を増や
し、最大動作可能周波数を高めることができる。

また、この場合においても、電源ブロック６Ａ〜６Ｄに
、出来る限り均等にクロックバッファセルを配置する場
合には、電源ブロック６Ａ〜６Ｄの消費電力を平均化す
ることができる。即ち、電源ライン９．１０及び接地ラ
イン１１．１２の電流密度の平均化を図ることができる
。したがって、このようにする場合には、電源ライン９
．１ｏ及び接地ライン１１．１２の全体としての平均寿
命を長くし、その分、その信頼性の向上を図ることがで
きる。

また、ここで特に、第１実施例の場合と同様に電源ブロ
ック６Ａ、６Ｄに同一負荷容量、同一個数のクロックバ
ッファセルを配置した場合における電源ライン９．１０
から供給可能な電流量、全電流量、クロックバッファセ
ルの最大動作可能周波数につき第５図従来例の場合と比
較すると、表＝２（第３３頁参照）に示すようになる。

このように、この第２実施例によれば、電源ブロック６
Ａ、６Ｄにクロックバッファセルを配置した場合、第５
図従来例に同一負荷容量、同一個数のクロックバッファ
セルを配置した場合に比較して、クロックバッファセル
の最大動作可能周波数を（１Ｍ＋３１Ｖ／　ＩＨ＋ＩＶ
）２倍にすることができる。

しかも、この場合、電源ライン９．１０及び接地ライン
１１．１２の電流密度は第５図従来例の場合と異ならな
いので、その信頼性については、従来同様の信頼性を確
保することができる６なお、かかる第２実施例では、電
源ブロック６Ａ１〜６Ａ３．６Ｄ１〜６Ｄ３に均等にク
ロックバッファセルを配置することが各電源ブロック間
の消費電力の平均化を図る上で更に好適である。

策旦」口む艷 第３図は、本発明の第３実施例を示す平面図であって、
この第３実施例が第５図従来例と異なる点は、電源ライ
ン９及び接地ライン１１の形状と、電源ライン１０及び
接地ライン１２の数である。

即ち、この第３実施例においては、電源ライン９及び接
地ライン１１は、電源ブロック６Ａ〜６Ｄのうち、電源
ブロック６Ａ、６Ｄの部分の線幅Ｗ１を中央部の線幅Ｗ
２の２倍に形成され、また、電源ライン１０及び接地ラ
イン１２は、電源ブロック６Ａ、６Ｄに略対応する部分
については、第５図従来例の場合の３倍の電源ライン及
び接地ラインが配線されており、その他については、第
５図従来例と同様にｉ或されている。

かかる第３実施例においては、電源ライン９及び接地ラ
イン１１につき、その線幅を電源ブロック６Ａ、６Ｄの
部分で２倍にして、その強化を図り、また、電源ライン
１０及び接地ライン１２につき、その数を電源ブロック
６Ａ、６Ｄに略対応する部分で３倍にして、その強化を
図っているので、第５図従来例の場合に比較して、その
信頼性の低下を招くことなく、クロックバッファセルに
対する電流供給量を増やし、最大動作可能周波数を高め
ることができる。　また、この場合においても、電源ブ
ロック６Ａ〜６Ｄに、出来る限り均等にクロックバッフ
ァセルを配置する場合には、電源ブロック６Ａ〜６Ｄの
消費電力の平均化を図ることができる。即ち、電源ライ
ン９、】０及び接地ライン１１．１２の電流密度の平均
化を図ることができる。したがって、このようにする場
合には、電源ライン９．１０及び接地ライン１１．１２
の全体としての平均寿命を長くし、その分、その信頼性
の向上を図ることができる。

また、ここで特に、第１及び第２実施例の場合と同様に
、電源ブロック６Ａ、６Ｄに同一負荷容量、同一個数の
クロックバッファセルが配置された場合を考え、電源ラ
イン９がら供給可能な電流量、電源ラインＩＯから供給
可能な電流量、全電流量、クロックバッファセルの最大
動作可能周波数につき第５図従来例の場合と比較すると
、表−３（第３４頁参照）に示すようになる。

このように、この第３実施例によれば、電源ブロック６
Ａ、６Ｄにクロックバッファセルを配置した場合、第５
図従来例に同一負荷容量、同一個数のクロックバッファ
セルを配置した場合に比較して、クロックバッファセル
の最大動作可能周波数を（２１Ｎ＋３ＩＶ　／　ＩＨ＋
Ｉｖ）２倍にすることができる。

しかも、この場合、電源ライン９．１０及び接地ライン
１１．１２の電流密度は第５図従来例の場合と異ならな
いので、その信頼性については、従来同様の信頼性を確
保することができる。

なお、この第３実施例においても、電源ブロック６Ａ、
〜６Ａ８．６Ｄ、〜６Ｄ３に均等にクロックバッファセ
ルを配置することが各電源ブロック間の消費電力の平均
化を図る上で更に好適である。

第４実施例 第４図は、本発明の第４実施例を示す平面図であって、
この第４実施例が第５図従来例と異なるのは、電源ライ
ン９及び接地ライン１１中、図上、−参上の電源ライン
９Ａ及び接地ライン１１Ａの形状である。即ち、この第
４実施例においては、電源ライン９Ａ及び接地ラインＩ
ＩＡは、その線幅Ｗ３を他の電源ライン９、接地ライン
１１の線幅Ｗ４の２倍に形成されており、その他につい
ては、第５図従来例と同様に構成されている。

かかる第４実施例においては、電源ライン９及び接地ラ
イン１１につき、図上、−参上の電源ライン９Ａ及び接
地ラインＩＩＡの線幅を他の電源ライン９、接地ライン
１１の線幅の２倍にして、その強化を図っているので、
この部分にクロックバッファセルを配置することにより
、第５図従来例の場合に比較し、その信頼性の低下を招
くことなく、クロックバッファセルに対する電流供給量
を増やし、最大動作可能周波数を高めることができる。

ここで、この第４実施例においても、特に、第１〜第３
実施例の場合と同様に、電源ブロック６Ａ、６Ｄに同一
個数のクロックバッファセルが配置された場合を考え、
電源ライン９から供給可能な電流量、電源ライン１０か
ら供給可能な電流量、全電流量、クロックバッファセル
の最大動作可能周波数につき第５図従来例の場合と比較
すると、表−４（第３５頁参照）に示すようになる。

このように、この第４実施例によれば、電源ブロック６
Ａ、６Ｄにクロックバッファセルを配置した場合、第５
図従来例に同一負荷容量、同一個数のクロックバッファ
セルを配置した場合に比較して、クロックバッファセル
の最大動作可能周波数を（２ＩＨ＋ＩＶ／　Ｉｎ＋Ｉｖ
）２倍にすることができる。

しかも、この場合、電源ライン９．１０及び接地ライン
１１．１２の電流密度は第５図従来例の場合と異ならな
いので、その信頼性については、従来同様の信頼性を確
保することができる。

えシ材し 第１実施例においては、電源ライン９及び接地ライン１
１について、その両端部側、即ち、電源ブロック６Ａ、
６Ｄに対応する部分につき強化を図った場合につきのべ
たが、この代わりに、これら電源ライン９及び接地ライ
ン１１につき、中央部分、即ち、電源ブロック６Ｂ、６
Ｃに対応する部分につき強化を図ることもできる。

また、第２実施例においては、電源ライン１０及び接地
ライン１２について、外側部分、即ち、電源ブロック６
Ａ、６Ｄに対応する部分につき強化を図った場合につき
のべたが、この代わりに、これら電源ライン１０及び接
地ライン１２につき、中央部分、即ち、電源ブロック６
Ｂ、６Ｃに対応する部分につき強化を図ることもできる
。

また、第３実施例においては、電源ライン９．１０、接
地ライン１１．１２について、電源ブロック６Ａ、６Ｄ
に対応する部分につき強化を図った場合につきのべたが
、この代わりに、これら電源ライン９．１０、接地ライ
ン１１．１２につき、電源ブロック６Ｂ、６Ｃに対応す
る部分につき強化を図ることもできる。

また、第１〜第４実施例においては、電源ブロック６Ａ
、６Ｄ内に順序回路セルを配置することにより、クロッ
クバッファセルと順序回路セルの信号配線距離を平均化
し、クロックスキューの低減化を図ることができる。

また、第１〜第４実施例においては、本発明を配線領域
１３を有するゲートアレイ型ＬＳＩに適用した場合につ
き述べたが、本発明は、その他、配線領域を設けていな
い、いわゆる５ＯＧ（ｓｅａｏｆ　ｇａｔｅ　）タイプ
のゲートアレイ型ＬＳＩや、ＲＡＭ、ＲＯＭを内蔵した
ゲートアレイ型ＬＳＩ等にも広く適用することができる
。

また、第１〜第４実施例においては、本発明をＣＭＯＳ
タイプのゲートアレイ型ＬＳＩに適用した場合につき述
べたが、本発明は、その他、ＥＣＬタイプのゲートアレ
イ型ＬＳＩ等に適用することもできる。

その他、本発明は、その要旨を逸脱することなく、種々
の構成を取り得ることは勿論である。

表 表−４ ［発明の効果］ 本発明によれば、以下のような効果を得ることができる
。

第１の発明によれば、第１の電源ライン中、線幅を広く
形成された部分の位置によって異なるが、第１の電源ラ
インの両端部又は第２の電源ラインを介して、この線幅
を広く形成された部分に多くの電流を流し、これをクロ
ックバッファセルに供給することができるので、信頼性
の低下を招くことなく、最大動作可能周波数を高めるこ
とができる。なお、クロックバッファセルを、電源ブロ
ックに出来る限り均等に、より好適には第１の電源ライ
ンの線幅を広く形成された部分の電源ブロックに配置す
る場合には、電源ブロックの消費電力の平均化を図り、
第１、第２の電源ラインの全体としての平均寿命を長く
し、その分、信頼性の向上を図ることができる。

また、第２の発明によれは、第２の電源ライン中、密に
配線されている部分を介して多くの電流を流して、これ
をクロックバッファセルに供給することができるので、
信頼性の低下を招くことなく、最大動作可能周波数を高
めることができる。

なお、クロックバッファセルを、電源ブロックに出来る
限り均等に、より好適には第２の電源ラインが密に配線
されている電源ブロックに配置する場合には、電源ブロ
ックの消費電力の平均化を図り、第１、第２の電源ライ
ンの平均寿命を長くし、その分、信頼性の向上を図るこ
とができる。

また、第３の発明によれば、第１の電源ライン中、線幅
を広く形成された部分を介して多くの電流を流して、こ
れをクロックバッファセルに供給することができるので
、信頼性の低下を招くことなく、最大動作可能周波数を
高めることができる。

なお、クロックバッファセルを、線幅を広く形成された
第１の電源ラインが配置された基本セル列に、より好適
には両端部側の電源ブロックに配置する場合には、電源
ブロックの消費電力の平均化を図り、第１、第２の電源
ラインの全体としての平均寿命を長くし、その分、信頼
性の向上を図ることかて′きる。

また、第１〜第３の発明において、クロックバッファセ
ルが配置された電源ブロックに順序回路セルを配置する
場合には、クロックバッファセルと順序回路セルの信号
配線距離を平均化し、クロックスキューの低減化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の平面図、第２図は本発明
の第２実施例の平面図、第３図は本発明の第３実施例の
平面図、第４図は本発明の第４実施例の平面図、第５図
は従来のゲートアレイ型ＬＳＩの一例の平面図、 第６図Ａ及びＢはそれぞれ基本セルのレイアウト図及び
等価回路図、 第７図Ａ及びＢはそれぞれクロックバッファセルのレイ
アウト図及び等価回路図である。 〕・・・チップ本体 ２　パッド ２Ａ・・・電源用パッド ２Ｂ・・・接地用バッド ３・・・Ｉ１０セル ４・・・基本セルアレイ ５・・・基本セル ６・・・基本セル列 ６Ａ〜６Ｄ・・・電源ブロック ７・・・電源用幹線 ８・・・接地用幹線 ９．１０・・・電源ライン １１．１２・・・接地ライン １３・・・配線領域 領域

Claims (8)

【特許請求の範囲】
1. （１）基本セルアレイ領域に列状に配置された複数の基
   本セル列と、 前記基本セルアレイ領域の周辺部に設けられ、前記基本
   セルアレイ領域に電源電圧を供給するための電源用幹線
   と、 該電源用幹線から分岐され、前記複数の基本セル列の個
   々の基本セル列ごとに該個々の基本セル列に平行して設
   けられた複数の第１の電源ラインと、 前記電源用幹線から分岐され、前記複数の基本セル列と
   直交するように設けられ、かつ、前記複数の第１の電源
   ラインに接続された複数の第２の電源ラインとを具備し
   てなるゲートアレイ型半導体集積回路装置において、 前記複数の第１の電源ラインの全部又は一部は、その線
   幅を広く形成された部分を有していることを特徴とする
   ゲートアレイ型半導体集積回路装置。
2. （２）基本セルアレイ領域に列状に配置された複数の基
   本セル列と、 前記基本セルアレイ領域の周辺部に設けられ、前記基本
   セルアレイ領域に電源電圧を供給するための電源用幹線
   と、 該電源用幹線から分岐され、前記複数の基本セル列の個
   々の基本セル列ごとに該個々の基本セル列に平行して設
   けられた複数の第１の電源ラインと、 前記電源用幹線から分岐され、前記複数の基本セル列と
   直交するように設けられ、かつ、前記複数の第１の電源
   ラインに接続された複数の第２の電源ラインとを具備し
   てなるゲートアレイ型半導体集積回路装置において、 前記複数の第１の電源ラインの全部又は一部は、前記電
   源用幹線との分岐点近傍で線幅が広く形成されているこ
   とを特徴とするゲートアレイ型半導体集積回路装置。
3. （３）前記複数の第１の電源ラインの線幅が広く形成さ
   れた複数の基本セル領域に、クロックバッフアセルが配
   置されていることを特徴とする請求項１又は２記載のゲ
   ートアレイ型半導体集積回路装置。
4. （４）基本セルアレイ領域に列状に配置された複数の基
   本セル列と、 前記基本セルアレイ領域の周辺部に設けられ、前記基本
   セルアレイ領域に電源電圧を供給するための電源用幹線
   と、 該電源用幹線から分岐され、前記複数の基本セル列の個
   々の基本セル列ごとに該個々の基本セル列に平行して設
   けられた複数の第１の電源ラインと、 前記電源用幹線から分岐され、前記複数の基本セル列と
   直交するように設けられ、かつ、前記複数の第１の電源
   ラインに接続された複数の第２の電源ラインとを具備し
   てなるゲートアレイ型半導体集積回路装置において、 前記複数の第２の電源ラインは、前記基本セルアレイ領
   域内で密に配線されている部分を有していることを特徴
   とするゲートアレイ型半導体集積回路装置。
5. （５）基本セルアレイ領域に列状に配置された複数の基
   本セル列と、 前記基本セルアレイ領域の周辺部に設けられ、前記基本
   セルアレイ領域に電源電圧を供給するための電源用幹線
   と、 該電源用幹線から分岐され、前記複数の基本セル列の個
   々の基本セル列ごとに該個々の基本セル列に平行して設
   けられた複数の第１の電源ラインと、 前記電源用幹線から分岐され、前記複数の基本セル列と
   直交するように設けられ、かつ、前記複数の第１の電源
   ラインに接続された複数の第２の電源ラインとを具備し
   てなるゲートアレイ型半導体集積回路装置において、 前記複数の第２の電源ラインは、前記基本セル列の両端
   部側の部分ほど密に配線されていることを特徴とするゲ
   ートアレイ型半導体集積回路装置。
6. （６）前記複数の基本セル列の前記複数の第２の電源ラ
   インが密に配線された複数の基本セル領域にクロックバ
   ッフアセルが配置されていることを特徴とする請求項４
   又は５記載のゲートアレイ型半導体集積回路装置。
7. （７）前記複数の基本セル列の前記複数の第２の電源ラ
   インで区分された複数の基本セル領域のうち、クロック
   バッファセルが配置された基本セル領域に前記クロック
   バッファセルによって駆動される機能セルが配置されて
   いることを特徴とする請求項３又は６記載のゲートアレ
   イ型半導体集積回路装置。
8. （８）基本セルアレイ領域に列状に配置された複数の基
   本セル列と、 前記基本セルアレイ領域の周辺部に設けられ、前記基本
   セルアレイ領域に電源電圧を供給するための電源用幹線
   と、 該電源用幹線から分岐され、前記複数の基本セル列の個
   々の基本セル列ごとに該個々の基本セル列に平行して設
   けられた複数の第１の電源ラインと、 前記電源用幹線から分岐され、前記複数の基本セル列と
   直交するように設けられ、かつ、前記複数の第１の電源
   ラインに接続された複数の第２の電源ラインとを具備し
   てなるゲートアレイ型半導体集積回路装置において、 前記複数の第１の電源ラインのうち、一部の基本セル列
   に平行して設けられた第１の電源ラインは、その線幅を
   広く形成されていることを特徴とするゲートアレイ型半
   導体集積回路装置。