DE1765632B2 - Aus Einheitszellen aufgebaute LSI-Schaltung - Google Patents
Aus Einheitszellen aufgebaute LSI-SchaltungInfo
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- 239000000758 substrate Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000001465 metallisation Methods 0.000 claims description 4
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 241000554155 Andes Species 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000012856 packing Methods 0.000 claims 1
- 238000004513 sizing Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
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- G11—INFORMATION STORAGE
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
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- H—ELECTRICITY
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- Logic Circuits (AREA)
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Description
der Korridore und vorzugsweise zwischen den Zeüen findet sich eine Schneise oder ein Korridor 70-1.
benachbarter ZeUenpaare geführt sind. Der oder die Weitere solche Korridore 70-2 bis 70-7 befinden sich
Leiter tonnen durch Zogangsöffnungen in der zwischen den verschiedenen ZeUen und unterhalb
Isolierschicht selektiv an Halbleitergebiete ange- der letzten oder untersten ZeUe. Auf den Korridor-
^iv^Sfi^iL "1^ ^ Korridore reichen. 5 flächen 70-2, 70-4 und 70-6 ist ein Metauisierungs-
_ jjietxnnoung hat vor aUem den Vorteil, daß zum muster von Speiseleitungen angebracht, die serpen-
Verschalten der ZeUen innerhalb einer ZeUe oder tinenfönnig oder S-förmig durch die Koordinaten-
zwiscüen mehreren ZeUen metallische Leiter zur anordnung geführt sind, so daß die sämtlichen ZeUen
Verfugung stehen, so daß es nicht notwendig ist, gemeinsam sind. Zu diesen Speiseleitungen gehören
statt dessen in das Halbleitersubstrat Leitergebiete io eine Stromversorgungsleitung Vdd, eine Masseleitung
einzudifrradieren welche Schwierigkeiten hinsieht- Grd, eine TaktsignaUeitung 02 und zwei weitere
hch des Widerstandes und der Kapazität bereiten TaktsignaUeitungen 01. DieT TaktsignaUeitungen
wurden. Em weiterer VorteU liegt darin, daß Über- sind aus später im Zusammenhang mit Fig. 2 zu
kreuzungen von Speiseleitungen od. dgl. vermieden erläuternden Gründen jeweUs an oder bei einei
werden können, die zusätzliche MetaUschichten er- i5 anderen ZeUenzeüe angeordnet Die Korridore 70-1,
tordern wurden. 70_3 ?0_5 xmd 7QJJ ^^ ^^^ ^ Zwecke
Bin bevorzugtes Ausführungsbeispiel der Erfin- der Verschaltung der verschiedenen Einheitszellen 50.
dung ist in der Zeichnung dargesteUt Sie zeigt in In einer Zeile am oberen Rand der ZeUen-
Fig. 1 das Blockschaltbild der LSI-Anordnung anordnung und in einer ZeUe am unteren Rand der
mit dem serpentinenförmigen Verlauf der Leiter- ao Anordnung ist eine Anzahl von Kontaktgebieten 60
anordnung, in für die Rand. oder äußere Verschaltung zwischen
α Fl T|·2 eme Grundrißdarstellung von vier ZeUen der LSI-Anordnung und anderen Bauteilen vorge-
der LM-Anordnung unter Veranschaulichung einer sehen. Die Kontaktgebiete 60 können entweder
EinheitszeUe und in diffundiert oder als MetaUstege ausgebildet sein,
Vh M M™en n durch Fig·2 längs der a5 doch sind sie im vorliegenden Fall bei Verwendung
Ebene M-M. von p-ieitenden MOS-Bauelementen vorzugsweise
Die trnndung laßt sich mit Feldeffektbauelemen- aus metallischem Material gefertigt Einige der Konten
behebigen Leitungstyps, die ein gemeinsames takte 60 können als EingangsVAusgangsanschlüsse
Substrat aus einem geeigneten Material, wie Glas, der Anordnung verwendet werden, während andere
Saphir, Halbleitermaterial u. dgl., und eine isolierte 30 dazu dienen, der Anordnung die verschiedenen
Steuerelektrode haben, realisieren. Im vorliegenden Speise- und Steuerspannungen zuzuführen. Zu diesem
τΙο^ΪΓλ111 den einzeInen Zellen beispielsweise Zweck sind die 01-TaktsignaUeitungen jeweils an
MOS-Feldeffektbauelemente vom p-Leitungstyp ver- das mit 01 bezeichnete Kontaktplättchen angewendet.
Als Halbleitermaterial kann ein beliebiges schlossen, während die 02-TaktsignaUeitung an das
derjenigen Materialien, die allgemein für die Her- 35 mit 02 bezeichnete Kontaktplättchen angeschlossen
stellung von gitterisolierten Feldeffektbauelementen ist. Entsprechend ist die Kita-Leitung an das mit
in der Halbleitertechnik verwendet werden, dienen. Vdd und die Grrf-Leitung an das mit Grd beim
vorliegenden Fall ist beispielsweise vorausgesetzt, zeichnete Kontaktplättchen angeschlossen,
daß samtliche Halbleitermaterialien, außer wenn Unter jedem der Korridore befindet sich jeweils anders angegeben, aus Silicium bestehen. Die Ein- 40 eine Anzahl von beabstandeten diffundierten Geheitszellen sind vorzugsweise identitätsveränderlich, bieten. Wie im einzelnen noch erläutert werden wird, d. n., sie Können je nach dem Anwendungsfall zu erfüllen einige dieser Gebiete unter den Korridoren einem Inverter, einem Torglied, einem Flipflop oder 70-2, 70-4 und 70-6 die doppelte Aufgabe eines auch zu einem linearen Verstärker verschaltet Quellen- oder Abflußgebietes in einer ZeUe sowie werden. „...,,. 45 eines diffundierten Anschlusses an die Sammelleiter-
daß samtliche Halbleitermaterialien, außer wenn Unter jedem der Korridore befindet sich jeweils anders angegeben, aus Silicium bestehen. Die Ein- 40 eine Anzahl von beabstandeten diffundierten Geheitszellen sind vorzugsweise identitätsveränderlich, bieten. Wie im einzelnen noch erläutert werden wird, d. n., sie Können je nach dem Anwendungsfall zu erfüllen einige dieser Gebiete unter den Korridoren einem Inverter, einem Torglied, einem Flipflop oder 70-2, 70-4 und 70-6 die doppelte Aufgabe eines auch zu einem linearen Verstärker verschaltet Quellen- oder Abflußgebietes in einer ZeUe sowie werden. „...,,. 45 eines diffundierten Anschlusses an die Sammelleiter-
Gemäß Hg. 1 sind die EinheitszeUen der LSI- anordnung. Andere der diffundierten Gebiete, beAnordnung
in Koordinatenzeilen und -spalten aus- zeichnet mit 48, unterqueren im Abstand vongelegt.
Jede der Einheitszellen trägt als ersten Be- einander die verschiedenen Korridore, so daß Leiterstandteil
ihres Bezugszeichens die Nummer 50. Der kreuzungen gebildet werden. Die Zugangsöffnungen
zweite Teil des Bezugszeichens bezeichnet den Ort 50 zu den verschiedenen diffundierten Gebieten sind im
der jeweiligen Zelle in der Matrix, und zwar be- Abstand voneinander angeordnet, so daß die darzeichnet
die Ziffer der ersten Stelle die betreffende überliegenden metallischen Leiter zwischen ihnen in
Zeile, wahrend die Zifler der zweiten SteUe die be- gewünschten Anordnungen geführt werden können,
trettende Spalte bezeichnet. Beispielsweise ist die Die βεφεηϋηβηίΟΓηύ^β oder S-förmige Sammel-Einheitszelle
in der untersten, sechsten ZeUe und 55 leiteranordnung für die LSI-Schaltung ist wesentlich,
der ersten, am weitesten linken Spalte mit 50-61 be- da sie metallische Verschaltungen zwischen den
zeichnet. Zellen irgendeiner ZeUe und verschiedenen der
In einer bestimmten Zellenanordaung können ein anderen Zeilen ermöglicht, so daß der höhere Wider-
oder mehreie Zwischenräume übrigbleiben, die zu stand und die größere Kapazität diffundierter Leiterklein für ein«: EinheitszeUe 50 sind. Diese übrig- 60 gebiete vermieden werden. Beispielsweise können die
gebliebenen Zwischenräume können mit spezieUen Zellen in der ersten Zeile mit den Zellen der vierten
Zellen ausgefüUt werden. In Fig. 1 hat die LSI- und der fünften ZeUe und ebenso die ZeUen der
Anordnung als solche andere Zellen, beispielsweise zweiten ZeUe mit den ZeUen der dritten und der
die Zellen 51, 52, 53 und 54. Diese Zellen können sechsten ZeUe ledigUch durch metallische Leiter verbeispielsweise
zwei Inverterelemente und ein Last- 65 bunden werden,
element zur Verschaltung als Verknüpfungsglied mit Fig. 2 und 3 zeigen konstruktive Einzelheiten so-
element zur Verschaltung als Verknüpfungsglied mit Fig. 2 und 3 zeigen konstruktive Einzelheiten so-
'^Wffl enthalten. wohl der p-leitenden MOS-Einheitszellen als auch
Oberhalb der ersten oder obersten Zellenzeü? be- der Gesamtanordnune. Fie. 2 zeigt in Draufsicht
eine Vierzellengruppe entsprechend den Zeilen bracht, indem sie durch Zugangsöffnungen die dar-
50-13, 50-14, 50-23 und 50-24 der LSI-Anordnung unterliegenden diffundierten p-Gebiete kontaktieren
nach Fi g. 1. Die Zelle 50-13 wird zunächst an Hand und dadurch Überkreuzungsverbindungen bilden. So
der Fig.3 beschrieben, die einen Schnitt längs der kontaktiert die Fita-Leitutig das p-Gebiet 28 über
Ebene M-M' in F i g. 2 zeigt. Die Einheitszelle 50-13 5 die Zugangsöffnung 43, die Grd-Leitung das p-Gebiet
sowie die gesamte LSI-Anordming befinden sich auf 46 über die Zugangsöffnung 44 und die 02-Leitung
einem n-leitenden Halbleitersubstrat 40. Durch eine das p-Gebiet 47 über die Zugangsöffnung 45. In der
Anzahl von beabstandeten p-Gebieten, weiche in die Zeichnung sind die Zugangsöffnungen 43,44 und 45
eine Oberfläche des Substrates 40 eindiffundiert sind, schraffiert dargestellt, um eine elektrische Ver-
werden die MOS-Baueiemente sowie p-leitende An- ta bindung oder einen elektrischen Anschluß anzu-
schlußleiter (p-Tunnelanschlüsse) gebildet. Beispiels- deuten. Die p-Gebiete 28,46 und 47 verlaufen unter
weise bilden die diffundierten p-Gebiete 2Qd und dem Korridor 70-2 und skid den Einheitszellen 50-13
21 d die Abflußgebietii von MOS-Bauetementen 20 und 50-23 gemeinsam. Es hat also in feder Zelle
und 21, während das p-Gebiet 24 ein gemeinsames das MOS-Bauelement 22 Anteil am gemeinsamen
Quellengebiet für die MOS-Bauetemente 20 und ZI 15 p-Gebiet 2S.
sowie einen »unbedingten« oder festen (d. h. vor- Jede Zelle hat Zugang zu einer der φΙ-Leitungen,
gegebenen) elektrischen Anschluß dieses Gebietes da an jeder Zelle eine solche Leitung vorbeiläuft,
bildet Der Zwischenraum zwischen den p-Gebieten und zwar verlauft in Fig. 1 die oberste 01-Leituag
2Od und 24 sowie der Zwischenraum zwischen dea angrenzend an die Zellen der ersten Zeile und die
p-Gebieten 21 d und 24 bilden die Stromkanäte der ae unterste 0 !-Leitung angrenzend an die Zeilen der
MOS-Bauelemente 20 und 21. zweiten Zeile. Die 01-Leitungen können daher
Eine verhältnismäßig dicke (z. B. 15 000 A) Oxid- durch entsprechende Metallisierung an die ge-
isolierschicht 41, z. B. ans Sffidumdioxid, befindet wünschte Zugangsöffnung einer Zelle ohne Verwen-
sich über dem diffundierten Oberfläcöengebief des dung diffundierter p-Gebiete angeschlossen werden.
Substrates 40. In der Schicht 41 ist eine Anzahl von »5 Die weiteren p-Gebiete 48, die unter dem Korridor
Zugangsöffnungen 1, 2,4 und 5 vorgesehen, welche 70-2 verlaufen, unterkreuzen die Speiseleiter, um die
die Kanäle der Bauelemente sowie einen Teil oder Zellen der ersten Zeile mit den Zellen der zweiten
Teile der verschiedenen diffundierten p-Gebiete frei- Zeile zu fonktionellen Systemen zu verbinden. Wie
legen (weitere solche öffnungen3 und 6 bis 13 sind man in Fig. 1 sieht, sind diese zusätzlichen
in Fig.2 erkennbar).Diese Zugangsöffnungen bilden 30 p-Gebiete 48 an verschiedenen Stellen längs der
»bedingte«, d. h. wahlweise verwendbare Anschluß- Korridore 7Θ-2,70-4 und 70-6 sowie in bestimmter
kontakte. Bei den MOS-Bauelementen 20 und 21 Verteilung längs der Korridore 70-1, 70-3,70-5 und
sind die Zugangsöffnungen 4 und 5 über den Abfluß- 70-7 angeordnet
gebieten 20 d bzw. 21 d angeordnet, so daß sie einen Die LSI-Schattnngsanordaung kann nach irgend-
Teil dieser Gebiete freilegen. Die Zugangsöffnim- 35 einem geeigneten Verfahren hergestellt werden. Bei
gen 1 und 2 befinden sich über den Kanälen der einem typischen Verfahren werden nur vier Fabrika-
beiden Bauelemente. Innerhalb der öffnungen 1 tionsmasken verwendet Die erste Maske dient zum
und 2 über dem Substrat 40 befinden sich verhältnis- Eindiffundieren der p-Gebiete in das η-leitende
mäßig dünne (z. B. 1000 A) Schichten 42 aus Oxid, Substrat Sodann wird anf der die diffundierten
welche die Grttergebiete 20 g und 21g bilden. In 4° p-Gebiele enthaltenden Substratoberfläche eine
Fig. 2 ist zur Verdeutlichung auch der Kanal eines relativ dicke Oxidschicht angebracht Danach wer-
der MOS-Bauelemente (Element 20) mit seinen den mittds der zweiten Maske durch Wegätzen des
Dimensionen / und w dargestellt Oxids die öffnungen gebildet, welche die p-Gebiete
Zwei wettere MOS-Bauetemente 22 und 23 sind in und die . Steuerelektrodengebiete freilegen. Sodann
entsprechender Weise an n-leitenden Substrat 40 45 wird die Anordnung mit einem dünnen Oxidbeiag
ausgebildet Sie teilen ein gemeinsames p-Gebiet 25, beschichtet Mittels der dritten Maske wird die
das einen »unbedingten« Anschluß darstellt, da er dünne Oxidschicht in den p-Gebiet-Zugangsöffnun-
die beiden Bauelemente 22 und 23 fest miteinander gen weggeätzt Schließlich werden mittels der visrtet
verbindet Maske die Steuerelektroden-, Quellen- und Abfhiß-
Der Korridor 70-2 zwischen den Zellen 50-13 und 5° ffletaüBäentagen sowie die MetalfisieningsvBrbmdan-
50-14 der ersten Zeile τπκϊ den Zelten 50-23 und gen der MOS-Etemente und p-Ieitenden Über-
50-24 der zweiten Eejfe bildet einen Zugang zu dea Sreuzimgsgebiete gebildet Für den. MetaQisiexungs-
einzefnen Zellen von den verschiedenen Speise- schrift kane eme beliebige Anzahl τοπ Masken ver-
Ieitern φ% 02, VM und Grd, wefcfce die dicke wendet werden. Beispielsweise lsönnea kritische Ver-
Oxidsehicnt4i überlagern und längs des Korridors 55 Schaltungen, wie Quellen-., Abfloft- und Steaerelek-
gefunrt sind. Diese Leiter bestehen im a%emeinen trödenkontakte sowie festgelegte Metallaaschmsse,
aus Metall, wie z.B. Alumimum. Die LeiterVdd, mit der ersten Metallisierungsmaske hergestellt
Grd trad1 02 sind in die einzelnen Zelten emge- -werden.
Hierzu 1 Blatt Zekfeoufigen
Claims (3)
1. Aus Einheitszellen aufgebaute LSI-Schaltupg, neuen oder andersartigen Entwurf andere Metaliibei
der die Zellen auf einem Substrat in Zeilen 5 sierungsmasken benötigt werden. Es liegt also die
und Spalten mit zwischen den Zeilen verlaufen- Auslegung der Schaltungskomponenten fest, und
den Korridoren angeordnet sind und sich auf lediglich das Metallisierungsmuster wird für jeden
dem Substrat femer eine Mehrschicht-Leiter- neuen Anwendungszweck nach Maß entworfen. Der
anordnung befindet mit einer ersten Leiterschicht, Erfolg dieser konstruktiven Methode hängt davon ab,
die eine Speiseleitung für die Zellen enthält und io ob mit einer gegebenen Auslegung der Schaltungsvon
einer darunter befindlichen zweiten Leiter- elemente eine angemessene Anzahl unterschiedschicht
durch eine Isolierschicht getrennt ist, da- licher Anwendungsmöglichkeiten mit ausreichender
durch gekennzeichnet, daß die Speise- funktionellerVielseitigkeit erzielt werden kann.Es ist
leitung (z.B. Vdd) serpentinenförmig längs der daher wichtig, daß die Schaltungselemente so ausKorridore
(70-2,70-4,70-6) geführt ist. 15 gelegt werden, daß sieht nur die verfügbare
2. LSI-Schaltung nach Anspruch 1, dadurch Schaltungs- oder Substratfläche möglichst gut ausgekennzeichnet,
daß die Speiseleitung, jeweils genützt, sondern auch die ganze Anordnung hinsichtlängs
der Korridore zwischen den Zeilen benach- lieh der Möglichkeit der Realisierung unterschiedbarter
Zeilenpaare (z. B. 50-11 usw., 50-21 usw.) licher Funktionen durch entsprechendes Verschalten
verläuft ao ausreichend flexibel gestaltet wird.
3. LSI-Schaltung nach Anspruch 1 oder 2, da- Bei der Standardschablonen-Methode werden im
durch gekennzeichnet, daß die Speiseleitung eine allgemeinen die Schaltungselemente so ausgelegt
von mehreren Leitungen {Vdd, Grd, φν φ2) oder organisiert, daß sich eine Anordnung von im
einer Sammeileiteranordnung ist, die alle serpen- wesentlichen identischen Schaltungszellen (die in
tinenförmig längs der Korridore geführt sind. 35 Standardausführung ausgebildet sein können) ergibt
Diese Zellen können als Bausteine mit fester oder veränderlicher funktioneller Identität angesehen wer-
den. Eine identitätsfeste Zelle kann beispielsweise
ein NOR-Glied sein, wobei jede neue Anwendung 30 sich durch entsprechend unterschiedliche Ver-
Die Erfindung betrifft eine aus Einheitszellen auf- schaltung dieser Glieder in der Anordnung ergibt,
gebaute LSI-Schaltung, bei der die Zellen auf einem Eine solche Anordnung mit identitätsfesten Zellen
Substrat in Zeilen und Spalten mit zwischen den ist allerdings in vielen Fällen nicht zufriedenstellend,
Zeilen verlaufenden Korridoren angeordnet sind und da die Ausnützung der Substratfläche mangelhaft ist.
sich auf dem Substrat ferner eine Mehrschicht- 35 Auch ist die konstruktive Flexibilität z. B. dadurch
Leiteranordnung befindet mit einer ersten Leiter- beschränkt, daß für die Erfüllung der Systemschicht
die eine Speiseleitung für die Zellen enthält funktionen in diesem Fall nur NOR-Glieder ver-
und von einer darunter befindlichen zweiten Leiter- wendet werden können. Ein weiterer Mangel besteht
schicht durch eine Isolierschicht getrennt ist. darin, daß selten alle Eingänge eines Verknüpfungs-
Sogenannte LSI-Schaltungcn (integrierte Groß- 40 gliedes verwendet werden, so daß die von nicht verschaltungen),
die gewöhnlich als MOS-Schaltungen wendeten Eingängen eingenommene !Fläche unnötig
hergestellt werden, haben bekanntlich unter anderem vergeudet wird. Außerdem lassen sich mit einer Anden
Vorteil einer hohen Packungsdichte (vgl. »Funk- Ordnung aus identitätsfesten Zellen bestimmte
schau«, 1967, Heft 8, S. 230). Eine optimale Aus- Schaltungsfunktionen, beispielsweise tastbare Flipnützung
der Schaltungsfläche einer LSI-Schaltung ist 45 flops, nicht realisieren. Nur eine identitätsveränderallerdings
nur bei einer Herstellung »nach Maß« liehe Zelle bietet eine solche Flexibilität hinsichtlich
(Custom-Methode) gewährleistet wobei die einzelnen der jeweiligen Schaltfunktion einer Zelle, einer
Schaltungselemente als auch die metallischen Zellengruppe, der Teile einer Zelle sowie ver-Schaltungsverbindungen
entsprechend den jeweiligen schiedener Kombinationen dieser Elemente, daß die schaltungsmäßigen Erfordernissen entworfen werden. 50 funktionell Komplexität der gesamten Anordnung
Dies setzt jedoch voraus, daß für jeden neuen ausreicht.
Funktions- oder Systementwurf ein neuer Satz von Bei LSI-Schaltungen der vorliegenden Art besteht
Fabrikationsmasken konstruiert und hergestellt wer- das Problem, die einzelnen Zellen so miteinander
den muß. Derzeit sind die Kosten eines neuen und mit äußeren Speisequellen zu verbinden, daß die
Fabrikationsmaskensatzes für jede neue LSI- 55 grundsätzlichen Erfordernisse einer guten Aus-Schaltung
so hoch, daß sie nur bei Großaufträgen, nutzung der Schaltungsfläche und der gewünschten
nicht dagegen bei Klein- oder Einzelaufträgen trag- Flexiblität nicht beeinträchtigt werden. Der Erbar
sind. findung liegt daher die Aufgabe zugrunde, eine
Eine andere Möglichkeit der Bewältigung der LSI-Schaltung anzugeben, in der die einzelnen Einkonstruktiven
Aufgaben der LSI-Schaltungstechnik 60 heitszellen möglichst zweckmäßig verschaltet werist
die sogenannte Standardschablonen-Methode den können.
(Master-Slice-Methode). Dabei verteilen sich die Die Erfindung besteht darin, daß bei einer LSI-Kosten
der Fabrikationsmasken auf die ver- Schaltung der eingangs genannten Art die Speiseschiedenen
Funktions- oder Systementwürfe, mit leitung serpentinenförmig längs der Korridore geAusnahme
der Maske oder Masken, welche für die 65 führt ist.
Metallisierung, d. h. beim letzten Verfahrensschritt In Weiterbildung der Erfindung kann die Speiseder
Herstellung, verwendet werden. Bei gegebener leitung eine von mehreren Leitungen einer Sammel-Auslegung
der Schaltungselemente für jeden Funk- leiteranordnung sein, die alle serpentuienförmig längs
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19681789137 DE1789137A1 (de) | 1967-06-23 | 1968-06-21 | Aus einheitszellen aufgebaute lsischaltung |
DE19681789138 DE1789138B2 (de) | 1967-06-23 | 1968-06-21 | Aus einheitszellen aufgebaute lsi- schaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US648449A US3365707A (en) | 1967-06-23 | 1967-06-23 | Lsi array and standard cells |
Publications (2)
Publication Number | Publication Date |
---|---|
DE1765632A1 DE1765632A1 (de) | 1972-04-13 |
DE1765632B2 true DE1765632B2 (de) | 1972-11-23 |
Family
ID=24600822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19681765632 Withdrawn DE1765632B2 (de) | 1967-06-23 | 1968-06-21 | Aus Einheitszellen aufgebaute LSI-Schaltung |
Country Status (7)
Country | Link |
---|---|
US (1) | US3365707A (de) |
JP (3) | JPS5024597B1 (de) |
DE (1) | DE1765632B2 (de) |
ES (1) | ES355284A1 (de) |
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