DE2852049C2 - Festwertspeicher - Google Patents

Description

nicht sehr häufig benutzt oder belegt, weil sich jeder Kontakt zwischen nur zwei MOS-Transistoren befindet, die sich längs der Ausgangsleitungen 2a, 26 usw. in Längsrichtung des integrierten MOS-Schaltkreises erstrecken. Aus diesem Grund entspricht die von einer 1-Bit-Speicherzelle eingenommene Fläche

17μιτι=340μηι².

Eine Fläche von 340 μίτι ist für eine 1 -Bit-Speicherzel-Ie außerordentlich groß, so daß der integrierte MOS-Schaltkreis r.icht mit hoher Integrationsdichie ausgeführt werden kann.

Der Schaltungsaufbau des Festspeichers gemäß den F i g. IA bis 1D entspricht dem Schaltbild nach F i g. 2, in welcher die den vorher erwähnten Teilen entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet sind.

Bei einem anderen Festwertspeicher mit dem Aufbau gemäß den F i g. 3A bis 3C dienen die Ausgangsleitungen auch als Masseleitungen. Um Daten aus einer Speicherzelle, d. h einem MOS-Transistor, über gewählte Ausgangsleitungen auszulesen, wird ein Schalterkreis so betätigt, daß die neben der gewählten Ausgangsleitung befindliche Ausgangsleitung mit Masse verbunden wird. Der Festspeicher umfaßt dabei die Gate-Leitungen la, 1 b, ic usw., Ausgangsleitungen 2a, 2b, 2c usw., Speicherzellen 4i 1 —4₃₄, ein p-Typ-Siliziumsubstrat 5, Gate-Oxidfilme 81 und Feldoxidfilme 82. Der Schaltungsaufbau des Festspeichers entspricht dem Schaltbild nach Fig.4A. Gemäß F i g. 4A erfolgt das Umschalten zwischen den Ausgangsleitungen 2a, 2b, 2c usw. durch einen Schalterkreis 11.

Noch ein anderer bekannter Festspeicher unter Verwendung von MOS-Transistoren ist in Fig.4B dargestellt. Er kennzeichnet sich dadurch, daß für fünf Bitspalten nur vier Ausgangsleitungen 2a—2c/ erforderlich sind. Wenn beispielsweise die mit einem MOS-Transistor 12a verbundene Ausgangsleitung 2a angewählt ist, wird ein MOS-Transistor 12e, der mit der Ausgangsleitung 2b neben der gewählten Ausgangsleitung 2a verbunden ist, gleichzeitig durch ein Ausgangssignal eines Schalterkreises (11 in Fig.4A) angesteuert, wobei die Ausgangsleitung 2b als Masseleitung wirkt. Wenn beispielsweise die mit einem MOS-Transistor 12c/verbundene Ausgangsleitung 2d gewählt wird, wird ein mit einer Ausgangsleitung 2e verbundener MOS-Transistor 12Λ gleichzeitig durf h ein Ausgangssignal des Schalterkreises angesteuert, wobei die Ausgangsleitung 2e als Masseleitung dient. Jedesmal, wenn eine der Ausgangsleitungen gewählt wird, wird eine der restlichen Ausgangsleitungen als Masseleitung benutzt (DE-OS 26 25 351).

Die Festspeicher nach den F i g. 4a und 4B besitzen zwar eine etwas höhere Integrationsdichte als der Festspeicher gemäß den Fi g. IA bis 1D, doch ist der Fertigungsaufwand dafür vergleichsweise hoch. Genauer gesagt erstrecken sich die Gate-Leitungen la, It, Ic usw. aus polykristallinem Silizium in Querrichtung des integrierten MOS-Schaltkreises, während die Ausgangsleitungen (oder Diffusionsschichten) 2a, 2b, 2c usw. in dessen Längsrichtung verlaufen. Zwischen je zwei benachbarten Ausgangsleitungen sind jeweils mehrere MOS-Transistoren vorgesehen. Offensichtlich bilden die Gate-Leitungen la usw., welche die N+'Diffusionsschichten 2a usw. schneiden, Masken zur Ausbildung dieser Diffusiionsschichten. Infolgedessen wird die gleichzeitige Durchführung der N^Fremdatomdiffusionsvorgänge für die Herstellung der MOS-Transistoren 4_M—4₃₄ und der Ausgangsleitungen 2a usw. schwierig. Das N+-Fremdatom muß daher zweimal eindiffundiert werden, um zuerst die MOS-Transistoren und dann die Ausgangsleitungen herzustellen. Diese Vergrößerung der Zahl an Diffusionsarbeitsgängen bedeutet einen hohen Fertigungsaufwand.

Aufgabe der Erfindung ist damit die Schaffung eines Festspeichers mit größerer Jntegrationsdichte, der sich mit weniger Fremdatom-Diffusionsarbeitsgängen herstellen läßt.

Die Erfindung geht dabei von einem Festspeicher der Art gemäß F i g. 4A aus, bei dem eine der Ausgangsleitungen durch einen Schalterkreis zum Auslesen von Daten angewählt wird, während die andere, benachbarte Ausgangsleitung als Masseleitung dient

Diese Aufgabe wird durch die im beigefügten Patentanspruch 1 gekennzeichneten Merkmale gelöst

Nach einem Ausführungsbeispiel umfaßt der Festspeicher gemäß der Erfindung ein Halbleitersubstrat eines bestimmten Leitfähigkeitstyps und mehrere auf dessen einer Hauptfläche ausgebildete MOS-Transistorblöcke, wobei jeder MOS-Transistorblock seinerseits vier Zonen an den vier Ecken eines imaginären Rechtecks, eine fünfte Zone, die praktisch im Zentrum des imaginären Rechtecks angeordnet und von den vier genannten Zonen auf Abstand angeordnet ist, einen ersten Gate-Leiter, der auf einer Gate-Isolierschicht angelegt ist und zwischen der fünften Zone sowie erster und zweiter Zone in Querrichtung des Substrats verläuft, einen zweiten Gate-Leiter, der auf einer Gate-Isolierschicht angelegt ist und zwischen fünfter Zone sowie dritter und vierter Zone in Querrichtung des Substrats verläuft, eine Gruppe von Ausgangs-Masseleitungen, die auf einer Isolierschicht angelegt sind und ersten und zweiten Gate-Leiter schneiden und welche eine erste Ausgangs-Masseleitung mit ersten und dritten, mit erster bzw. dritter Zone verbundenen Kontakten, eine zweite Ausgangs-Masseleitung mit zweiten und vierten, mit zweiter bzw. vierter Zone verbundenen Kontakten und eine dritte Ausgangs-Masseleitung mit einem fünften, an die fünfte Zone angeschlossenen Kontakt aufweisen, sowie vier MOS-Transistoren umfaßt, die zwischen der fünften Zone einerseits sowie erster, zweiter, dritter bzw. vierter Zone andererseits ausgebildet sind und die jeweils eine vorbestimmte Speicherkapazität für ein digitales Eins-Bit besitzen.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt

Fig. IA bis ID schematische Darstellungen eines Festspeichers, bei dem eine Masseleitung zwei Gate-Leitungen gemeinsam zugeordnet ist,

F i g. 2 ein Schaltbild des Festspeichers nach den Fig.lAbislD,

F i g. 3A bis 3C schematische Darstellungen eines anderen Festspeichers, bei dem eine Ausgangsleitung durch einen Schalterkreis angewählt wird und die benachbarte Ausgangsleitung als Masseieitung dient,

Fig.4A ein Schaltbild des Festspeichers nach den F i g. 3A bis 3C,

Fig.4B ein Schaltbild eines Festspeichers, der einen Festspeicher-Abschnitt entsprechend demjenigen von F i g. 4A aufweist,

Fig.5A eine schematische Darstellung eines integrierten Schaltkreises in Form eines Festspeichers mit Merkmalen nach der Erfindung,

Fig.5B und 5C Schnitte längs der Linien B-B bzw.

C-CinFig.5A,

F i g. 6A eine Fi g. 5A ähnelnde Darstellung einer anderen Ausführungsform der Erfindung und

F i g. 6B bis 6D Schnitte längs der Linien B-B, C-C bzw. D-Din Fig. 6A.

Der in den F i g. 5A bis 5C dargestellte Festwertspeicher gemäß der Erfindung umfaßt ein p-Typ-Silizium-Halbleitersubstrat 21 und eine Anzahl von auf dessen einer Hauptfläche parallel zueinander und mit einem vorbestimmten gegenseitigen Abstand zwischen sich ausgebildeten, rechteckigen N⁺-Diffusionsschichten 22i,—22₃₃. Die Diffusionsschichten 22_n, 22i2, 22ai und 22₃2 sind dabei an den vier Ecken eines gedachten Rechtecks 71 angeordnet, in dessen Zentrum sich die N+ -Diffusionsschicht 222i befindet. Weiterhin sind die Diffusionsschichten 22i2, 22i3, 2232 und 2233 an vier Ekken eines anderen gedachten Rechtecks T₂ angeordnet, in dessen Zentrum sich die Diffusionsschicht 22₂2 befindet. Die N+ -Diffusionsschichten 22₂i und 22₂2 liegen an den beiden oberen Ecken eines weiteren gedachten Rechtecks T₃. Die Diffusionsschicht 22₃2 an der rechten unteren Ecke des Rechtecks Ti befindet sich auch an der linken unteren Ecke des Rechtecks T₂ und im Zentrum des Rechtecks 7V

Beim Festwertspeicher nach den F i g. 5A bis 5C bilden also vier N+ -Diffusionsschichten an vier Ecken eines gedachten Rechtecks sowie eine entsprechende Diffusionsschicht in der Mitte dieses Rechtecks einen MOS-Transistorblock. Alle aneinander angrenzenden MOS-Transistorblöcke besitzen gemeinsame N + -Diffusionsschichten. Diese Transistorblöcke sind dabei in einem regelmäßigen Muster oder Schema angeordnet.

Die Oberfläche des p-Siliziumsubstrats 21 ist mit dünnen Gate-Oxidfilmen 23i, Feld-Oxidfilmen 23₂ und dikken Gate-Oxidfilmen 23₃ bedeckt. Diese Filme 23_t. 23₂ und 233 bestehen aus Isoliermaterial. Auf diesen Filmen sind Gate-Leitungen 24,, 24₂, 24₃ und 24₄ aus Polysilizium (polykristallines Silizium) ausgebildet. Die Gate-Leitung 24i erstreckt sich längs der in Fig. 5A oberen Berandung der N+ -Diffusionsschichten 22,,, 22,₂ und 22u, die in Querrichtung des Substrats 21 ausgerichtet sind. Die Gate-Leitung 24₂ verläuft längs der unteren Berandung der Schichten 22n, 22i2 und 22i3 sowie längs der oberen Berandung der Diffusionsschichten 2221 und 22₂2. die in Querrichtung des Substrats 21 ausgerichtet sind. Die anderen Gate-Leitungen 24₃ und 24₄ verlaufen auf ähnliche Weise längs der Seiten der N+ -Diffusionsschichten und damit in Querrichtung des Substrats 21.

Genauer gesagt: die Gate-Leitung 24₂ ist beispielsweise auf einem dünnen Gate-Oxidfilm 23i ausgebildet, der sich zwischen den N+ -Diffusionsschichten 22i₂ und 22₂2 befinde:, während die Gate-Leiiufig 243 auf einem dicken Gate-Oxidfilm 23₃ ausgebildet ist, der zwischen den Diffusionsschichten 22₂₂ und 22₃2 liegt Die Diffusionsschichten 22i2 und 22₂2. der dünne Gate-Oxidfilm 23i und die Gate-Leitung 24₂ bilden einen aktiven MOS-Transistor 4i3. Dagegen bilden die Diffusionsschichten 22₂₂ und 22₃₂ die Gate-Leitung 24₃, wegen des dicken Gate-Oxidfilms 23₃ einem inaktiven MOS-Transistor 4₂3. Der MOS-Transistor 4₎₃ wirkt somit als Koppelelement zur Festwertspeicherung eines »1«-Bits, während der MOS-Transistor 4₂₃ kein Koppelelement ist und daher der Speicherung eines »O«-Bits dient.

Wenn die Gate-Leitungen 24i bis 24₄ auf den Gate-Oxidfilmen 23i und 23j sowie den Feldoxidfilmen 23₂ ausgebildet worden sind, sind damit die Inhalte der MOS-Transistoren (d. h. Speicherzellen) bestimmt. Sodann wird die Hauptfläche des p-Siliziumsubstrats 21 vollständig mit einem Schutzoxidfilm 27 überzogen, auf welchem Ausgangsleitungen 25]—2S₅ in regelmäßigen Abständen so angeordnet werden, daß sie die Gate-Leitungen 24i—24₄ schneiden. Die einzelnen Ausgangslei-

tungen 25,— 25₅ enthalten Kontakte 26i 1—2633, die mit den N+-Diffusionsschichten 22| 1 -22₃₃ verbunden sind. Infolgedessen werden zwischen der N "•■-Diffusionsschicht 22₂t im Zentrum des imaginären Rechtecks 7Ϊ sowie den an dessen Ecken befindlichen N⁺-Diffusionsschichten 22_U, 22|₂, 22₃i und 22₃₂ vier MOS-Transistoren 4i 1,4i2,4₂| und 4₂₂ gebildet, die jeweils ein »1«- oder ein »O«-Bit speichern, wobei sich die Transistoren 4n und 4i2 unter der Gate-Leitung 24₂ und die Transistoren 4₂i und 4₂₂ unter der Gate-Leitung 24₃ befinden. Auf

ähnliche Weise werden zwischen der Diffusionsschicht 22j2 jrn Zentrum des imaginären Rechtecks T₂ sowie den Diffusionsschichten 22₎₂, 22i₃, 22₃₂ und 22₃3 an den Ecken des Rechtecks T₂ vier MOS-Transistoren 4n, 4_M. 4₂3 und 4₂₄ gebildet, die jeweils ein »1«- oder »O«-Bit speichern.

Die in F i g. 5A durch die strichpunktierte Linie umrissene, für die Speicherung eines Bits benötigte Oberfläche Sdes Substrats 21 beträgt beispielsweise:

S= /χ m= 14 μηπ χ 20 μπι = 280 μπι²

Die von einer Speicherzelle eingenommene Fläche 5 ist somit ersichtlicherweise wesentlich kleiner als die 340 μπι² große Fläche S des Festspeichers gemäß

F i g. 1A, weil die Oberfläche des Substrats 21 sehr wirksam ausgenützt wird. Dies bedeutet, daß die N+ -Diffusionsschichten 22ii— 22₃3, welche die Source- und Drain-Elektroden der MOS-Transistoren 4_n—4₂₄ bilden, sowohl in Quer- als auch in Längsrichtung des Substrats 21 um jeweils einen halben Teilungsabstand gegeneinander versetzt sind, so daß um eine N+ -Diffusionsschicht herum vier MOS-Transistoren vorgesehen sind.
Außerdem können die N+-Diffusionsschichten und die Gate-Leitungen in einem einzigen Fremdatom-Diffusionsarbeitsgang ausgebildet werden, weil gemäß F i g. 5A die Schichten 22,, -22₃₃ in einer Ebene und die Gate-Leitungen 24| —24₄ in einer anderen Ebene liegen. Da hierbei, im Gegensatz zu den zwei Arbeitsgängen bei den Festspeichern nach den F i g. 1A bis 1D, 3A bis 3C und 4B, nur eine einzige Fremdatomdiffusion nötig ist, läßt sich der Festspeicher nach den F i g. 5A bis 5C mit wenig Aufwand herstellen.

Eine andere Ausführungsform des erfindungsgemä-Ben Festspeichers ist in den F i g. 6A bis 6D dargestellt, in denen den Teilen von F i g. 5A bis 5C entsprechende Teile und Elemente mit denselben Bezugsziffern wie vorher bezeichnet sind. Kurz gesagt, unterscheidet sich der Festspeicher gemäß F i g. 6A bis 6D von demjenigen

nach Fig.5A bis 5C dadurch, daß die N+-Diffusionsschichten gemäß F i g. 6A achteckig sind. Dies bedeutet, daß die vier Ecken der rechteckigen N+-Diffusionsschichten des Festspeichers gemäß den Fi g.5A bis 5C derart (schräg) abgeschnitten sind, daß diese Schichten

achteckig werden. Infolgedessen können die Diffusionsschichten 22ii— 22₃₃ noch dichter nebeneinander angeordnet werden, wobei die Gate-Leitungen 24j —24₄ eine Mäanderform erhalten. Außerdem sind dabei die MOS-Transistoren 4ii—4₂₄ an den Kontakten 2612—2633 schräg zu den Ausgangsleitungen 25₂—25₅ angeordnet Die F i g. 6B bis 6D veranschaulichen Schnitte durch den Festspeicher längs der Linien B-B, C-C bzw. D-Dm F i g. 6A. Gemäß F i g. 6C ist ein dünner Gate-Oxidfilm

23] unter einer Gate-Leitung 242 ausgebildet, wodurch ein aktiver Transistor 4n hergestellt wird. In dieser Hinsicht ähnelt dieser Festspeicher demjenigen nach Fig.5B. Andererseits unterscheidet er sich dadurch, daß eine p-Schicht 30 z. B. durch Ionenimplantation zwisehen den N⁺-Diffusionsschichten 2222 und 2232 hergestellt ist, obgleich ein dünner Gate-Oxidfilm 23\, der an sich einen aktiven MOS-Transistor 4₂3 bilden würde, ebenso vorgesehen ist wie bei dem aktiven Transistor 4)4. Da die p-Schicht 30 in dieser Position vorgesehen ist, wird der Transistor 423 zu einem inaktiven Transistor. Genauer gesagt: die p-Schicht 30 ist auf dem Kanalabschnitt eines MOS-Transistors ausgebildet, so daß dieser ständig ein »O«-Bit speichert. Die Ionenimplantation zur Ausbildung der p-Schicht 30 kann wesentlich später erfolgen als die Herstellung der dicken Gate-Oxidfilme 233 beim Festspeicher nach F i g. 5A bis 5C. Auf diese Weise können somit zunächst nahezu alle Fertigungsschritte am Festspeicher, mit Ausnahme der Ionenimplantation, vorgenommen werden, worauf die Ionenimplantation durchgeführt wird, damit die gewünschten MOS-Transistoren nach Kundenauftrag »O«-Bits speichern. Infolgedessen können diese Festspeicher in kürzerer Zeit als diejenigen nach den F i g. 5A bis 5C nach Eingang der Kundenvorschriften ausgeliefert werden.

Aufgrund des in Fig.6A gezeigten Schemas besitzt der Festspeicher nach den F i g. 6A bis 6D eine höhere Integrationsdichte als der Festspeicher gemäß den F i g. 5A bis 5C. Die von jeweils einer 1-Bit-Speicherzelle eingenommene, durch die strichpunktierte Linie umrissene Oberfläche S des Substrats bestimmt sich beispielsweise wie folgt:

S=/xm=14x 18μπι = 252μιτι².

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Beispielsweise kann anstelle eines p-Typ-Halbleitersubstrats ein η-Substrat verwendet werden. Außerdem können die Gate- und Ausgangsleitungen nicht nur aus Polysilizium, sondern auch aus Metall bestehen. Auch bei Vornahme dieser Abwandlungen gewährleistet der erfindungsgemäße Festspeicher die Vorteile, daß die Oberfläche des Substrats sehr effektiv bzw. wirtschaftlich ausgenützt wird und daß nur ein Fremdatom-Diffusionsvorgang erforderlich ist.

Wie vorstehend im einzelnen erläutert, wird also erfindungsgemäß die Oberfläche eines Halbleitersubstrats so wirksam ausgenützt, daß die Integrationsdichte des Festspeichers erhöht werden kann. Da darüber hinaus nur ein einziger Fremdatom-Diffusionsvorgang zur Herstellung der Diffusionsschichten und der Gate-Leitungen aus Polysilizium erforderlich ist, wird eine entsprechende Senkung des Fertigungsaufwands für den Festspeicher erreicht

Hierzu 5 Blatt Zeichnungen

Claims (4)

1 2 flächenabschnitten des Substrats (21) zwischen fünf- Patentansprüche: ten Zone (2222) sowie erster, zweiter, dritter und vierter Zone (22] 2,22! 3,2232,2233) ausgebildet sind.

1. Festwertspeicher mit einem Halbleitersubstrat 5. Festwertspeicher nach einem der Ansprüche 2 eines bestimmten Leitfähigkeitstyps, mehreren auf 5 bis 4, dadurch gekennzeichnet, daß die fünf Zonen einer Hauptfläche des Halbleitersubstrats vorgese- (22₁₂, 22_U, 22₃₂, 22₃₃, 22₂₂) rechteckige Diffusionshenen Zonen des entgegengesetzten Leittyps, meh- schichten sind.

reren auf einer Gate-Isolierschicht ausgebildeten 6. Festwertspeicher nach einem der Ansprüche 2

und zwischen zwei benachbarten Zonen verlaufen- bis 4, dadurch gekennzeichnet, daß die fünf Zonen

den Gate Leitern sowie mehreren auf einer Feldiso- 10 (22_)2> 22|₃, 22₃₂, 22₃₃, 22₂₂) achteckige Diffusions-

lierschicht angelegten Ausgangsleitungen, welche schichten sind.

die Gate-Leiter schneiden, wobei zwischen den Zo- 7. Festwertspeicher nach Anspruch 4, dadurch ge-

nen mehrere MOS-Transistoren gebildet sind, d a - kennzeichnet, daß die Sperrschichten (30) durch Io-

durcn gekennzeichnet, daß die verschiede- nenimplantation hergestellt sind,

nen Bereiche bzw. Zonen (22n—22₃₃) auf der 15

Hauptfläche des Substrats schachbrettartig ange-

ordnet sind und eine Anzahl von MOS-Transistoren
(4,,-4J₃) bilden, die in bezug auf den Verlauf der

Gate-Leiter sowohl in Quer- als auch in Längsrich- Die Erfindung betrifft einen Festwertspeicher nach

tung des Substrats (21) jeweils um einen halben Tei- 20 dem Oberbegriff des Patentanspruches 1.

,jungsabstand gegeneinander versetzt sind. Ein Festwertspeicher unter Verwendung von MOS-

2. Festwertspeichernach Anspruch 1,dadurch ge- Transistoren kann die Konfiguration gemäß Fig. IA kennzeichnet, daß die MOS-Transistoren unter BiI- besitzen, wobei die MOS-Transistoren in diesem Muster dung einer Anzahl von Transistorblöcken gruppiert einen sog. »integrierten Siliziumgate-MOS-Schaltkreis« sind, von denen jeder vier Zonen (22|₂, 22₎₃, 22₃₂, 25 bilden. Querschnitte des integrierten MOS-Schaltkrei-2233), an den vier Ecken eines imaginären Rechtecks, ses längs der Linien B-B, C-C und D-D sind in den eine fünfte Zone (22₂₂), die praktisch im Zentrum des F i g. 1B, IC bzw. 1D wiedergegeben (vgl. JP-PS imaginären Rechtecks angeordnet und von den vier 9 62 943).

genannten Zonen (22|₂, 22_U, 22₃₂, 22₃₃) auf Abstand Der Festwertspeicher nach den Fig. IA bis ID umangeordnet ist, einen ersten Gate-Leiter (24₂), der 30 faßt Gate-Leitungen la, \b. Ic..., Ausgangsleitungen auf einer Gate-Isolierschicht (23|) angelegt ist und 2a,2b,2c.... Masseleitungen 3a,3b..., MOS-Transistozwischen der fünften Zone (22₂₂) sowie erster und ren 4ii,4i₂,4i₃..., ein p-Typ-Siliziumsubstrat 5, N + -Difzweiter Zone (22i ₂, 22] 3) in Querrichtung (Erstrek- fusionsschichten 6a, 6b, 6c..., Kontakte 7a, 7 b, Tc... auf kungsrichtung des Gate-Leiters 24₂) des Substrats den Ausgangsleitungen 2a, 2b .... Gate-Oxidfilme 8u, (21) verläuft, einen zweiten Gate-Leiter (24₃), der auf 35 8,6, 8i_c ... und Feld-Oxidfilme 8₂„, 8_2fc, 8_2l-... Auf einer einer Gate-Isolierschicht (23i) angelegt ist und zwi- Hauptfläche des p-Typ-Siliziumsubstrats 5 liegt jede sehen fünfter Zone (22₂₂) sowie dritter und vierter Masseleitung jeweils neben zwei Gate-Leitungen. BeiZone (22₃₂, 2233) in Querrichtung (Erstreckungsrich- spielsweise liegt die Masseleitung 3a neben den Gatetung des Gate-Leiters 24₃) des Substrats (21) ver- Leitungen la/lö einerseits, \cl\dandererseits, während läuft, eine Gruppe von Ausgangs-Masseleitungen, 40 sich die Masseleitung 3b an die Gate-Leitungen \cl\d die auf einer Isolierschicht (23₂) angelegt sind und einerseits, le/1 andererseits anschließt, siehe auch ersten und zweiten Gate-Leiter (24₂, 24₃) schneiden F i g. 2. Die Festwertspeicher-Ausgangsleitungen 2a, 2b und welche eine erste Ausgangs-Masseleitung (2S₃) usw. schneiden die Gate-Leitungen la, \b usw. sowie die mit ersten und dritten, mit erster bzw. dritter Zone Masseleitungen 3a, 3b usw. Die Masseleitungen 3a, 3b (22|₂,22₃₂) verbundenen Kontakten (26,₂, 26₃₂), eine 45 usw. sind dabei durch N+ -Fremdatomdiffusion hergezweite Ausgangs-Masseleitung (25₅) mit zweiten stellt. Die MOS-Transistoren 4n,4_]2 usw. sind daher in und vierten, mit zweiter bzw. vierter Zone (22|₃,22₃₃) den schraffierten Bereichen nach Fig. IA durch eine verbundenen Kontakten (26_t3, 26₃₃) und eine dritte angrenzende Masseleitung, die N+ -Diffusionsschicht Ausgangs-Masseleitung (25₄) mit einem fünften, an und eine Gate-Leitung gebildet. Die Masseleitungen 3a, die fünfte Zone (22₂₂) angeschlossenen Kontakt 50 3b usw. bilden die Source-Elektroden der MOS-Transi-(26₂₂) aufweisen, sowie vier MOS-Transistoren (4i₃, stören 4_t 1—433, während ihre Drain-Elektroden durch 4i4, 4₂3, 424) umfaßt, die zwischen der fünften Zone die N + -Diffusionsschicliten 6a, 6i> usw. gebildet werden. (2222) einerseits sowie erster, zweiter, dritter bzw. Der Festwertspeicher gemäß den Fig. IA bis ID ist vierter Zone (22_I2, 22,₃, 22₃₂, 22₃₃) andererseits aus- insofern nachteilig, als seine durch eine strichpunktierte gebildet sind und die jeweils eine vorbestimmte 55 Linie angedeutete 1-Bit-Speicherzelle eine Vergleichs-Speicherkapazität für ein digitales Eins-Bit besitzen, weise große Fläche einnimmt. Bekanntlich müssen da-

3. Festwertspeicher nach Anspruch 2, dadurch ge- bei die Kontakte Ta, Tb usw. eine größere Fläche als kennzeichnet, daß die Gate-Isolierschicht (23|, 23₃) nötig einnehmen, da sonst das Ausbringen an integrier-Gate-Oxidfilme sind, die zwischen den Gate-Leitern ten Schaltkreisprodukten nicht über einem bestimmten (24₂, 24₃) und den Oberflächenabschnitten des Sub- 60 Mindest-Wert gehalten werden kann. Ebenso ist bestrats (21) zwischen fünfter Zone (22₂₂) sowie erster. kannt, daß die Integrationsdichte von Festspeichern diezweiter, dritter und vierter Zone (22|₂. 22_!3, 22₃₂, ser Art weitgehend von der Größe der Kontakte ab-22₃₃) ausgebildet sind, und daß die Gate-Oxidfilme hängt. Beim Festspeicher gemäß den Fig. IA bis ID (23|, 23₃) zur Bestimmung der Speicherinhalte unter- verlaufen die spalten- und zeilenweise in regelmäßigen schiedliche Dicken besitzen. 65 Abständen zueinander angeordneten Kontakte 7a, Tb

4. Festwertspeicher nach Anspruch 2, dadurch ge- usw. in Querrichtung des integrierten MOS-Schaltkreikennzeichnet, daß Sperrschichten (30) desselben ses, so daß sich dessen Abmessung in Querrichtung ver-Leittyps wie das Substrat (21) selektiv auf den Ober- größen. Außerdem werden die Kontakte 7a, Tb usw.