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Integrierte Halbleiterschaltung in Gate-Array-Technik
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Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung
in Gate-Array-CM0S-Technik, bei der an der Oberfläche eines monokristallinen Halbleiterplättchens
rechteckförmige Grundzellen in matrixartiger Verteilung erzeugt und mit einer als
Träger für die vorgesehenen Leitbahnen dienenden und lediglich die Kontaktstellen
an der Halbleiteroberfläche freilassenden Si02-Schicht abgedeckt sind, bei der die
einzelnen Grundzellen jeweils aus einer gleichen Anzahl von n-Kanal- und p-Kanal-MOS-Feldeffekttransistoren
(z.B. vom Anreicherungstyp) bestehen und die Feldeffekttransistoren der beiden Kanaltypen
jeweils in einem den Leitungstyp der Kanäle der betreffenden Feldeffekttransistoren
aufweisenden gemeinsamen Teilbereich der Grundzelle eingebettet sind, bei der hierbei
diese beiden rechteckförmigen Teilbereiche der Grundzelle längs jeweils einer von
zwei einander gegenüberliegenden Seiten der Grundzelle angeordnet sind und jeder
dieser beiden Seiten je eine als Versorgungsleitung dienende und parallel zu dieser
Seite verlaufende geradlinige Leitbahn auf der Si02-Schicht zugeordnet ist, bei
der weiterhin die Source- und Drainzonen der in den beiden Teilbereichen jeweils
zusammengefaBten Feldeffekttransistoren durch eine sich parallel zu den beiden Versorgungsleitungen
erstreckende Reihe von durch maskierte Umdotierung in dem betreffenden Teilbereich
erhaltenen und einander gleichen Halbleiterzonen gebildet sind, wobei zwischen jeweils
zwei benachbarten dieser Halbleiterzonen ein sich senkrecht zu den beiden Versorgungsleitungen
erstreckender und den gategesteuerten Kanal
je eines dieser Feldeffekttransistoren
bildender Streifen vom ursprünglichen Leitungstyp des betreffenden Teilbereiches
vorgesehen ist, bei der außerdem jeder dieser Kanalstreifen des einen Teilbereiches
zu je einem der Kanalstreifen des anderen Teilbereiches längs je einer senkrechten
Geraden zu beiden Versorgungsleitungen gefluchtet ist und dieser Fluchtlinie entlang
auf der Ski02~ Schicht eine die beiden Kanalstreifen gemeinsam überdeckende und
damit das Gate je eines Feldeffekttransistors aus den beiden Teilbereichen bildende
Leitbahn vorgesehen ist, welche gegenüber den beiden Versorgungsleitungen isoliert
ist und mit einer jenseits der Versorgungsleitung angeordneten Anschlußstelle versehen
ist, und bei der schließlich die beiderseits jedes Kanalstreifens in den beiden
Teilbereichen vorgesehenen umdotierten Halbleiterzonen jeweils mit zwei Anschlußstellen
in geometrisch übereinstimmender Weise versehen sind, wobei die beiden Anschlußstellen
jeweils längs einer sich parallel zu der Gate-Leitbahn erstreckenden Geraden angeordnet
sind.
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Eine integrierte Halbleiterschaltung dieser Art ist in der Literaturstelle
"Electronics/July 3, 1980", A. 119 -123, beschrieben. Sie entspricht der in Figur
1 dargestellten Lyaout-Struktur, die im folgenden noch näher beschrieben wird.
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Bek#anntlich besteht eine integrierte Gate-Array-Schaltung aus einem
Innenbereich und einem Außenbereich. Der Innenbereich wird durch die matrixartig
auf dem die Halbleiterschaltung aufnehmenden und vornehmlich aus einkristallinem
Silicium bestehenden Halbleiterplättchen angeordneten Grundzellen gebildet, wobei
zwischen den benachbarten Grundzellen ein zur Durchführung der erforderlichen Verdrahtung
bei der endgültigen Ausgestaltung der integrierten Schaltung Verdrahtungsstreifen
vorgesehen sein kann. Die einzelnen Grundzellen enthalten mehrere
Transistoren,
die aufgrund einer nachträglichen Verdrahtung (= Erzeugung entsprechend geführter
Leiterbahnen zwischen den Anschlußstellen dieser Transistoren) zu verschiedenen
Arten von logischen Schaltungen, wie logischen Gattern, Flip-Flops usw., zusammengefaßt
werden können. Dabei ist der Grundaufbau, d.h. die Dotierungsstruktur sowie die
Anordnung der durch die Verdrahtung zu verbindenden elektrischen Anschlüsse auf
der Halbleiteroberfläche bei allen Grundzellen gleich, was auch hinsichtlich der
geometrischen Bemessung gilt. Beispielsweise enthält eine übliche integrierte Schaltung
dieser Art 500 Grundzellen. Der Innenbereich der Gate-Arrayschaltung ist mit dem
Außenbereich monolithisch zusammengefaßt. Der Außenbereich enthält die Eingangszellen
sowie die Ausgangszellen der integrierten Digitalschaltung und richtet sich bezüglich
seiner Größe. nach der Größe des Innenbereiches. So hat man bei einem Innenbereich
von 500 Grundzellen einen Ausgangsbereich von z.B. 50 Eingangszellen oder 50 Ausgangszellen.
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Entscheidend für die Wirtschaftlichkeit (Auslastung) eines Gate-Array-Schaltkreises
ist der Aufbau der Grundzelle (=Array-Zelle), welche zumeist aus 2 - 5 Transistorpaaren
und entsprechend vielen Verdrahtungskanälen bestehen. Gate-Array-IC's können sowohl
in Bipolartechnik als auch in MOS-Technik ausgeführt werden. Besonders vorteilhaft
ist die Anwendung der CMOS-Technologie, da diese einen besonders geringen Leistungsbedarf,
eine hohe Störsicherheit sowie einen weiten Betriebsspannungsbereich der mit ihrer
Hilfe aufgebauten integrierten Gate-Array-Schaltungen gewährleistet. Bei solchen
enthält die einzelne Grundzelle dieselbe Anzahl von p-Kanal- und von n-Kanal MOS-FET's
vom selbstsperrenden Typ. Eine der oben angegebenen Definition entsprechende Ausgestaltung
findet man auf S. 120 und 121 der genannten Literaturstelle. Festzustellen ist allerdings
bei
den bisher zur Verfügung stehenden CMOS-Grundzellen für eine solche integrierte
Schaltung hinsichtlich ihrer Topologie verbesserungsbedürftig sind, um verschiedene
noch zu erörternde Nachteile der bekannten Grundzellenstruktur zu beseitigen. Eine
solche Verbesserung bringt die vorliegende Erfindung.
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Gemäß der vorliegenden Erfindung wird eine der eingangs gegebenen
Definition entsprechende integrierte Halbleiterschaltung derart ausgestaltet, daß
jede der zwischen den beiden Teilbereichen der Grundzelle verlaufenden und sich
senkrecht zu den beiden Versorgungsleitungen erstreckenden Gate-Verbindungsleitbahnen
zwischen den Feldeffekttransistoren der beiden Teilbereiche jeweils mit einem mittleren
Anschluß versehen und diese mittleren Anschlüsse längs einer sich parallel zu den
beiden Versorgungsleitungen erstreckenden Linie angeordnet sind, daß außerdem die
beiden Versorgungsleitungen relativ zu den beiden Teilbereichen derart angeordnet
sind, daß sich alle Anschlüsse der Transistoren der Grundzelle zwischen den beiden
zur Grundzelle gehörenden Versorgungsleitungen befinden und daß dabei die Anordnung
der stromführenden Anschlüsse aller dieser Transistoren so getroffen ist, daß sowohl
zwischen je zwei benachbarten und parallel zu den beiden Versorgungsleitungen verlaufenden
Reihen dieser Anschlüsse als auch zwischen den beiden mittleren Reihen dieser Versorgungsanschlüsse
und der zwischen ihnen liegenden Reihe der mittleren Anschlüsse der Cate-Verbindungsleitbahnen
je eine störungsfreie und parallel zu den beiden Versorgungsleitungen verlaufende
Leitbahn auf der SiO2-Schicht möglich ist, und daß schließlich längs einer außerhalb
der beiden Teilbereiche verlaufenden und sich senkrecht zu den beiden Versorgungsleitungen
erstreckenden Geraden vier Anschlußstellen derart angeordnet sind, daß sich je eine
der beiden mittleren dieser Anschlußstellen in Reihe
mit den zu
je einem der beiden Teilbereiche gehörenden stromführenden Transistoranschlüssen,
welche den mittleren Anschlüssen der Gate-Verbindungsleitbahnen am nächsten liegen,
befindet und diese beiden mittleren Anschlußstellen die Endpunkte einer senkrecht
zu den beiden Versorgungsleitungen orientierten Leitbahn auf der SiO2 -Schicht bilden,
während die beiden äußeren der zuletzt genannten Anschlußstellen den Anfang je einer
weiteren Leitbahn auf der SiO2-Schicht bilden, welche isoliert von der dabei zu
kreuzenden Versorgungsleitbahn zu je einer jenseits dieser Versorungsleitbahn liegenden
Anschlußstellen führen.
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Die Erfindung wird nun anhand der Figuren 1 bis 4 näher beschrieben,
wobei in Figur 1 die Ausbildung der bekannten Grundzelle und in den restlichen Figuren
eine der Erfindung entsprechende Ausgestaltung gezeigt ist.
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Das Layout der in der genannten Literaturstelle Eletronics dargestellten
Grundzelle ist in Figur 1 dargestellt. Das mit diesem Layout versehene monokristalline
Siliciumplättchen ist am Ort dieser Grundzelle (sowie am Ort der übrigen matrixförmig
an der Oberfläche des Siliciumplättchens angeordneten Grundzellen) mit einer durch
thermische Oxydation erzeugten SiO2-Schicht abgedeckt, welche lediglich dieKontaktierungsstellen
a an der Halbleiteroberfläche freiläßt. Diese Kontaktierungsstellen a sind die Source-
und die Drainanschlüsse der in der Grundzelle vorgesehenen MOS-Feldeffekttransistoren.
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Bei der Herstellung einer solchen Grundzelle wird an der Oberfläche
eines schwachdotierten monokristallinen Siliciumplättchens in zwei aufeinanderfolgenden
Crunddotierungsprozesses eine im Vergleich zur Grunddotierung des Siliciumplättchens
merklich stärker dotierte n-leitende und eine p-leitende Wanne erzeugt, die beide
recht-
eckförmig umgrenzt sind und die beiden Teilbereiche TB1
und TB2 der Crundzelle darstellen. Beide Teilbereiche TB1 und TB2 sind derart zu
einander orientiert, daß ihre Längsseiten zueinander parallel verlaufen und die
senkrecht zu diesen Längsseiten verlaufenden Begrenzungsseiten einander fluchten.
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Durch einen dritten und einen vierten maskierten Dotierungsprozeß
werden in den beiden Grundbereichen TB1 und TB2 die umdotierten Zonen TZ1 bzw. TZ2
erzeugt. Diese haben ebenfalls einen rechteckförmigen Umriß und erstrecken sich
in senkrechter Orientierung von der einen Längsseite zur gegenüberliegenden Längsseite
des betreffenden Teilbereiches TB1 bzw. TB2, wie dies auf Figur 1 ersichtlich ist.
Zwischen jeweils zwei benachbarten umdotierten Zonen TZ1 bzw. TZ2 ist ein Kanalbereich
KB1 bzw. KB2 ausgespart, der die beiden benachbarten umdotierten Zonen TZ1 bzw.
TZ2 völlig voneinander trennt. Ist z.B. der erste Teilbereisch TB1 vom p-Typ und
der zweite Teilbereich TB2 vom n-Typ, so sind die umdotierten Zonen TZ1 vom n-Typ
und die umdotierten Zonen TZ2 vom p-Typ. Von oben gesehen bilden die umdotierten
Zonen TZ1 bzw. TZ2 jeweils eine sich parallel zu den Längsseiten der beiden umdotierten
Bereiche und damit und einander erstreckende Reihe gleichdimensionierter äquidistanter
Rechtecke, wie dies aus Fig. 1 ersichtlich ist.
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Jede dieser umdotierten Zonen ist mit je einem Paar von Anschlußstellen
a versehen, die jeweils eine Öffnung in der die Siliciumoberfläche am Ort des jeweiligen
Teilbereiches TB1 bzw. TB2 zusammenhängend bedeckenden SiO2 Schicht bedeuten. Diese
Kontaktstellen a bilden innerhalb des einzelnen Teilbereichs TB1 bzw. TB2 je zwei
sich parallel zu den Längsseiten des betreffenden Teilbereiches erstreckende Reihen,
zu denen jeweils je eine Anschlußstelle a jeder der umdotierten Zonen TZ1 bzw. TZ2
des betreffenden Teilbereichs gehört.
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Wie aus Figur 1 weiter ersichtlich ist, stimmt die Breite der rechteckförmigen
umdotierten Zonen TZ1 und TZ2 nicht nur im selben Teilbereich sondern in beiden
Teilbereichen überein. Dies bedeutet, daß alle umdotierten Zonen TZ1 des ersten
Teilbereiches TB1 mit je einer umdotierten Zone TZ2 des zweiten Teilbereiches TB2
und umgekehrt gefluchtet ist. Dasselbe gilt auch für die einzelnen zwischen je zwei
benachbarten umdotierten Zonen in den einzelnen Teilbereichen liegenden Kanal bereiche
KB1 bzw.
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KB2 der beiden Teilbereiche TB1 bzw. TB2. Aus diesem Grund ist es
möglich, die jeweils längs einer gemeinsamen Fluchtlinie liegenden Kanal bereiche
KB1 und KB2 der beiden Teilbereiche durch eine gemeinsame Gate-Verbindungsleitung
GV, die aus eine geradlinig auf der SiO2-Schicht aufgebrachten und die betreffenden
Kanalbereiche KB1 KB2 jeweils bedeckten Leitbahn GV zusammenfassen, wie dies aus
Fig. 1 ersichtlich ist. Vorzugsweise bestehen die einzelnen Gate-Verbindungsleitungen
GV aus einem dünnen Streifen aus dotierten Polysilicium.CGF. können sie aber auch
aus Aluminium bestehen. Sie führen jeweils zwei außerhalb des unmittelbaren Bereiches
der Grundzelle liegenden Anschlußstellen GA, die jeweils durch das Ende der betreffenden
Gate-Verbindungsleitung GV gegeben sind.
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Die Anordnung der beiden Versorungsleitungen VL1 und VL2 ist bei der
bekannten Ausgestaltung der Grundzellen für einen CNOS-Gate-Array-IC so getroffen,
daß sie sich parallel zueinander und parallel zu den Längsseiten der beiden Teilbereiche
TB1 und TB2 und damit parallel zu den beiden Anschlußreihen für die in ihnen vorgesehenen
rechteckförmigen umdotierten Zonen TZ1 und TZ2 erstrecken. Dabei verläuft die eine
Versorgungsleitung VL1 zwischen den beiden Reihen der Anschlüsse a der Transistoren
im ersten Teilbereich TB1 und die zweite Versorgungsleitung VL2 zwischen den beiden
Reihen der Anschlüsse a der Transistoren in dem zweiten Teilbereich TB2.
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Ersichtlich bilden je zwei benachbarte umdotierte Zonen in den beiden
Teilbereichen TB1, TB2 je einen MOS-Feldeffekttransistor, dessen Source und Drain
durch je eine der beiden umdotierten Zonen TZ1 bzw. TZ2 gebildet sind, und dessen
Gate durch die sich senkrecht zu den beiden Reihen der Anschlüsse a der umdotierten
Zonen verlaufende und den zwischen den beiden umdotierten Zonen TZ1- bzw. TZ2 liegenden
Kanal bereich KB1 bzw. KB2 auf der SiO2-Schicht überdeckende Gate-Verbindungsleitung
GV gegeben ist. Wie aus Figur 1 ersichtlich, ist durch jede der geradlinigen Gate-Verbindungsleitungen
jeweils ein Transistor des einen Teilbereiches TB1 mit je einem Transistor des anderen
Teilbereiches TB2 zusammengefaßt ist.
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Weiter ist ersichtlich, daß die stromführenden Endzonen (Source und
Drain) TZ1, TZ2 jedes Feldeffekttransistors in den beiden Teilbereichen TB1 bzw.
TB2 mit zwei Anschlußstellen a versehen ist, die beliebig als Source bzw. als Drain
durch entsprechende Beaufschlagung, z.B.
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durch Verbindung mit einer der beiden Versorgungsleitungen, verwendbar
sind. Schließlich ist noch festzustellen, daß je zwei benachbarte Transistoren je
eine stromführende Endzone und damit die dieser Endzone (= umdotierte Zone TZ1 bzw.
TZ2) zugehörigen beiden Anschlußstellen a gemeinsam haben.
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Diese bekannte Ausgestaltung einer Grundzelle für eine Gate-Array-integrierte
Halbleiterschaltung wird nun gemäß der Erfindung in der aus Figur 2 - 4 ersichtlichen
Weise abgeändert.
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Dabei sind folgende Maßnahmen wesentlich: 1.) Sämtliche Anschlüsse
a der umdotierten Zonen TZ1 bzw. TZ2 im Teilbereich TB1 bzw. TB2 befinden sich zwischen
den beiden Versorgungsleitungen VL1 und VL2 der Grundzelle.
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2.) Die Gate-Verbindungsleitungen sind alle mit je einem zwischen
den beiden Teilbereichen TB1 und TB2 liegenden Mittelanschluß MGA versehen, wobei
alle diese Mittelanschlüsse EGA längs einer sich parallel zu den beiden Verbindungsleitungen
erstreckenden Reihe verteilt sind.
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3.) Die Anschlüsse a der einzelnen umdotierten Zonen TZ1 bzw. TZ2
(in Figur 2 nicht eing-ezeichnet) haben noch genügend Abstand voneinander, daß zwischen
ihnen eine parallel zu den beiden Versorgungsleitungen VL1 und VL2 verlaufende Leitbahn
auf der SiO2-Bedeckung eingefügt werden kann, ohne daß es zu Kurzschlüssen mit den
zu den einzelnen Anschlüssen a führenden Leitbahnen kommen kann.
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4.) Außerhalb der beiden Teilbereiche und dem sich zwischen den Teilbereichen
TB1 und TB2 befindlichen Zwischenbereich ist seitlich eine zu der betrachteten Grundzelle
gehörende Anordnung von vier weiteren Anschlußstellen 1, 2, 3 und 4 vorgesehen,
die jeweils in der Verlängerung der vier Reihen der Anschlüsse a in den einzelnen
Teilbereichen liegen, und die ihrerseits eine sich senkrecht zu den beiden Leitbahnen
für die Versorgung VL1 bzw. VL2 erstreckenden Reihe bilden. Dabei sind die beiden
mittleren Anschlußstellen 2 und 3 mit einer Leiterbahn BL verbunden, die sich ebenfalls
auf der SiO2-Schicht befindet,#und die sich nur auf den Bereich zwischen den beiden
Anschlußstellen 2 und 3 beschränkt. Die beiden anderen Anschlußstellen 1 bzw. 4
bilden ihrerseits den Endpunkt je einer weiteren Leitbahn, die isoliert zur Versorgungsleitung
VL2 bzw. VL2 zu einer jenseits dieser Versorgungsleitung VL1 bzw. VL2 auf der SiO2-Schicht
angeordneten Anschlußstelle A1 bzw.
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A2 führt.
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Ersichtlich kann man aufgrund dieser Anschlußstellen eine geradlinige
Verbindung zwischen den Anschlußstellen a aufgrund von entsprechend geführten Leitbahnen
erreichen. Schließlich kann man in dem besagten Bereich außerhalb der beiden Teilbereiche
TB1 und TB2 noch eine (oder mehrere) Leitungen zwischen zwei Anschlüssen TVA geführt
werden, welche sich außerhalb des Bereiches der betreffenden Grundzelle befinden
und die an der Beaufschlagung der Grundzelle nicht beteiligt sind.
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Bei den bekannten Ausgestaltungen hat man folgende Nachteile: a) Man
braucht Unterführungen (zur Vermeidung von Leiterbahnkreuzungen) aus Diffusionszonen
im Halbleiterkörper, was zu einer großen Kapazität und damit zu einer niedrigen
oberen Grenzfrequenz und damit zu niedrigen Schaltgeschwindigkeiten führt.
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b) Man braucht eine Zuführung der Versorgungsspannung für die Grundzellen
in Gestalt von Diffusionszonen innerhalb des Halbleiterchips.
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c) Der Aufbau, der Grundzellen ist nicht symmetrisch, was zu Sprüngen
im Verdrahtungsraster führt. Aus diesem Grund sind die meisten bekannten Gate-Array-Grundzellen
nicht CAD-freundlich (CAD = Computer aided Design).
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d) Schließlich ist bei den bekannten Grundzellen eine Trennung von
zelleninterner und globaler Verdrahtung nicht möglich, was auch für die bekannte
Ausgestaltung gemäß Figur 1 gilt.
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Eine Verbesserung bezüglich der Punkte a bis c bringt die bekannte
CMOS-Ausgestaltung gemäß Figur 1 mit sich.
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Sie bedingt aber große Transistorgeometrie, die zu grösseren Leckströmen
bzw. zu größeren Gate-Kapazitäten führen.
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Eine Ausgestaltung der Grundzelle gemäß der Erfindung bringt, wie
aus Figur 2 unmittelbar ersichtlich ist, gegenüber den bekannten Ausgestaltungen
folgende Vorteile: - symmetrisches layout - zelleninterne Verdrahtung innerhalb
des Bereiches der Versorgungsleitunen - alle vorgesehenen Anschlußpunkte a, 1-4,
die zu der einzelnen Grundzelle gehören, liegen auf einem einheitlichen Verdrahtungsraster
- wie bereits.in Vergleich von Figur 1 und 2 zeigt, sind bei Anwendung eines der
Erfindung entsprechenden Layouts verkleinerte Transistorgeometrien möglich - die
Ausdehnung der Grundzelle in y-Richtung (d.h. senkrecht zu den äquidistant und parallel
für alle Grundzellen geführten Versorgungsleitbahnen) ist - bezogen auf Rastereinheiten
kleiner als bei Verwendung einer Struktur gemäß Figur 1.
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Eine weitere Verbesserung, die bereits in Figur 2 mit berücksichtigt
ist, läßt sich erreichen, wenn man den mit den p-Kanaltransistoren versehenen Teilbereich
(im gezeichneten Beispielsfalle den Teilbereich TB1) etwas breiter einstellt, als
den mit den n-Kanaltransistoren versehenen Teilbereich (im Beispielsfalle den Teilbereich
TB2). Die Breite der MOS-Feldeffekttransistoren ist dabei durch die Kanalweite,
also durch die Breite der Source- und Drainzonen senkrecht zu ihrer Verbindungslinie
gegeben. Die größere Breite von TB1 im Vergleich zu TB2 kann dadurch ausgeglichen
werden, daß man die Versorgungsleitung VL1 oberhalb des ihr zugewandten Randes von
TB1 führt, wie dies aus Figur 2 ersichtlich ist.
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Die Figur 3 zeigt das Layout der Grundzelle in der üblichen Darstellungsweise
ohne nähere Bezeichnungen, wobei die Teilbereiche TB1 und TB2 durch stärkere Umriß-
linien
gekennzeichnet sind
Figur 4 zeigt mehrere nebeneinander.angeordnete Grundzellen mit 2 - 1 - 2 -Transistorstruktur
und Figur 5 die weitere Ausgestaltung des in Figur 3 dargestellten Layouts zur Erzielung
eines D-Flip-Flops.
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5 Figuren 4 Patentansprüche
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