KR19980071041A - 반도체 집적회로 장치 - Google Patents

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Abstract

SOI 구조를 갖는 반도체 집적회로 장치로서, p채널 및 n채널 IGFET 를 상호접속하는 배선의 칩면적을 감소시켜, 집적레벨을 향상시키는 반도체 집적회로 장치를 제공한다. 이 장치는 절연 기판상에 형성되는 반도체층을 구비한다. 반도체층은 제 1 방향을 따라 연장되어 있는 제 1 영역, 및 제 1 방향을 따라 연장되어 있는 제 2 영역을 갖는다. 제 1 및 제 2 영역은 서로 인접되어 있다. 제 1 도전형의 제 1 IGFET 는 반도체층의 제 1 영역내에 형성된다. 제 1 도전형에 반대되는 제 2 도전형의 제 2 IGFET 는 반도체층의 제 1 영역내에 형성된다. 제 2 IGFET 의 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 제 1 IGFET 의 소오스/드레인 영역쌍 중의 하나와 전기적으로 접속된다. 제 1 도전형의 제 3 IGFET 는 반도체층의 제 2 영역내에 형성된다. 제 3 IGFET 의 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 제 2 IGFET 의 소오스/드레인 영역쌍 중의 하나와 전기적으로 접속된다.

Description

반도체 집적회로 장치
본 발명은 반도체 집적회로 장치에 관한 것으로, 보다 구체적으로는 소위 실리콘-온-인슐레이터 (silicon -on-insulator; SOI) 기판상에 배치된 n채널 및 p채널 절연 게이트 전계효과 트랜지스터들 (Insulated-Gate Field-Effect Transistors; IGFETs) 을 포함하는 반도체 집적회로 장치에 관한 것이며, 이 반도체 장치는 전자소자들의 집적레벨을 향상시킨다.
상보형 금속산화물 반도체(CMOS) 씨 오브 게이트 (Sea-of-Gates; SOG) 어레이는 주지의 응용주문형 집적회로들(ASICs ) 중의 통상적인 어레이이다.
도 1 은 도 19 에 도시된 2-입력 NAND 회로의 논리블록을 포함하는 CMOS SOG 어레이의 종래의 레이아웃 (layout) 을 도시하고 있다. 도 2 및 도 3 은 도 1 에서의 II-II 라인 및 III-III 라인을 따른 단면도를 각각 도시한다.
도 1 에서, 4 개의 기본셀 (1203) 은 이 셀들 (1203) 중의 인접하는 2 개의 셀이 중첩되는 또는 공통으로 사용되는 경계를 갖도록 수평으로 정렬되어 있다. 4 개의 셀들 (1203) 중의 어떤 셀도 그것에 인접한 다른 셀의 거울상(mirror image) 을 형성한다. 비록 본 레이아웃은 4 개의 기본셀 (1203) 에 부가적으로 다수의 기본셀을 포함하지만, 편의상 여기에는 도시되어 있지 않다.
제 1 직사각형 영역 (1201) 및 제 2 직사각형 영역 (1202) 은 개별적으로 형성되고 이들 영역 (1201 및 1202) 사이에 위치된 격리영역 (1200) 에 의해 전기적으로 절연되어 있다. 제 1 직사각형 영역 (1201) 은 이 영역 (1201) 의 길이방향 축선을 따라 수평으로 정렬된 p채널 MOSFET 들을 포함한다. 제 2 직사각형 영역 (1202) 은 이 영역 (1202) 의 길이방향 축선을 따라 수평으로 정렬된 n채널 MOSFET 들을 포함한다.
각각의 기본셀 (1203) 에서, 3 개의 p+형 직사각형 확산영역 (즉, p 채널 MOSFET 용 소오스/드레인 영역들) 은 제 1 영역 (1201) 내에 수평으로 정렬되도록 형성되어 있다. 3 개의 n+형 직사각형 확산영역 (즉, n 채널 MOSFET 용 소오스/드레인 영역들) 은 제 2 영역 (1202) 내에 수평으로 정렬되도록 형성되어 있다. 2 개의 선형 폴리실리콘 게이트 전극은 수직으로 정렬되도록 형성되어 제 1 및 제 2 영역 (1201 및 1202) 과 중첩되어 있다. n+형 직사각형 콘택영역의 내측 절반부는 p+형 확산영역들에 대해 정렬되도록 형성되어 있다. 직사각형 콘택영역의 p+형 내측 절반부가 n+형 확산영역들에 대해 정렬되도록 형성되어 있다. 이들 2 개의 콘택영역은 인접한 기본셀들 (1203) 의 공통경계와 중첩되도록 위치되어 있다.
도 1, 도 2, 및 도 3 에서는, 좌측 단부에 위치된 제 1 셀 옆에 있는, 기본셀 (1203) 들 중의 제 2 셀만이 도 19 에 도시된 2-입력 NAND 회로를 구성하는데 사용되고 있다.
기본셀 (1203) 들 중의 제 2 셀에서, p+형 소오스/드레인 영역들 (1206a 및 1206b) 및 대응하는 게이트 전극 (1208a) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 하나를 구성한다. p+형 소오스/드레인 영역들 (1206b 및 1206c) 및 대응하는 게이트 전극 (1208b) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 p채널 MOSFET 는 소오스/드레인 영역 (1206b) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
유사하게, n+형 소오스/드레인 영역들 (1207a 및 1207b) 및 대응하는 게이트 전극 (1208a) 은 제 2 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 하나를 구성한다. n+형 소오스/드레인 영역들 (1207b 및 1207c) 및 대응하는 게이트 전극 (1208b) 은 제 2 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 n채널 MOSFET 는 소오스/드레인 영역 (1207b) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
셀 (1203) 들 중의 제 3 셀에서, p+형 소오스/드레인 영역들 (1206d 및 1206e) 및 대응하는 게이트 전극 (1208c) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 하나를 구성한다. p+형 소오스/드레인 영역들 (1206e 및 1206f) 및 대응하는 게이트 전극 (1208d) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 p채널 MOSFET 는 소오스/드레인 영역 (1206e) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
유사하게, n+형 소오스/드레인 영역들 (1207d 및 1207e) 및 대응하는 게이트 전극 (1208c) 은 제 2 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 하나를 구성한다. n+형 소오스/드레인 영역들 (1207e 및 1207f) 및 대응하는 게이트 전극 (1208d) 은 제 2 직사각형 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 n채널 MOSFET 는 소오스/드레인 영역 (1207e) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
셀 (1203) 들 중의 제 4 셀에서, p+형 소오스/드레인 영역들 (1206g 및 1206h) 및 대응하는 게이트 전극 (1208e) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 하나를 구성한다. p+형 소오스/드레인 영역들 (1206h 및 1206i) 및 대응하는 게이트 전극 (1208f) 은 제 1 영역 (1201) 내에 형성되는 p채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 p채널 MOSFET 는 소오스/드레인 영역 (1206h) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
유사하게, n+형 소오스/드레인 영역들 (1207g 및 1207h) 및 대응하는 게이트 전극 (1208e) 은 제 2 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 하나를 구성한다. n+형 소오스/드레인 영역들 (1207h 및 1207i) 및 대응하는 게이트 전극 (1208f) 은 제 2 영역 (1202) 내에 형성되는 n채널 MOSFET 들 중의 다른 하나를 구성한다. 이들 2 개의 n채널 MOSFET 는 소오스/드레인 영역 (1207h) 을 공통으로 사용함으로써 서로 전기적으로 접속되어 있다.
기본셀 (1203) 들 중의 제 1 및 제 2 셀의 공통 경계에서, n+형 콘택영역 (1204a) 및 p+형 콘택영역 (1205a) 은 제 1 및 제 2 영역 (1201 및 1202) 내에 각각 형성되어 있다.
전원공급전압 또는 전위 VDD를 공급하는 선형 전원공급라인 (1211) 은 제 1 영역 (1201) 상에 형성되어 제 1 영역 (1201) 의 길이방향 축선을 따라 수평으로 연장되고 있다. 전원공급라인 (1211) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역들 (1206a 및 1206c) 및 n+형 콘택영역들 (1204a 및 1204b) 에 전기적으로 접속되어 있다.
접지전압 또는 전위를 공급하는 선형 접지라인 (1212) 은 제 2 영역 (1202) 상에 형성되어 제 2 영역 (1202) 의 길이방향 축선을 따라 수평으로 연장하며, 접지라인 (1212) 은 전원공급라인 (1211) 에 평행하다. 접지라인 (1212) 은 대응하는 콘택홀 (1210) 들을 통하여 n+형 확산영역 (1207c) 및 p+형 콘택영역들 (1205a 및 1205b) 에 전기적으로 접속되어 있다.
금속배선 (1213) 은 대응하는 콘택홀 (1210) 들을 통하여 폴리실리콘 게이트 전극 (1208a) 에 접속되어 있다. 금속배선 (1213) 은 도 19 의 2-입력 NAND 회로의 제 1 입력단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 이 제 1 입력단자에는 제 1 입력신호 (A01) 가 인가된다.
금속배선 (1214) 은 대응하는 콘택홀 (1210) 들을 통하여 폴리실리콘 게이트 전극 (1208b) 에 접속되어 있다. 금속배선 (1214) 은 도 19 의 2-입력 NAND 회로의 제 2 입력단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 이 제 2 입력단자에는 제 2 입력신호 (A02) 가 인가된다.
금속배선 (1215) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역 (1206b) 및 n+형 소오스/드레인 영역 (1207a) 에 각각 접속되어 있다. 금속배선 (1215) 은 도 19 의 2-입력 NAND 회로의 출력단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 이 출력단자로부터 출력신호 (X) 가 출력된다.
도 2 및 도 3 에 도시된 바와 같이, n형 웰 (1302) 및 p형 웰 (1303) 은 p형 단결정 실리콘기판 (303) 의 표면에 형성되어 있다. p채널 MOSFET 들이 형성되어 있는 제 1 영역 (1201) 은 n형 웰 (1302) 내에 위치되어 있다. n채널 MOSFET 들이 형성되어 있는 제 2 영역 (1202) 은 p형 웰 (1303) 내에 위치되어 있다.
전원공급전압 또는 전위 VDD는 n+형 콘택영역들 (1204a 및 1204b) 을 통하여 n형 웰 (1302) 에 인가된다. 접지전압 또는 전위는 p+형 콘택영역들 (1205a 및 1205b) 를 통하여 p형 웰 (1303) 에 인가된다.
각각의 기본셀 (1203) 은 기판 (303) 의 표면상에 형성된 격리산화물 (1601) 에 의해 전기적으로 절연되어 있다. 각각의 콘택영역 (1204a, 1204b, 1205a, 및 1205b) 은 격리산화물 (1601) 에 의해 격리되어 있다.
도 2 및 도 3 에 분명히 도시된 바와 같이, 전기저항을 감소시키기 위하여, 각각의 게이트 전극의 표면영역 (1301), 각각의 소오스/드레인 영역, 및 각각의 콘택영역은 실리사이드로 만들어진다. 달리 말하자면, 실리사이드층 (1301) 들로 각각의 게이트 전극의 표면, 각각의 소오스/드레인 영역, 및 각각의 콘택영역을 각각 덮는다.
참조번호 (1602) 는 n채널 및 p채널 MOSFET 각각의 유전체를 나타낸다. 유전체 (1602) 의 하부는 게이트 절연체로서 기능하고 한 쌍의 측면부는 측벽 스페이서들로서 기능한다.
참조번호 (1603) 은 실리사이드층 (1301) 들, 덮히지 않은 유전체 (1602), 및 격리산화물 (1601) 을 덮기 위하여 형성된 층간 유전체층을 나타낸다. 전원공급라인 및 접지라인 (1211 및 1212), 및 금속배선들 (1213, 1214, 및 1215) 은 층간 유전체층 (1603) 상에 위치되어 있다.
벌크(bulk) 반도체기판을 사용하는 도 1, 도 2, 및 도 3 의 CMOS SOG 어레이의 상술된 레이아웃에 있어서, p형 및 n형 웰 (1303 및 1302) 의 전기 절연을 위하여 제 1 및 제 2 영역 (1201 및 1202)(즉, n형 및 p형 웰(1302 및 1303)) 사이에 격리 영역 (1200) 을 형성할 필요가 있다.
또한, 전원공급전위 VDD가 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역들 (1206a 및 1206c) 에 공급되기 때문에, 이들 영역 (1206a 및 1206c) 을 사용하는 2 개의 p채널 MOSFET 는 병렬로 접속된다. p+형 확산영역들 (1206a 및 1206c) 은 개별적인 p채널 MOSFET 의 소오스 영역들로 기능한다. p+형 확산영역들 (1206b) 은 p채널 MOSFET 용의 공통 드레인 영역으로 기능한다.
유사하게, 접지전위가 대응하는 콘택홀 (1210) 을 통하여 n+형 소오스/드레인 영역 (1207c) 에 공급되기 때문에, 이 영역들 (1207c 및 1207b) 을 사용하는 n채널 MOSFET 는 n+형 소오스/드레인 영역들 (1207a 및 1207b) 을 사용하는 n채널 MOSFET 에 직렬로 접속된다. n+형 확산영역 (1207c) 은 대응하는 n채널 MOSFET 의 소오스 영역으로 기능하고, n+형 확산영역 (1207a) 은 대응하는 n채널 MOSFET 의 드레인 영역으로 기능하고, n+형 확산영역 (1207b) 은 이들 2 개의 n채널 MOSFET 의 소오스 및 드레인 영역으로 기능한다.
p+형 확산영역 (1206b) 은 금속배선 (1215) 에 의해 n+형 확산영역 (1207a)에 전기적으로 접속되어 있다. 금속배선들 (1213 및 1214) 은 도 19 의 2-입력 NAND 회로의 제 1 및 제 2 입력단자에 각각 전기적으로 접속되어 있다.
따라서, 2-입력 NAND 회로는 도 1, 도 2, 및 도 3 에 도시된 종래의 레이아웃내의 기본셀 (1203) 들 중의 하나를 사용하여 형성된다. 이것은 SOG 어레이에 널리 알려져 있다.
2-입력 NOR 회로는 종종 2-입력 NAND 회로 대신에 기본셀 (1203) 들 중의 하나를 사용하여 형성된다.
도 1, 도 2, 및 도 3 에 도시된 종래의 레이아웃과 같이, SOG 어레이의 통상적인 기본셀은 2-입력 NAND 또는 2-입력 NOR 회로를 구현할 수 있는 MOSFET 의 레이아웃을 갖는다.
또한, 벌크 반도체 및 표준 셀들을 사용하는 CMOS SOG 어레이의 대부분에서, 전원공급라인 및 접지라인은 평행하게 배치되고, p채널 및 n채널 MOSFET 는 전원공급라인 및 접지라인에 따라 배치되어 있다. p채널 MOSFET 들은 전원공급라인 및 접지라인에 대해 평행하게 연장하는 행으로 정렬되고, n채널 MOSFET 들은 그것에 평행하게 연장하는 다른 행으로 정렬되어 있다. p채널 및 n채널이 동일한 행에 정렬되는 것은 드물다. 이것은 다음과 같은 이유 때문이다.
벌크 CMOS 기술을 사용하여 동일한 행에 p채널 및 n채널 MOSFET 를 구현하기 위하여, 격리 영역들이 반드시 인접하는 MOSFET 들 사이에 형성되어야 한다. 이것이 거의 모든 CMOS 회로내의 MOSFET 및 다른 전자소자들의 집적레벨을 저하시킨다.
도 4 는 도 6 에 도시된 2-1 셀렉터(selector) 회로의 논리블록을 포함하는 CMOS SOG 어레이의 종래의 또다른 레이아웃을 도시한다. 본 레이아웃 및 그것의 단면도는 금속배선들의 패턴 및 콘택홀들의 위치를 제외하고는 도 1, 도 2, 및 도 3 의 경우와 동일하다. 그러므로, 동일한 레이아웃 및 구성에 대한 설명은 편의상 여기서 생략하고 도 4 의 동일하고 또는 대응하는 부분들 또는 부재들에 동일한 참조부호를 부여한다.
도 4 에서, 전원공급라인 (1211) 은 대응하는 콘택홀 (1210) 들을 통하여 제 1 영역 (1201) 내에 위치된 n+형 콘택영역들 (1204a 및 1204b) 및 p+형 소오스/드레인 영역들 (1206b 및 1206h) 에 각각 전기적으로 접속되어 있다. 접지라인 (1212) 은 대응하는 콘택홀 (1210) 들을 통하여 제 2 영역 (1202) 내에 위치된 p+형 콘택영역들 (1205a 및 1205b) 및 n+형 소오스/드레인 영역들 (1207b 및 1207h) 에 각각 전기적으로 접속되어 있다.
금속배선 (1402) 은 대응하는 콘택홀 (1210) 을 통하여 폴리실리콘 게이트 전극 (1208f) 에 접속되도록 형성되어 있다. 금속배선 (1402) 은 도 6 에 도시된 2-1 셀렉터 회로의 제 1 입력 단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 제 1 입력단자에는 제 1 입력신호 (A0) 가 인가된다.
금속배선 (1403) 은 대응하는 콘택홀 (1210) 을 통하여 폴리실리콘 게이트 전극 (1208e) 에 접속되도록 형성되어 있다. 금속배선 (1403) 은 도 6 에 도시된 2-1 셀렉터 회로의 제 2 입력 단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 제 2 입력단자에는 제 2 입력신호 (B0) 가 인가된다.
금속배선 (1404) 은 대응하는 콘택홀 (1210) 을 통하여 폴리실리콘 게이트 전극 (1208a) 에 접속되도록 형성되어 있다. 금속배선 (1404) 은 도 6 에 도시된 2-1 셀렉터 회로의 제 3 입력 단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 제 3 입력단자에는 셀렉트 신호 (S) 가 인가된다. 금속배선 (1404) 은 폴리실리콘 게이트 전극 (1208d) 에 추가로 접속되어 있다.
금속배선 (1405) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 및 n+형 소오스/드레인 영역들 (1206c 및 1207c) 을 상호접속하도록 형성되어 있다. 금속배선 (1405) 은 도 6 에 도시된 2-1 셀렉터 회로의 출력 단자 (도시되지 않음) 에 전기적으로 접속되어 있으며, 이 출력단자로부터 출력 신호 (X) 가 출력된다.
금속배선 (1420) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역 (1206i) 및 n+형 소오스/드레인 영역들 (1207i 및 1207d) 을 상호접속하도록 형성되어 있다.
금속배선 (1421) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역들 (1206d 및 1206g) 및 n+형 소오스/드레인 영역들 (1207g 및 1207f) 을 상호접속하도록 형성되어 있다.
금속배선 (1422) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역 (1206e), n+형 소오스/드레인 영역 (1207e), 및 게이트 전극 (1208b) 을 상호접속하도록 형성되어 있다.
금속배선 (1423) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역 (1206f) 및 n+형 소오스/드레인 영역 (1207d) 을 상호접속하도록 형성되어 있다.
금속배선 (1425) 은 대응하는 콘택홀 (1210) 들을 통하여 p+형 소오스/드레인 영역 (1206a) 및 n+형 소오스/드레인 영역 (1207a) 을 상호접속하도록 형성되어 있다.
금속배선 (1424) 은 대응하는 콘택홀 (1401) 들을 통하여 게이트 전극 (1208c) 및 배선 (1425) 을 상호접속하도록 형성되어 있다. 따라서, 게이트 전극 (1208c) 은 배선들 (1424 및 1425) 을 통하여 p+형 소오스/드레인 영역 (1206a) 및 n+형 소오스/드레인 영역 (1207a) 에 전기적으로 접속된다.
제 2 배선레벨내에는 배선 (1424) 만이 위치되어 있고, 반면에 나머지 배선들 (1420, 1421, 1422, 1423, 및 1425), 및 전원공급라인 및 접지라인 (1211 및 1212) 는 제 1 배선레벨내에 위치되어 있다. 제 1 배선레벨은 도 2 및 도 3 에 도시된 층간 유전체층 (1603) 상에 위치되어 있다. 제 2 배선레벨은 층간 유전체층 (1603) 상에 형성되는 다른 층간 유전층 (도시되지 않음) 을 통하여 제 1 배선레벨상에 위치되어 있다.
p+형 소오스/드레인 영역 (1206h 및 1206i) 및 게이트 전극 (1208f) 에 의해 형성된 p채널 MOSFET, 및 n+형 소오스/드레인 영역 (1207h 및 1207i) 및 동일한 게이트 전극 (1208f) 에 의해 형성된 n채널 MOSFET 는 도 6 의 2-1 셀렉터 회로의 변환기 (205a) 를 구성한다.
p+형 소오스/드레인 영역 (1206g 및 1206h) 및 게이트 전극 (1208e) 에 의해 형성된 p채널 MOSFET, 및 n+형 소오스/드레인 영역 (1207g 및 1207h) 및 동일한 게이트 전극 (1208e) 에 의해 형성된 n채널 MOSFET 는 도 6 의 2-1 셀렉터 회로의 변환기 (205b) 를 구성한다.
p+형 소오스/드레인 영역 (1206a 및 1206b) 및 게이트 전극 (1208a) 에 의해 형성된 p채널 MOSFET, 및 n+형 소오스/드레인 영역 (1207a 및 1207b) 및 동일한 게이트 전극 (1208a) 에 의해 형성된 n채널 MOSFET 는 도 6 의 2-1 셀렉터 회로의 변환기 (205c) 를 구성한다.
p+형 소오스/드레인 영역 (1206b 및 1206c) 및 게이트 전극 (1208b) 에 의해 형성된 p채널 MOSFET, 및 n+형 소오스/드레인 영역 (1207b 및 1207c) 및 동일한 게이트 전극 (1208b) 에 의해 형성된 n채널 MOSFET 는 도 6 의 2-1 셀렉터 회로의 변환기 (205d) 를 구성한다.
변환된 입력신호 (A0) 는 배선 (1420) 을 통하여 n+형 소오스/드레인 영역 (1207d) 으로 전송된다. 변환된 입력신호 (A0) 는 배선 (1423) 을 통하여 p+형 소오스/드레인 영역 (1206f) 으로 추가로 전송된다. 변환된 입력신호 (B0) 는 배선 (1421) 을 통하여 n+형 소오스/드레인 영역 (1207f) 및 p+형 소오스/드레인 영역 (1206d) 으로 전송된다. p+형 소오스/드레인 영역 (1206e) 및 n+형 소오스/드레인 영역 (1207e) 은 배선 (1422) 을 통하여 서로 전기적으로 접속되어 있다.
따라서, 게이트 전극 (1208c) 을 사용하는 p채널 및 n채널 MOSFET 는 도 6 의 2-1 셀렉터 회로의 CMOS 트랜스퍼 게이트(transfer gate) (206a) 를 구성한다. 게이트 전극 (1208d) 을 사용하는 p채널 및 n채널 MOSFET 는 2-1 셀렉터 회로의 다른 CMOS 트랜스퍼 게이트 (206b) 를 구성한다.
셀렉트 신호 (S) 는 배선 (1404) 을 통하여 게이트 전극 (1208d) 에 인가된다. 변환된 셀렉트 신호 (S) 는 배선 (1424 및 1425) 을 통하여 게이트 전극 (1208c) 에 인가된다.
제 1 및 제 2 트랜스퍼 게이트 (206a 및 206b) 의 출력신호의 배선 (1422) 은 변환기 (205d) 의 입력단자로서 기능하는 게이트 전극 (1208d) 에 전기적으로 접속되어 있다. 변환기 (205d) 에 의해 변환된 입력 신호는 출력신호 (X) 로서 변환기 (205d) 의 출력단자에서 출력된다.
최근에는, 동작속도를 향상시키고 전자소자들의 갯수 감소에 의한 전력소비 및 칩면적을 줄이기 위하여, 패스(pass)-트랜지스터 논리회로가 CMOS 논리 대규모 집적회로 (LSI) 에 실제적으로 사용되고 있다.
패스 트랜지스터 논리회로의 기본적인 구성물은 CMOS 트랜스퍼 게이트 회로 및 2-1 셀렉터 회로이다. 2-1 셀렉터 회로는 2 개의 CMOS 트랜스퍼 게이트 회로로 형성된다. 2-1 셀렉터 회로는 종종 래치(latch) 또는 플립-플롭 회로에도 사용된다.
그러나, 2-1 셀렉터 회로가 벌크 CMOS 기술을 사용하여 구성되는 경우, 도 4 에 도시된 바와 같이, 금속배선들이 셀블록의 상당히 큰 면적을 차지할 것이다. 이것이 매크로셀 및 LSI 칩의 집적레벨의 저하를 초래한다.
도 4 는 벌크 CMOS 기술을 사용하는 SOG 어레이의 기본셀들의 레이아웃을 도시한다. 동일한 SOG 어레이가 널리 알려진 표준셀들로 구성될 지라도, 도 6 에 도시된 2-1 셀렉터 회로는 도 4 의 경우와 거의 동일한 칩면적을 차지할 것이다.
부가적으로, 1994 년 5 월에 공개된 일본 특허출원 공개 제 6-140630 호에는 p채널 및 n채널 박막 트랜지스터 (TFT) 를 갖는 개선된 반도체 장치가 개시되어 있다. 이 장치에서, p채널 및 n채널 박막 트랜지스터의 소오스 및 드레인 전극은 p-n 접합부를 구성한다. p-n 접합부의 전류 및 전압 특성은 p-n 접합부의 주변부(neighborhood)를 실리사이드로 변환시킴으로써 개선된다.
상술된 바와 같이, 도 1 에 도시된 CMOS SOG 어레이의 종래의 MOSFET 레이아웃에 있어서, p채널 MOSFET 들은 전원공급라인 (1211) 에 평행한 행으로 정렬되고 n채널 MOSFET 들은 접지라인 (1212) 에 평행한 다른 행으로 정렬되어 있다. p채널 MOSFET 들의 행은 제 1 영역 (1201) 또는 n형 웰 (1302) 내에 위치되어 있다. n채널 MOSFET 들의 행은 제 2 영역 (1202) 또는 p형 웰 (1303) 내에 위치되어 있다. 격리영역 (1200) 은 n형 및 p형 웰 (1202 및 1203) 사이에 반드시 위치된다.
그러므로, n 채널 및 p 채널 MOSFET 의 드레인 영역들이 NAND 게이트의 출력노드와 같은 노드에서 함께 결합되는 경우, 금속배선은 사용될 필요가 있고, 이것이 배선들의 점유면적 증가를 초래한다. 이러한 점유면적의 증가 때문에 매크로 셀 및/또는 반도체 칩의 집적레벨이 향상되지 못한다.
패스 트랜지스터, 래치, 및 플립플롭 회로들의 기본 구성요소인 CMOS 트랜스퍼 게이트 회로들 및/또는 2-1 셀렉터 회로들의 레이아웃에서 이러한 집적레벨 저하가 두드러진다. 2-1 셀렉터 회로는 2 개의 CMOS 트랜스퍼 게이트 회로를 조합하여 형성된다.
게다가, 일본 특허출원 공개 제 6-140630 호에 개시된 종래의 반도체장치에 있어서, p-n 접합부의 전류 및 전압 특성이 개선된다. 그러나, 레이아웃, 및 p채널 및 n채널 TFT 의 상호접속에 대한 어떤 개시(disclosure)도 또한 교훈도 없다.
따라서, 본 발명의 목적은 p채널 및 n채널 IGFET 를 상호접속시키는 배선들의 칩면적을 감소시키는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 p채널 및 n채널 IGFET 의 집적레벨 또는 밀도를 향상시킨 반도체 집적회로 장치를 제공하는 것이다.
구체적으로 언급되지 않은 다른 것들과 함께 상술된 목적들은 다음의 설명으로부터 당분야의 당업자에게 자명하게 될 것이다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치는 절연기판상에 형성된 반도체층을 구비한다. 이 반도체층은 제 1 방향을 따라 연장되어 있는 제 1 영역 및 제 1 방향을 따라 연장되어 있는 제 2 영역을 갖는다. 제 1 및 제 2 영역은 서로 인접해 있다.
제 1 도전형의 제 1 IGFET 는 반도체층의 제 1 영역내에 형성된다. 제 1 IGFET 는 제 1 소오스/드레인 영역쌍을 갖는다.
제 1 도전형에 반대되는 제 2 도전형의 제 2 IGFET 는 반도체층의 제 1 영역내에 형성된다. 제 2 IGFET 는 제 2 소오스/드레인 영역쌍을 갖는다. 제 2 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 제 1 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속된다.
제 1 도전형의 제 3 IGFET 는 반도체층의 제 2 영역내에 형성된다. 제 3 IGFET 는 제 3 소오스/드레인 영역쌍을 갖는다. 제 3 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 제 2 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속된다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치에 있어서, 반도체층 및 절연기판은 소위 SOI 구조물을 구성한다. 또한, 제 1 및 제 2 IGFET 는 반도체층의 제 1 영역내에 형성되고 제 3 IGFET 는 반도체층의 제 2 영역내에 형성된다. 그러므로, 반도체층은 제 1 및 제 2 영역의 전기적인 절연을 위한 격리영역이 필요하지 않다.
게다가, 제 2 IGFET 의 제 2 소오스/드레인 영역쌍 중의 하나 및 상이한 혹은 반대 도전형인, 제 1 IGFET 의 제 1 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 서로 전기적으로 접속된다. 유사하게, 제 3 IGFET 의 제 3 소오스/드레인 영역쌍 중의 하나 및 상이한 혹은 반대 도전형인, 제 2 IGFET 의 제 2 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 서로 전기적으로 접속된다. 그러므로, 제 1, 제 2, 및 제 3 IGFET 를 전기적으로 상호접속시키는데 어떤 배선도 필요하지 않다.
따라서, p채널 및 n채널 IGFET 를 상호접속시키는 배선들의 칩면적이 감소된다. 이것은 p채널 및 n채널 IGFET 의 집적레벨 혹은 밀도가 향상되는 것을 의미한다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치의 바람직한 실시예에서, 제 1 상호접속 확산영역은 제 1 소오스/드레인 영역쌍 중의 하나 및 제 2 소오스/드레인 영역쌍 중의 하나 중의 적어도 하나에 의해 형성되고, 제 2 상호접속 확산영역은 제 2 소오스/드레인 영역쌍 중의 하나 및 제 3 소오스/드레인 영역쌍 중의 하나 중의 적어도 하나에 의해 형성된다. 이 경우, 제 1 및 제 2 상호접속 확산영역의 칩영역이 더 감소되는 부가적인 이점이 있다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치의 다른 바람직한 실시예에서, 제 1 전위를 공급하는 제 1 전원공급라인은 제 1 영역과 중첩되도록 형성된다. 제 2 전위를 공급하는 제 2 전원공급라인은 제 2 영역과 중첩되도록 형성된다. 제 1 및 제 2 전원공급라인은 제 1 및 제 2 영역의 제 1 방향을 따라 연장한다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치의 또다른 바람직한 실시예에서, 제 1, 제 2, 및 제 3 IGFET 는 제 1 방향에 수직한 제 2 방향을 따라 연장하는 제 1, 제 2, 및 제 3 게이트 전극을 각각 갖는다. 제 2 및 제 3 게이트 전극은 서로 이격되어 동일한 라인상에 위치되어 있다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치의 또다른 바람직한 실시예에서, 제 2 도전형의 제 4 IGFET 가 추가로 제 2 영역내에 제공된다. 제 4 IGFET 는 제 4 소오스/드레인 영역쌍을 갖는다. 제 4 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 전기적으로 접속되지 않은 제 3 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속된다.
본 발명의 제 1 양태에 따른 반도체 집적회로 장치의 또다른 바람직한 실시예에서, 제 1 및 제 2 유니트 셀이 추가로 제공된다. 제 1 및 제 2 유니트 셀 각각은 제 1, 제 2, 및 제 3 IGFET, 및 제 1 및 제 2 상호접속 확산영역을 포함한다. 제 1 및 제 2 유니트 셀은 제 2 유니트 셀이 제 1 유니트 셀의 거울상을 형성하도록 배치된다. 이 경우, 전원공급라인들, 콘택영역들 등과 같은 다수의 부분들이 감소되는 부가적인 이점이 있는데, 그 이유는 제 1 및 제 2 유니트 셀의 계면(interface) 에 그들을 배치하여 공통으로 사용할 수 있기 때문이다. 이것이 p채널 및 n채널 IGFET 의 집적레벨 혹은 밀도를 더 향상시킨다.
본 발명의 제 2 양태에 따른 반도체 집적회로 장치는 절연기판상에 형성된 반도체층, 제 1 도전형의 제 1 의 복수의 IGFET, 및 제 1 도전형에 반대되는 제 2 도전형의 제 2 의 복수의 IGFET 을 구비한다.
반도체층은 제 1 방향을 따라 연장되어 있는 제 1 영역 및 제 1 방향을 따라 연장되어 있는 제 2 영역을 갖는다. 제 1 및 제 2 영역은 서로 인접하다.
제 1 의 복수의 IGFET 중의 하나는 반도체층의 제 2 영역내에 위치된다. 제 1 의 복수의 IGFET 중 나머지는 제 1 영역내에 규칙적으로 배치된다.
제 2 의 복수의 IGFET 중의 하나는 반도체층의 제 1 영역내에 위치된다. 제 2 의 복수의 IGFET 중 나머지는 제 2 영역내에 규칙적으로 배치된다.
제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나는 소오스/드레인 영역쌍을 가지며, 이 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 제 2 의 복수의 IGFET 중 나머지 중의 인접한 것의 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속된다.
제 1 영역내에 위치된 제 2 의 복수의 IGFET 중의 하나는 소오스/드레인 영역쌍을 가지며, 이 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 나머지 제 1 의 복수의 IGFET 중의 인접한 것의 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속된다.
제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나의 소오스/드레인 영역쌍은 제 3 및 제 4 상호접속 확산영역에 의해 제 1 영역내에 위치된 제 2 의 복수의 IGFET 중의 하나의 소오스/드레인 영역쌍에 각각 전기적으로 접속된다.
본 발명의 제 2 양태에 따른 반도체 집적회로 장치에 있어서, 반도체층 및 절연기판은 소위 SOI 구조물을 구성한다. 또한, 제 1 및 제 2 의 복수의 IGFET 은 반도체층의 제 1 또는 제 2 영역내에 형성된다. 그러므로, 반도체층은 제 1 및 제 2 영역의 전기적인 절연을 위한 격리영역이 필요하지 않다.
게다가, 제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나는 제 1 상호접속 확산영역에 의해 제 2 의 복수의 IGFET 중 나머지 중의 인접한 것에 전기적으로 접속된다. 제 1 영역내에 위치된 제 2 의 복수의 IGFET 중의 하나는 제 2 상호접속 확산영역에 의해 제 1 의 복수의 IGFET 중 나머지 중의 인접한 것에 전기적으로 접속된다. 제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나는 제 3 및 제 4 상호접속 확산영역에 의해 제 1 영역내에 위치된 제 2 의 복수의 IGFET 에 각각 전기적으로 접속된다.
따라서, p채널 및 n채널 IGFET 를 상호접속시키는 배선들의 칩면적이 감소된다. 이것은 p채널 및 n채널 IGFET 의 집적레벨 또는 밀도가 향상되는 것을 의미한다.
본 발명의 제 2 양태에 따른 반도체 집적회로 장치의 바람직한 실시예에서, 제 1 전위를 공급하는 제 1 전원공급라인은 제 1 영역과 중첩되도록 형성된다. 제 2 전위를 공급하는 제 2 전원공급라인은 제 2 영역과 중첩되도록 형성된다. 제 1 및 제 2 전원공급라인은 제 1 및 제 2 영역의 제 1 방향을 따라 연장한다.
본 발명의 제 2 양태에 따른 반도체 집적회로 장치의 다른 바람직한 실시예에서, 제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나 및 제 1 영역내에 위치된 제 2 의 복수의 IGFET 중의 하나는 제 1 방향에 수직한 제 2 방향을 따라 연장하는 제 1 및 제 2 게이트 전극을 각각 갖는다. 제 1 및 제 2 게이트 전극은 서로 이격되어 동일한 라인상에 위치된다.
본 발명의 제 2 양태에 따른 반도체 집적회로 장치의 또다른 바람직한 실시예에서는, 제 1 및 제 2 유니트 셀이 추가로 제공된다. 제 1 및 제 2 유니트 셀 각각은 제 2 영역내에 위치된 제 1 의 복수의 IGFET 중의 하나 및 제 1 영역내에 위치된 제 2 의 복수의 IGFET 중의 하나를 포함한다. 제 1 및 제 2 유니트 셀은 제 2 유니트 셀이 제 1 유니트 셀의 거울상을 형성하도록 배치된다. 이 경우, 전원공급라인들 및/또는 콘택영역들의 개수가 감소되어, p채널 및 n채널 IGFET 의 집적레벨 혹은 밀도를 향상시키는 부가적인 이점이 있다.
본 발명의 제 1 및 제 2 양태에 따른 반도체 집적회로 장치에서는, 다수의 CMOS 트랜스퍼 게이트(예를 들어, 셀렉터, 래치, 및 플립플롭 회로)를 포함하는 논리 회로들을 집적하는 경우, 본 발명의 이점이 현저해진다.
도 1 은 도 19 에 도시된 2-입력 NAND 회로의 논리블록을 포함하는, CMOS SOG 어레이의 종래의 레이아웃을 도시하는 도.
도 2 는 도 1 의 II-II 라인을 따른 단면도.
도 3 는 도 1 의 III-III 라인을 따른 단면도.
도 4 는 도 6 에 도시된 2-1 셀렉터 회로의 논리블록을 포함하는, CMOS SOG 어레이의 종래의 다른 레이아웃을 도시하는 도.
도 5 는 도 6 에 도시된 2-1 셀렉터 회로의 논리블록을 포함하는, 본 발명의 제 1 실시예에 따른 CMOS SOG 어레이의 레이아웃을 도시하는 도.
도 6 은 2-1 셀렉터 회로의 블록도.
도 7 은 도 5 의 VII-VII 라인을 따른 단면도.
도 8 은 도 5 의 VIII-VIII 라인을 따른 단면도.
도 9 는 도 5 의 IX-IX 라인을 따른 단면도.
도 10 은 도 5 의 X-X 라인을 따른 단면도.
도 11 은 도 5 의 XI-XI 라인을 따른 단면도.
도 12 는 도 5 의 XII-XII 라인을 따른 단면도.
도 13 은 도 5 의 XIII-XIII 라인을 따른 단면도.
도 14 는 도 15 에 도시된 4-1 셀렉터 회로의 논리블록을 포함하는, 본 발명의 제 2 실시예에 따른 CMOS SOG 어레이의 레이아웃을 도시하는 도.
도 15 는 4-1 셀렉터 회로의 블록도.
도 16 은 도 14 의 XVI-XVI 라인을 따른 단면도.
도 17 은 도 14 의 XVII-XVII 라인을 따른 단면도.
도 18 은 도 19 에 도시된 2-입력 NAND 회로의 논리블록을 포함하는, 본 발명의 제 3 실시예에 따른 CMOS SOG 어레이의 레이아웃을 도시하는 도.
도 19 는 2-입력 NAND 의 블록도.
도 20 은 도 18 의 XX-XX 라인을 따른 단면도.
도 21 은 도 18 의 XXI-XXI 라인을 따른 단면도.
도 22 는 도 23 에 도시된 래치 회로의 논리블록을 포함하는, 본 발명의 제 4 실시예에 따른 CMOS SOG 어레이의 레이아웃을 도시하는 도.
도 23 은 래치 회로의 블록도.
*도면의 주요부분에 대한 부호의 설명*
101 : 제 1 영역 102 : 제 2 영역
106a 내지 106i : p+형 소오스/드레인 영역
107a 내지 107i : n+형 소오스/드레인 영역
108a 내지 108h : 게이트 전극
111 : 전원공급라인 112 : 접지라인
103, 104, 105, 113, 114, 115 : 금속배선
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 아래에 설명한다.
제 1 실시예
도 5 에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 CMOS SOG 어레이는 도 6 에 도시된 2-1 셀렉터 회로의 논리블록을 포함한다. 2-1 셀렉터 회로는 CMOS 트랜스퍼 게이트 구조를 갖는 패스 트랜지스터를 사용하여 형성된다.
제 1 직사각형 영역 (101) 및 제 2 직사각형 영역 (102) 이 그들의 계면 또는 경계에서 서로간에 접촉되도록 형성되어, 유니트 셀을 형성한다. 이들 영역들 (101 및 102) 은 계면 혹은 경계에서 전기적으로 접속되어 있다. 도 1 및 도 4 에 도시되어 있는, 상술된 종래의 레이아웃들과는 다르게, 이들 영역들 (101 및 102) 사이에는 어떤 격리영역도 위치하지 않는다.
비록 본 레이아웃이 제 1 및 제 2 영역 (101 및 102) 둘레에 많은 IGFET 영역을 포함하지만, 편의상 여기에는 도시되어 있지 않다.
제 1 영역 (101) 에서, 8 개의 폴리실리콘 게이트 전극 (108a, 108b, 108c, 108d, 108e, 108f, 108g, 및 108h) 은 규칙적인 간격으로 영역 (101) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (108a, 108b, 108c, 108d, 108e, 108f, 108g, 및 108h) 은 영역 (101) 의 길이방향 축선에 수직으로 연장한다.
도 5 에서 4 개의 게이트 전극 (108a, 108b, 108g, 및 108h) 은 제 1 영역 (101) 의 상부측면에서 제 2 영역 (102) 의 하부측면으로 제 1 및 제 2 영역 (101 및 102) 에서 연장한다. 2 개의 게이트 전극 (108c 및 108d) 은 제 1 영역에서만 연장한다. 2 개의 게이트 전극 (108e 및 108f) 은 제 2 영역상에서만 연장한다.
7 개의 p+형 확산영역 혹은 소오스/드레인 영역 (106a, 106b, 106c, 106d, 106e, 106f, 및 106g), 및 2 개의 n+형 확산영역 혹은 소오스/드레인 영역 (107h 및 107i) 은 제 1 영역 (101) 내에 형성되어 있다. p+형 소오스/드레인 영역들 (106a 및 106b) 은 게이트 전극 (108a) 의 양쪽 측면에 위치되어 있다. p+형 소오스/드레인 영역들 (106b 및 106c) 은 게이트 전극 (108b) 의 양쪽 측면에 위치되어 있다. n+형 소오스/드레인 영역들 (107h 및 107i) 은 게이트 전극 (108c) 의 양쪽 측면에 위치되어 있다. p+형 소오스/드레인 영역들 (106d 및 106e) 은 게이트 전극 (108d) 의 양쪽 측면에 위치되어 있다. p+형 소오스/드레인 영역들 (106e 및 106f) 은 게이트 전극 (108g) 의 양쪽 측면에 위치되어 있다. p+형 소오스/드레인 영역들 (106f 및 106g) 은 게이트 전극 (108h) 의 양쪽 측면에 위치되어 있다.
7 개의 n+형 소오스/드레인 영역 (107a, 107b, 107c, 107d, 107e, 107f, 및 107g), 및 2 개의 p+형 소오스/드레인 영역 (106h 및 106i) 은 제 2 영역 (102) 내에 형성되어 있다. n+형 소오스/드레인 영역들 (107a 및 107b) 은 게이트 전극 (108a) 의 양쪽 측면에 위치되어 있다. n+형 소오스/드레인 영역들 (107b 및 107c) 은 게이트 전극 (108b) 의 양쪽 측면에 위치되어 있다. p+형 소오스/드레인 영역들 (106h 및 106i) 은 게이트 전극 (108e) 의 양쪽 측면에 위치되어 있다. n+형 소오스/드레인 영역들 (107d 및 107e) 은 게이트 전극 (108f) 의 양쪽 측면에 위치되어 있다. n+형 소오스/드레인 영역들 (107e 및 107f) 은 게이트 전극 (108g) 의 양쪽 측면에 위치되어 있다. n+형 소오스/드레인 영역들 (107f 및 107g) 은 게이트 전극 (108h) 의 양쪽 측면에 위치되어 있다.
도 5 에서 알 수 있는 바와 같이, p+형 소오스/드레인 영역 (106c) 과 n+형 소오스/드레인 영역 (107h) 의 계면은 p-n 접합부 (151a) 를 형성한다. p+형 소오스/드레인 영역 (106d) 과 n+형 소오스/드레인 영역 (107i) 의 계면은 p-n 접합부 (151b) 를 형성한다. n+형 소오스/드레인 영역 (107h) 과 p+형 소오스/드레인 영역 (106h) 의 계면은 p-n 접합부 (152a) 를 형성한다. n+형 소오스/드레인 영역 (107i) 과 p+형 소오스/드레인 영역 (106i) 의 계면은 p-n 접합부 (152b) 를 형성한다. p+형 소오스/드레인 영역 (106c) 과 n+형 소오스/드레인 영역 (107c) 의 계면은 p-n 접합부 (153a) 를 형성한다. p+형 소오스/드레인 영역 (106d) 과 n+형 소오스/드레인 영역 (107d) 의 계면은 p-n 접합부 (153b) 를 형성한다. n+형 소오스/드레인 영역 (107c) 과 p+형 소오스/드레인 영역 (106h) 의 계면은 p-n 접합부 (154a) 를 형성한다. n+형 소오스/드레인 영역 (107d) 과 p+형 소오스/드레인 영역 (106i) 의 계면은 p-n 접합부 (154b) 를 형성한다. p+형 소오스/드레인 영역 (106a) 과 n+형 소오스/드레인 영역 (107a) 의 계면은 p-n 접합부 (155a) 를 형성한다. p+형 소오스/드레인 영역 (106e) 과 n+형 소오스/드레인 영역 (107e) 의 계면은 p-n 접합부 (155b) 를 형성한다. p+형 소오스/드레인 영역 (106g) 과 n+형 소오스/드레인 영역 (107g) 의 계면은 p-n 접합부 (156) 를 형성한다.
p+형 소오스/드레인 영역 (106a 및 106b) 및 대응하는 게이트 전극 (108a) 은 제 1 영역 (101) 내에 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (106b 및 106c) 및 대응하는 게이트 전극 (108b) 은 제 1 영역 (101) 내에 p채널 MOSFET 를 구성한다. 소오스/드레인 영역 (106b) 은 이들 2 개의 p채널 MOSFET 에 의해 공통으로 사용된다.
n+형 소오스/드레인 영역들 (107a 및 107b) 및 대응하는 게이트 전극 (108a) 은 제 2 영역 (102) 내에 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역들 (107b 및 107c) 및 대응하는 게이트 전극 (108b) 은 제 2 영역 (102) 내에 n채널 MOSFET 를 구성한다. 소오스/드레인 영역 (107b) 은 이들 2 개의 n채널 MOSFET 에 의해 공통으로 사용된다.
p+형 소오스/드레인 영역들 (106a 및 106c) 은 p-n 접합부들 (155a 및 153a) 을 통하여 n+형 소오스/드레인 영역들 (107a 및 107b) 에 각각 전기적으로 접속되어 있다.
n+형 소오스/드레인 영역들 (107h 및 107i) 및 대응하는 게이트 전극 (108c) 은 제 1 영역 (101) 내에 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역들 (106h 및 106i) 및 대응하는 게이트 전극 (108e) 은 제 2 영역 (102) 내에 p채널 MOSFET 를 구성한다.
n+형 소오스/드레인 영역들 (107h 및 107i) 은 p-n 접합부들 (152a 및 152b) 을 통하여 p+형 소오스/드레인 영역들 (106h 및 106i) 에 각각 전기적으로 접속되어 있다. 또한, n+형 소오스/드레인 영역들 (107h 및 107i) 은 p-n 접합부들 (151a 및 151b) 을 통하여 p+형 소오스/드레인 영역들 (106c 및 106d) 에 각각 전기적으로 접속되어 있다. p+형 소오스/드레인 영역들 (106h 및 106i) 은 p-n 접합부들 (154a 및 154b) 을 통하여 n+형 소오스/드레인 영역들 (107c 및 107d) 에 각각 전기적으로 접속되어 있다.
p+형 소오스/드레인 영역들 (106d 및 106e) 및 대응하는 게이트 전극 (108d) 은 제 1 영역 (101) 내에 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역들 (106e 및 106f) 및 대응하는 게이트 전극 (108g) 은 제 1 영역 (101) 내에 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역들 (106f 및 106g) 및 대응하는 게이트 전극 (108h) 은 제 1 영역 (101) 내에 p채널 MOSFET 를 구성한다.
n+형 소오스/드레인 영역들 (107d 및 107e) 및 대응하는 게이트 전극 (108f) 은 제 2 영역 (102) 내에 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역들 (107e 및 107f) 및 대응하는 게이트 전극 (108g) 은 제 2 영역 (102) 내에 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역들 (107f 및 107g) 및 대응하는 게이트 전극 (108h) 은 제 2 영역 (102) 내에 n채널 MOSFET 를 구성한다.
p+형 소오스/드레인 영역들 (106d 및 106e) 은 p-n 접합부들 (153b 및 155b) 을 통하여 n+형 소오스/드레인 영역들 (107d 및 107e) 에 각각 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (106g) 은 p-n 접합부 (156) 을 통하여 n+형 소오스/드레인 영역 (107g) 에 전기적으로 접속되어 있다.
p+형 소오스/드레인 영역 (106b) 은 직사각형 공간 때문에 n+형 소오스/드레인 영역 (107b) 에 전기적으로 접속되지 않는다. p+형 소오스/드레인 영역 (106f) 도 직사각형 공간 때문에 n+형 소오스/드레인 영역 (107f) 에 전기적으로 접속되지 않는다.
따라서, 5 개의 p채널 MOSFET 및 하나의 n채널 MOSFET 가 제 1 영역의 길이방향 축선을 따라 제 1 영역 (101) 내에 규칙적으로 배치되어 있다. 제 1 영역 (101) 내의 MOSFET 의 개수는 6 이다. 유사하게, 5 개의 n채널 MOSFET 및 하나의 p채널 MOSFET 가 제 2 영역의 길이방향 축선을 따라 제 2 영역 (102) 내에 규칙적으로 배치되어 있다. 제 2 영역 (102) 내의 MOSFET 의 개수는 6 이다. 그러므로, 이들 유니트 셀내의 MOSFET 들의 전체 개수는 12 이다.
전원공급전압 또는 전위 VDD를 공급하는 선형 전원공급라인 (111) 은 제 1 영역 (101) 상에 형성되어 제 1 영역 (101) 의 길이방향 축선을 따라 수평으로 연장되어 있다. 전원공급라인 (111) 은 대응하는 콘택홀 (110) 들을 통하여 p+형 소오스/드레인 영역 (106b 및 106f) 에 전기적으로 접속되어 있다.
접지전압 또는 전위를 공급하는 선형 접지라인 (112) 은 제 2 영역 (102) 상에 형성되어 제 2 영역 (102) 의 길이방향 축선을 따라 수평으로 연장되어 있고, 접지라인 (112) 은 전원공급라인 (111) 에 평행하다. 접지라인 (112) 은 대응하는 콘택홀 (110) 들을 통하여 n+형 확산 영역 (107b 및 107f) 에 전기적으로 접속되어 있다.
금속배선 (113) 은 대응하는 콘택홀 (110) 들을 통하여 폴리실리콘 게이트 전극들 (108a, 108c, 및 108d) 에 접속되어 있다. 금속배선 (113) 은 도 6 의 2-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 셀렉트 신호 (S) 가 인가된다.
금속배선 (114) 은 대응하는 콘택홀 (110) 들을 통하여 폴리실리콘 게이트 전극 (108h) 및 p-n 접합부 (151b) 에 접속되어 있다.
금속배선 (115) 은 대응하는 콘택홀 (110) 들을 통하여 폴리실리콘 게이트 전극들 (108e 및 108f) 및 n+형 소오스/드레인 영역 (107a) 에 접속되어 있다.
금속배선 (103) 은 대응하는 콘택홀 (110) 을 통하여 폴리실리콘 게이트 전극 (108g) 에 접속되어 있다. 금속배선 (103) 은 도 6 의 2-1 셀렉터 회로의 제 1 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 제 1 입력단자에 제 1 입력신호 (A0) 가 인가된다.
금속배선 (104) 은 대응하는 콘택홀 (110) 을 통하여 폴리실리콘 게이트 전극 (108b) 에 접속되어 있다. 금속배선 (104) 은 도 6 의 2-1 셀렉터 회로의 제 2 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 제 2 입력단자에 제 2 입력신호 (B0) 가 인가된다.
금속배선 (105) 은 대응하는 콘택홀 (110) 을 통하여 n+형 소오스/드레인 영역 (107g) 에 접속되어 있다. 금속배선 (105) 은 도 6 의 2-1 셀렉터 회로의 출력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 출력단자로부터 출력신호 (X) 가 출력된다.
도 1 및 도 4 에 도시되어 있는, 상술된 종래의 레이아웃들과는 다르게, 제 1 영역 (101) 은 제 1 영역 (101) 의 길이방향 축선을 따라 수평으로 정렬된 p채널 및 n채널 MOSFET 양쪽을 포함한다. 제 2 영역 (102) 은 제 2 영역 (102) 의 길이방향 축선을 따라 수평으로 정렬된 p채널 및 n채널 MOSFET 양쪽을 포함한다.
도 7 내지 도 13 에 도시된 바와 같이, 매립 실리콘 산화물층 (302) 이 p형 단결정 실리콘기판 (303) 의 주표면상에 형성되어 있다. 단결정 실리콘층 (304) 은 매립 산화물층 (302) 상에 형성되어 있다. 제 1 및 제 2 영역 (101 및 102) 내의 소오스/드레인 영역들의 패턴 또는 레이아웃에 따라 실리콘층 (304) 이 분할된다. p+형 소오스/드레인 영역들이 형성되는 실리콘층 (304) 의 분할은 n형이고, n+형 소오스/드레인 영역들이 형성되는 분할은 p형이다.
전원공급전압 또는 전위 VDD는 대응하는 콘택홀 (110) 들을 통하여 n+형 소오스/드레인 영역 (106b 및 106f) 에 인가된다. 접지전압 또는 전위는 대응하는 콘택홀 (110) 들을 통하여 p+형 소오스/드레인 영역 (107b 및 107f) 에 인가된다.
도 7 내지 도 13 에 분명하게 도시된 바와 같이, 전기저항을 감소시키기 위하여, 각각의 게이트 전극 및 각각의 소오스/드레인 영역의 표면 영역 (301) 들은 실리사이드로 만들어진다. 달리 말하자면, 실리사이드층 (301) 들로 각각의 게이트 전극 및 각각의 소오스/드레인 영역의 표면 영역들을 각각 덮는다.
인접하는 p+형 및 n+형 소오스/드레인 영역의 각각의 p-n 접합부의 주변부는 상호접속 확산영역으로 기능한다.
제 1 실시예에 따른 반도체 집적회로 장치가 SOI 기판을 사용하기 때문에, 실리콘층 (304) 내에는 어떤 웰(well)도 제공되지 않는다. 그러므로, p채널 MOSFET 의 소오스/드레인 영역 및 n채널 MOSFET 의 소오스/드레인 영역은 상호접속 확산영역을 사용하여 서로 전기적으로 접속될 수도 있으며, 그들의 전위는 동일하다.
만일 실리사이드층 (301) 들이 인접하는 p+형 및 n+형 소오스/드레인 영역내에 각각 형성되지 않으면, 통상적인 p-n 접합 다이오드에 대응하는 전압강하가 대응하는 p-n 접합부에서 일어날 것이다. 실리사이드층 (301) 들이 이러한 전압강하를 제거한다.
참조번호 (602) 는 n채널 및 p채널 MOSFET 각각의 유전체를 나타낸다. 유전체 (602) 의 하부는 게이트 절연체로서 기능하고 유전체의 한 쌍의 측면부는 측벽 스페이서들로서 기능한다.
참조번호 (603) 은 실리사이드층 (301) 들 및 덮히지 않은 유전체 (602) 들을 덮기 위해 형성된 층간 유전체층을 나타낸다. 도 9 내지 도 13 에 도시된 바와 같이, 전원공급라인 및 접지라인 (111 및 112) 및 금속배선들 (103, 104, 105, 113, 114, 및 115) 은 층간 유전체층 (603) 상에 위치되어 있다.
참조번호 (604) 는 층간 유전체층 (603) 상에 형성되어 전원공급라인 및 접지라인 (111 및 112) 및 금속배선들 (103, 104, 105, 113, 114, 및 115) 을 덮는 다른 층간 유전체층을 나타낸다.
제 1 입력신호 (A0) 용의 금속배선 (103) 이 접속되어 있는 공통 게이트 전극 (108g) 을 사용하는 p채널 및 n채널 MOSFET 은 도 6 의 CMOS 변환기 (205a) 를 구성한다. 제 2 입력신호 (B0) 용의 금속배선 (104) 이 접속되어 있는 공통 게이트 전극 (108b) 을 사용하는 p채널 및 n채널 MOSFET 은 도 6 의 CMOS 변환기 (205b) 를 구성한다.
셀렉트 신호 (S) 용의 금속배선 (113) 이 접속되어 있는 공통 게이트 전극 (108a) 을 사용하는 p채널 및 n채널 MOSFET 은 도 6 의 CMOS 변환기 (205c) 를 구성한다. 공통 게이트 전극 (108h) 을 사용하는 p채널 및 n채널 MOSFET 은 도 6 의 CMOS 변환기 (205d) 를 구성한다.
게이트 전극들 (108d 및 108e) 을 사용하는 2 개의 p채널 MOSFET 및 게이트 전극들 (108c 및 108f) 을 사용하는 2 개의 n채널 MOSFET 는 도 6 의 CMOS 트랜스퍼 게이트들 (206a 및 206b) 을 각각 구성한다.
제 1 실시예에 따른 CMOS SOG 어레이에 있어서, p채널 및 n채널 MOSFET 은 상호접속 확산영역들에 의해 전기적으로 접속되기 때문에, 이러한 목적으로는 어떤 금속배선도 필요하지 않다. 그러므로, 도 4 에 도시된 종래의 레이아웃과 비교하면, 칩면적은 게이트 길이가 0.35 ㎛ 인 설계규정 (design rule) 에서 대략 30 % 만큼 감소된다.
부가적으로, 비록 금속배선들의 개수가 전원공급라인 및 접지라인을 제외하고 도 4 에 도시된 바와 같이 종래의 레이아웃에서는 7 이지만, 제 1 실시예에서는 3 으로 감소한다. 이것이 금속배선들의 칩면적을 줄이고 p채널 및 n채널 MOSFET 의 집적레벨 또는 밀도를 향상시킨다.
제 2 실시예
도 14 내지 도 17 은 도 15 에 도시된 4-1 셀렉터 회로의 논리블록을 포함하는, 제 2 실시예에 따른 CMOS SOG 어레이를 도시한다.
도 14 에 도시된 바와 같이, 제 1 직사각형 영역 (401a), 제 2 직사각형 영역 (402a), 제 3 직사각형 영역 (401b), 및 제 4 직사각형 영역 (402b) 은 그들의 계면 또는 경계에서 서로간에 접촉되도록 형성되어 있고, 유니트 셀을 형성한다. 이들 영역들 (401a, 402a, 401b, 및 402b) 은 계면 또는 경계에서 전기적으로 접속되어 있다. 영역들 (401a, 402a, 401b, 및 402b) 중의 2 개의 인접하는 영역 사이에 어떤 격리영역도 위치되어 있지 않다.
전압 VDD를 공급하는 전원공급라인들 (411a 및 411b) 은 제 2 및 제 3 영역 (402a 및 401b) 내에 각각 형성되어 제 2 및 제 3 영역의 길이방향 축선을 따라 연장한다. 접지전위를 공급하는 2 개의 접지라인 (412a 및 412b) 은 제 1 및 제 4 영역 (401a 및 402b) 내에 각각 형성되어 제 1 및 제 4 영역의 길이방향 축선을 따라 연장한다. 전원공급라인들 (411a 및 411b) 및 접지라인들 (412a 및 412b) 은 서로 평행하다.
비록 본 레이아웃이 제 1 내지 제 4 영역 (401a, 402a, 401b, 및 402b) 둘레에 배치되는 많은 IGFET 들을 포함하지만, 편의상 여기에는 도시되어 있지 않다.
제 1 영역 (401a) 에서, 3 개의 폴리실리콘 게이트 전극 (408a, 408b, 및 408c) 은 규칙적인 간격으로 영역 (401a) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (408a, 408b, 및 408c) 은 영역 (401a) 의 길이방향 축선에 수직으로 연장한다. 게이트 전극 (408c) 은 제 1 및 제 2 영역 (401a 및 402a) 에서 연장한다. 게이트 전극 (408a 및 408b) 는 제 1 영역 (401a) 에서만 연장한다.
2 개의 p+형 확산영역 또는 소오스/드레인 영역 (406a 및 406b), 및 4 개의 n+형 확산영역 또는 소오스/드레인 영역 (407a, 407b, 407c, 및 407d) 이 제 1 영역 (401a) 내에 형성되어 있다.
p+형 소오스/드레인 영역 (406a 및 406b) 및 대응하는 게이트 전극 (408a) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407a 및 407b) 및 대응하는 게이트 전극 (408b) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407c 및 407d) 및 대응하는 게이트 전극 (408c) 은 n채널 MOSFET 를 구성한다.
제 2 영역 (402a) 에서, 2 개의 폴리실리콘 게이트 전극 (408d 및 408e) 및 공통 게이트 전극 (408c) 은 규칙적인 간격으로 영역 (402a) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (408d 및 408e) 은 영역 (402a) 의 길이방향 축선에 수직으로 연장한다. 게이트 전극 (408d 및 408e) 은 제 2 영역 (402a) 에서만 연장한다.
2 개의 n+형 확산영역 또는 소오스/드레인 영역 (407e 및 407f), 및 4 개의 p+형 확산영역 또는 소오스/드레인 영역 (406c, 406d, 406e, 및 406f) 이 제 2 영역 (402a) 내에 형성되어 있다.
n+형 소오스/드레인 영역 (407e 및 407f) 및 대응하는 게이트 전극 (408d) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406c 및 406d) 및 대응하는 게이트 전극 (408e) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406e 및 406f) 및 대응하는 게이트 전극 (408c) 은 p채널 MOSFET 를 구성한다.
제 3 영역 (401b) 에서, 5 개의 폴리실리콘 게이트 전극 (408f, 408g, 408h, 408i, 및 408j) 는 규칙적인 간격으로 영역 (401b) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (408f, 408g, 408h, 408i, 및 408j) 은 영역 (401b) 의 길이방향 축선에 수직으로 연장한다. 4 개의 게이트 전극 (408f, 408g, 408h, 및 408i) 은 제 3 영역 (401b) 에서만 연장한다. 게이트 전극 (408j) 은 제 3 및 제 4 영역 (401b 및 402b) 에서 연장한다.
4 개의 n+형 확산영역 또는 소오스/드레인 영역 (407g, 407h, 407i, 및 407j), 및 6 개의 p+형 확산영역 또는 소오스/드레인 영역 (406g, 406h, 406i, 406j, 406k 및 406l) 은 제 3 영역 (401b) 내에 형성되어 있다.
n+형 소오스/드레인 영역 (407g 및 407h) 및 대응하는 게이트 전극 (408f) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406g 및 406h) 및 대응하는 게이트 전극 (408g) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406i 및 406j) 및 대응하는 게이트 전극 (408h) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407i 및 407j) 및 대응하는 게이트 전극 (408i) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406k 및 406l) 및 대응하는 게이트 전극 (408j) 은 p채널 MOSFET 를 구성한다.
제 4 영역 (402b) 에서, 5 개의 폴리실리콘 게이트 전극 (408k, 408l, 408m, 408n, 및 408j) 은 규칙적인 간격으로 영역 (402b) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (408k, 408l, 408m, 408n, 및 408j) 은 이 영역 (402b) 의 길이방향 축선에 수직으로 연장한다. 4 개의 게이트 전극 (408k, 408l, 408m, 및 408n) 은 제 4 영역 (402b) 에서만 연장한다. 게이트 전극 (408j) 은 제 3 및 제 4 영역 (401b 및 402b) 에서 연장한다.
4 개의 p+형 확산영역 또는 소오스/드레인 영역 (406m, 406n, 406o, 및 406p), 및 6 개의 n+형 확산영역 또는 소오스/드레인 영역 (407k, 407l, 407m, 407n, 407o, 및 407p) 은 제 4 영역 (402b) 내에 형성되어 있다.
p+형 소오스/드레인 영역 (406m 및 406n) 및 대응하는 게이트 전극 (408k) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407k 및 407l) 및 대응하는 게이트 전극 (408l) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407m 및 407n) 및 대응하는 게이트 전극 (408m) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (406o 및 406p) 및 대응하는 게이트 전극 (408n) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (407o 및 407p) 및 대응하는 게이트 전극 (408j) 은 n채널 MOSFET 를 구성한다.
p+형 소오스/드레인 영역 (406a 및 406b) 은 대응하는 p-n 접합부들을 통하여 n+형 소오스/드레인 영역 (407e 및 407f) 에 각각 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (407a 및 407b) 은 대응하는 p-n 접합부들을 통하여 p+형 소오스/드레인 영역 (406c 및 406d) 에 각각 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (406b) 은 대응하는 p-n 접합부를 통하여 n+형 소오스/드레인 영역 (407a) 에 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (407f) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (406c) 에 전기적으로 접속되어 있다.
n+형 소오스/드레인 영역 (407c) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (406e) 에 전기적으로 접속되어 있다.
n+형 소오스/드레인 영역 (407g 및 407h) 은 대응하는 p-n 접합부들을 통하여 p+형 소오스/드레인 영역 (406m 및 406n) 에 각각 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (407h) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (406g) 에 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (406g 및 406h) 은 대응하는 p-n 접합부들을 통하여 n+형 소오스/드레인 영역 (407k 및 407l) 에 각각 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (406j) 은 대응하는 p-n 접합부를 통하여 n+형 소오스/드레인 영역 (407i) 에 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (406i 및 406j) 은 대응하는 p-n 접합부들을 통하여 n+형 소오스/드레인 영역 (407m 및 407n) 에 각각 전기적으로 접속되어 있다. p+형 소오스/드레인 영역 (406n) 은 대응하는 p-n 접합부를 통하여 n+형 소오스/드레인 영역 (407k) 에 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (407i 및 407j) 은 대응하는 p-n 접합부들을 통하여 p+형 소오스/드레인 영역 (406o 및 406p) 에 각각 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (407n) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (406o) 에 전기적으로 접속되어 있다.
p+형 소오스/드레인 영역 (406k) 은 대응하는 p-n 접합부를 통하여 n+형 소오스/드레인 영역 (407o) 에 전기적으로 접속되어 있다.
인접하는 p+형 및 n+형 소오스/드레인 영역의 각각의 p-n 접합부의 주변부는 상호접속 확산영역으로 기능한다.
금속배선 (420) 은 제 4 영역 (402b) 내의 n+형 소오스/드레인 영역 (407m) 에 접속되어 있다. 금속배선 (420) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 1 입력신호 (A0) 가 인가된다.
금속배선 (421) 은 제 4 영역 (402b) 내의 p+형 소오스/드레인 영역 (406p) 에 접속되어 있다. 금속배선 (421) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 2 입력신호 (A1) 가 인가된다.
금속배선 (422) 은 제 4 영역 (402b) 내의 n+형 소오스/드레인 영역 (407l) 에 접속되어 있다. 금속배선 (422) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 3 입력신호 (A2) 가 인가된다.
금속배선 (423) 은 제 4 영역 (402b) 내의 p+형 소오스/드레인 영역 (406m) 에 접속되어 있다. 금속배선 (423) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 4 입력신호 (A3) 가 인가된다.
금속배선 (424) 은 제 3 영역 (401b) 내의 게이트 전극들 (408f, 408g, 408h, 408i 및 408j) 에 접속되어 있다. 금속배선 (424) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 1 셀렉트 신호 (S0) 가 인가된다.
금속배선 (425) 은 제 2 영역 (402a) 내의 게이트 전극들 (408d, 408e, 및 408c) 에 접속되어 있다. 금속배선 (425) 은 도 15 의 4-1 셀렉터 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 2 셀렉트 신호 (S1) 가 인가된다.
금속배선 (426) 은 제 1 영역 (401a) 내의 p+형 및 n+형 소오스/드레인 영역 (406b 및 407a) 에 접속되어 있다. 금속배선 (426) 은 도 15 의 4-1 셀렉터 회로의 출력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 출력단자로부터출력신호 (X) 가 유도된다.
금속배선 (414) 은 제 4 영역 (402b) 내의 게이트 전극들 (408k, 408l, 408m, 및 408n) 에 접속되어 있다. 금속배선 (414) 은 이들 게이트 전극들 (408k, 408l, 408m, 및 408n) 을 서로 상호접속시킨다.
금속배선 (415) 은 제 1 영역 (401a) 내의 게이트 전극들 (408a 및 408b), 및 n+형 소오스/드레인 영역 (407c) 에 접속되어 있다. 금속배선 (415) 은 이들 게이트 전극들 (408a 및 408b), 및 n+형 소오스/드레인 영역 (407c) 을 서로 상호접속시킨다.
제 1 및 제 2 셀렉트 신호 (S0 및 S1) 용의 금속배선들 (424 및 425) 이 각각 접속되어 있는 게이트 전극들 (408j 및 408c) 를 사용하는 p채널 및 n채널 MOSFET 은 도 15 의 CMOS 변환기들 (509a 및 509b) 을 각각 구성한다.
게이트 전극들 (408h 및 408n) 을 사용하는 2 개의 p채널 MOSFET, 및 게이트 전극들 (408i 및 408m) 을 사용하는 2 개의 n채널 MOSFET 는 도 15 의 CMOS 트랜스퍼 게이트들 (508a 및 508b) 을 각각 구성한다. 제 1 및 제 2 입력신호 (A0 및 A1) 은 트랜스퍼 게이트들 (508a 및 508b) 에 각각 인가된다. 각각의 CMOS 트랜스퍼 게이트 (508a 및 508b) 는 도 6 에 도시된 2-1 셀렉터 회로로서 기능한다.
게이트 전극들 (408g 및 408k) 을 사용하는 2 개의 p채널 MOSFET, 및 게이트 전극들 (408f 및 408l) 을 사용하는 2 개의 n채널 MOSFET 는 도 15 의 CMOS 트랜스퍼 게이트들 (508c 및 508d) 을 각각 구성한다. 제 3 및 제 4 입력신호 (A2 및 A3) 는 트랜스퍼 게이트들 (508c 및 508d) 에 각각 인가된다. 각각의 CMOS 트랜스퍼 게이트 (508c 및 508d) 는 도 6 에 도시된 2-1 셀렉터 회로로서 기능한다.
게이트 전극들 (408a 및 408e) 을 사용하는 2 개의 p채널 MOSFET, 및 게이트 전극들 (408b 및 408d) 을 사용하는 2 개의 n채널 MOSFET 는 도 15 의 CMOS 트랜스퍼 게이트들 (508e 및 508f) 을 각각 구성한다. 2 개의 2-1 회로의 출력신호들은 트랜스퍼 게이트들 (508e 및 508f) 에 각각 인가된다. 각각의 CMOS 트랜스퍼 게이트 (508e 및 508f) 는 도 6 에 도시된 2-1 셀렉터 회로로서 기능한다.
도 16 및 도 17 에 도시된 바와 같이, 제 2 실시예에 따른 SOG 어레이는 제 1 실시예의 어레이와 거의 동일한 단면을 갖는다. 그러므로, 단면에 대한 설명은 여기서 생략하고 도 11 과 동일하고 대응하는 요소들에는 동일한 참조번호를 부여한다.
제 2 실시예에 따른 CMOS SOG 어레이에 있어서, p채널 및 n채널 MOSFET 는 상호접속 확산영역들에 의해 전기적으로 접속되기 때문에, 금속배선들의 개수는 전원공급라인 및 접지라인을 제외하고 8 개로 감소된다. 이것이 금속배선들의 칩면적을 감소시키고 집적레벨 또는 밀도를 향상시킨다.
제 2 실시예에서 비록 4-1 셀렉터 회로가 사용되었지만, 임의의 (2n-1)-1 셀렉터 회로도 사용될 수 있으며, n 은 자연수이다.
제 3 실시예
도 18 내지 도 21 은 도 19 에 도시된 2-입력 NAND 회로의 논리블록을 포함하는, 제 3 실시예에 따른 CMOS SOG 어레이를 도시하고 있다.
도 18 에 도시된 바와 같이, 제 1 직사각형 영역 (701) 및 제 2 직사각형 영역 (702) 은 그들의 계면 또는 경계에서 서로 접촉되도록 형성되어, 유니트 셀을 형성한다. 이들 영역 (701 및 702) 은 계면 또는 경계에서 전기적으로 접속되어 있다. 어떤 격리영역도 이들 영역 (701 및 702) 사이에 위치되어 있지 않다.
이 레이아웃은 2 개의 기본셀 (703) 로 형성되어 있으며, 이 기본셀들 중의 한 셀은 레이아웃의 수직중심라인에 대해서 다른 셀의 거울상을 형성한다.
비록 이 레이아웃이 제 1 및 제 2 영역 (701 및 702) 둘레에 배치되는 많은 IGFET 를 포함하지만, 편의상 여기에는 도시되어 있지 않다.
전압 VDD를 공급하는 전원공급라인 (711) 은 제 1 영역 (701) 내에 형성되어 제 1 영역의 길이방향 축선을 따라 연장되어 있다. 접지전위를 공급하는 접지라인 (712) 은 제 2 영역 (702) 내에 형성되어 제 2 영역의 길이방향 축선을 따라 연장되어 있다. 전원공급라인 (711) 및 접지라인 (712) 은 서로 평행하다.
제 1 영역 (701) 에서, 8 개의 폴리실리콘 게이트 전극 (708a, 708b, 708c, 708d, 708g, 708h, 708i, 및 708j) 은 규칙적인 간격으로 제 1 영역 (701) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (708a, 708b, 708c, 708d, 708g, 708h, 708i, 및 708j) 은 제 1 영역 (701) 의 길이방향 축선에 수직으로 연장되어 있다. 4 개의 게이트 전극 (708a, 708b, 708g, 및 708h) 은 제 1 및 제 2 영역 (701 및 702) 에서 연장한다. 게이트 전극들 (708c, 708d, 708i 및 708j) 은 제 1 영역 (701) 에서만 연장한다.
8 개의 p+형 확산영역 또는 소오스/드레인 영역 (706a, 706b, 706c, 706d, 706g, 706h, 706i, 및 706j), 및 4 개의 n+형 확산영역 또는 소오스/드레인 영역 (707e, 707f, 707k, 및 707l) 은 제 1 영역의 길이방향 축선을 따라 제 1 영역 (701) 내에 규칙적인 간격으로 배치되어 있다.
p+형 소오스/드레인 영역 (706a 및 706b) 과 대응하는 게이트 전극 (708a) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706b 및 706c) 과 대응하는 게이트 전극 (708b) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706c 및 706d) 과 대응하는 게이트 전극 (708c) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707e 및 707f) 과 대응하는 게이트 전극 (708d) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707k 및 707l) 과 대응하는 게이트 전극 (708j) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706g 및 706h) 과 대응하는 게이트 전극 (708g) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706h 및 706i) 과 대응하는 게이트 전극 (708h) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706i 및 706j) 과 대응하는 게이트 전극 (708i) 은 p채널 MOSFET 를 구성한다.
제 2 영역 (702) 에서, 8 개의 폴리실리콘 게이트 전극 (708a, 708b, 708e, 708f, 708g, 708h, 708k, 및 708l) 은 규칙적인 간격으로 제 2 영역 (702) 의 길이방향 축선을 따라 배치되어 있다. 이들 게이트 전극 (708a, 708b, 708e, 708f, 708g, 708h, 708k, 및 708l) 은 제 2 영역 (702) 의 길이방향 축선에 수직으로 연장되어 있다. 4 개의 게이트 전극 (708a, 708b, 708g, 및 708h) 은 제 1 및 제 2 영역 (701 및 702) 에서 연장한다. 게이트 전극들 (708e, 708f, 708k, 및 708l) 은 제 2 영역 (702) 에서만 연장한다.
8 개의 n+형 확산영역 또는 소오스/드레인 영역 (707a, 707b, 707c, 707d, 707g, 707h, 707i, 및 707j), 및 4 개의 p+형 확산영역 또는 소오스/드레인 영역 (706e, 706f, 706k, 및 706l) 은 제 2 영역의 길이방향 축선을 따라 제 2 영역 (702) 내에 규칙적인 간격으로 배치되어 있다.
n+형 소오스/드레인 영역 (707a 및 707b) 과 대응하는 게이트 전극 (708a) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707b 및 707c) 과 대응하는 게이트 전극 (708b) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707c 및 707d) 과 대응하는 게이트 전극 (708e) 은 n채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706e 및 706f) 과 대응하는 게이트 전극 (708f) 은 p채널 MOSFET 를 구성한다. p+형 소오스/드레인 영역 (706k 및 706l) 과 대응하는 게이트 전극 (708l) 은 p채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707g 및 707h) 과 대응하는 게이트 전극 (708g) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역 (707h 및 707i) 과 대응하는 게이트 전극 (708h) 은 n채널 MOSFET 를 구성한다. n+형 소오스/드레인 영역들 (707i 및 707j) 과 대응하는 게이트 전극 (708k) 은 n채널 MOSFET 를 구성한다.
n+형 소오스/드레인 영역 (707e 및 707f) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (706e 및 706f) 에 각각 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (707k 및 707l) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (706k 및 706l) 에 각각 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (707e) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (706d) 에 전기적으로 접속되어 있다. n+형 소오스/드레인 영역 (707k) 은 대응하는 p-n 접합부를 통하여 p+형 소오스/드레인 영역 (706j) 에 전기적으로 접속되어 있다.
인접하는 p+형 및 n+형 소오스/드레인의 각각의 p-n 접합부의 주변부는 상호접속 확산영역으로서 기능한다.
금속배선 (720) 은 제 2 영역 (702) 내의 게이트 전극 (708a) 에 접속되어 있다. 금속배선 (720) 은 도 19 의 2-입력 NAND 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 1 입력신호 (A01) 가 인가된다.
금속배선 (721) 은 제 2 영역 (702) 내의 게이트 전극 (708b) 에 접속되어 있다. 금속배선 (721) 은 도 19 의 2-입력 NAND 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 제 2 입력신호 (A12) 가 인가된다.
금속배선 (722) 은 p+형 및 n+형 소오스/드레인 영역 (706b 및 707a) 를 상호접속하도록 형성되어 있다. 금속배선 (722) 은 도 19 의 2-입력 NAND 회로의 출력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 출력단자로부터 출력신호 (X) 가 유도된다.
전원공급전압 VDD는 p+형 소오스/드레인 영역 (706a 및 706c) 에 인가된다. 접지전압은 n+형 소오스/드레인 영역 (707c) 에 인가된다.
부가적으로, 게이트 전극들 (708c 및 708e) 를 사용하는 p채널 및 n채널 MOSFET 를 비도전성으로 유지하기 위하여, 전원공급전압 및 접지전압이 게이트 전극들 (708c 및 708e) 에 각각 인가된다.
도 19 의 p채널 및 n채널 MOSFET (806a 및 807a) 는 공통 게이트 전극 (708a) 을 사용하는 p채널 및 n채널 MOSFET 에 의해 각각 형성된다. 도 19 의 p채널 및 n채널 MOSFET (806b 및 807b) 는 공통 게이트 전극 (708b) 을 사용하는 p채널 및 n채널 MOSFET 에 의해 각각 형성된다. 따라서, 도 19 의 2-입력 NAND 회로가 구성된다. 나머지 MOSFET 들은 여기에 사용되지 않는다.
도 20 및 도 21 에 도시된 바와 같이, 제 3 실시예에 따른 어레이는 제 1 실시예의 어레이와 거의 동일한 단면을 갖는다. 그러므로, 단면에 대한 설명은 여기서 생략하고 도 20 및 도 21 의 동일하고 대응하는 요소들에 동일한 참조번호를 부여한다.
제 3 실시예에 따른 CMOS SOG 어레이에 있어서, 제 1 실시예에서와 동일한 이유 때문에, 금속배선들의 개수는 전원공급라인 및 접지라인 (711 및 712) 을 제외하고 3 개로 감소된다. 이것이 금속배선들의 칩면적을 감소시키고 집적레벨 또는 밀도를 향상시킨다.
제 4 실시예
도 22 및 도 23 은 제 4 실시예에 따른 CMOS SOG 어레이를 도시하며, 제 3 실시예에 도시된 2 개의 기본셀 (703) 이 사용되고 도 23 에 도시된 래치 회로가 구현되어 있다.
도 22 에 도시된 바와 같이, 제 4 실시예에 따른 어레이는 금속배선들의 패턴을 제외하고 제 3 실시예의 어레이와 거의 동일한 레이아웃 및 단면을 갖는다. 그러므로, 동일한 구성에 대한 설명은 여기서 생략하고 도 22 의 동일하고 대응하는 요소들에 동일한 참조번호를 부여한다.
도 22 에서, 전원공급전압 VDD은 제 1 영역 (701) 내의 p+형 소오스/드레인 영역 (706b) 에 인가된다. 접지전압은 제 2 영역 (702) 내의 n+형 소오스/드레인 영역 (707b) 에 인가된다.
금속배선 (1021) 은 제 2 영역 (702) 내의 n+형 소오스/드레인 영역 (706f) 에 접속되어 있다. 금속배선 (1021) 은 도 23 의 래치 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 데이터 신호 (D) 가 인가된다.
금속배선 (1022) 은 제 2 영역 (702) 내의 게이트 전극들 (708e 및 708f) 을 상호접속시킨다. 금속배선 (1022) 은 도 23 의 래치 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 클럭 신호 (CL) 가 인가된다.
금속배선 (1023) 은 제 1 영역 (701) 내의 게이트 전극들 (708c 및 708d) 을 상호접속시킨다. 금속배선 (1023) 은 도 23 의 래치 회로의 입력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 입력단자에 다른 클럭 신호 (CLB) 가 인가된다.
금속배선 (1024) 은 p+형 및 n+형 소오스/드레인 영역 (706a 및 707a) 과 게이트 전극 (708b) 을 상호접속시킨다. 금속배선 (1024) 은 도 23 의 래치 회로의 출력단자 (도시되지 않음) 에 전기적으로 접속되고, 이 출력단자로부터 출력신호 (Y) 가 유도된다.
금속배선 (1014) 은 p+형 및 n+형 소오스/드레인 영역 (706e 및 707d), 및 게이트 전극 (708a) 을 상호접속시킨다.
금속배선 (1015) 은 p+형 및 n+형 소오스/드레인 영역 (706c 및 707c) 을 상호접속시킨다.
도 23 의 CMOS 변환기들 (1106a 및 1106b) 는 공통 게이트 전극 (708a) 을 사용하는 p채널 및 n채널 MOSFET, 및 공통 게이트 전극 (708b) 을 사용하는 p채널 및 n채널 MOSFET 에 의해 각각 형성된다. 도 23 의 CMOS 트랜스퍼 게이트들 (1105a 및 1105b) 은 게이트 전극들 (708c, 708d, 708e, 및 708f) 를 사용하는 2 개의 p채널 MOSFET 및 2 개의 n채널 MOSFET 에 의해 각각 형성된다.
따라서, 도 23 에 도시된 래치 회로는 도 22 의 2 개의 기본셀 중의 한 셀을 사용하여 구현된다.
만일 도 23 에 도시된 바와 같은 구성을 갖는 2 개의 래치 회로가 2 개의 기본셀 (703) 내에 형성되고, 이들 2 개의 래치 회로가 서로 직렬로 접속된다면, 매스터-슬레이브형의 플립플롭 회로가 구성될 수도 있다.
제 4 실시예에 따른 CMOS SOG 어레이에 있어서, 제 1 실시예에서와 동일한 이유 때문에, 금속배선들의 개수는 전원공급라인 및 접지라인 (711 및 712) 을 제외하고 3 개로 감소된다. 이것이 금속배선들의 칩면적을 감소시키고 집적레벨 또는 밀도를 향상시킨다.
본 발명의 바람직한 형태들이 설명되었지만, 당분야의 당업자에게 변형은 본 발명의 정신에서 벗어남없이 자명할 것이다. 그러므로, 본 발명의 범위는 다음의 청구항들로 결정된다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면, p채널 및 n채널 MOSFET 은 상호접속 확산영역들에 의해 전기적으로 접속되고 p채널 및 n채널 IGFET 를 상호접속시키는 배선들의 칩면적을 감소시킬 수 있기 때문에, 반도체집적회로 장치의 집적레벨 또는 밀도를 향상시킬 수 있다.

Claims (10)

  1. (a) 제 1 방향을 따라 연장되어 있는 제 1 영역 및 상기 제 1 영역을 따라 연장되어 있는 제 2 영역을 갖고, 상기 제 1 및 제 2 영역은 서로 인접해 있는, 절연기판상에 형성되는 반도체층;
    (b) 제 1 소오스/드레인 영역쌍을 갖고, 상기 반도체층의 상기 제 1 영역내에 형성되는 제 1 도전형의 제 1 IGFET ;
    (c) 제 2 소오스/드레인 영역쌍을 갖고, 상기 제 2 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 상기 제 1 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속되는, 상기 반도체층의 상기 제 1 영역내에 형성되는 상기 제 1 도전형에 반대되는 제 2 도전형의 제 2 IGFET; 및
    (d) 제 3 소오스/드레인 영역쌍을 갖고, 상기 제 3 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 상기 제 2 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속되는, 상기 반도체층의 상기 제 2 영역내에 형성되는 상기 제 1 도전형의 제 3 IGFET 를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서, 상기 제 1 상호접속 확산영역은 상기 제 1 소오스/드레인 영역쌍 중의 상기 하나 및 상기 제 2 소오스/드레인 영역쌍 중의 상기 하나 중의 하나 이상에 의해 형성되고, 상기 제 2 상호접속 확산영역은 상기 제 2 소오스/드레인 영역쌍 중의 상기 하나 및 상기 제 3 소오스/드레인 영역쌍 중의 상기 하나 중의 하나 이상에 의해 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 영역과 중첩되도록 형성되는 제 1 전위를 공급하는 제 1 전원공급라인; 및
    상기 제 2 영역과 중첩되도록 형성되는 제 2 전위를 공급하는 제 2 전원공급라인을 추가로 구비하며,
    상기 제 1 및 제 2 전원공급라인은 상기 제 1 및 제 2 영역의 상기 제 1 방향을 따라 연장하는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 IGFET 는 상기 제 1 방향에 수직한 제 2 방향에 따라 연장하는 제 1, 제 2 및 제 3 게이트 전극을 각각 갖고;
    상기 제 2 및 제 3 게이트 전극은 서로 이격되어 동일한 라인상에 위치되는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제 1 항에 있어서, 상기 제 2 영역내에 형성되는 상기 제 2 도전형의 제 4 IGFET 를 추가로 구비하며,
    상기 제 4 IGFET 는 제 4 소오스/드레인 영역쌍을 갖고,
    상기 제 4 소오스/드레인 영역쌍 중의 하나는 상기 제 2 상호접속 확산영역에 전기적으로 접속되지 않은 상기 제 3 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제 1 항에 있어서, 제 1 및 제 2 유니트 셀을 추가로 구비하며,
    상기 제 1 및 제 2 유니트 셀 각각은 상기 제 1, 제 2 및 제 3 IGFET, 및 상기 제 1 및 제 2 상호접속 확산영역을 포함하고,
    상기 제 1 및 제 2 유니트 셀은 상기 제 2 유니트 셀이 상기 제 1 유니트 셀의 거울상을 형성하도록 배치되는 것을 특징으로 하는 반도체 집적회로 장치.
  7. (a) 절연기판상에 형성되는 반도체층;
    (b) 제 1 도전형의 제 1 의 복수의 IGFET; 및
    (c) 상기 제 1 도전형에 반대되는 제 2 도전형의 제 2 의 복수의 IGFET 을 구비하며,
    상기 반도체층은 제 1 방향을 따라 연장하는 제 1 영역 및 상기 제 1 방향을 따라 연장하는 제 2 영역을 갖고, 상기 제 1 및 제 2 영역은 서로 인접하고,
    상기 제 1 의 복수의 IGFET 중의 하나는 상기 반도체층의 상기 제 2 영역내에 위치되고, 상기 제 1 의 복수의 IGFET 중 나머지는 상기 제 1 영역내에 규칙적으로 배치되고,
    상기 제 2 의 복수의 IGFET 중의 하나는 상기 반도체층의 상기 제 1 영역내에 위치되고, 상기 제 2 의 복수의 IGFET 중 나머지는 상기 제 2 영역내에 규칙적으로 배치되고,
    상기 제 2 영역내에 위치되는 상기 제 1 의 복수의 IGFET 중의 상기 하나는 소오스/드레인 영역쌍을 갖고, 상기 소오스/드레인 영역쌍 중의 하나는 제 1 상호접속 확산영역에 의해 상기 제 2 의 복수의 IGFET 중 나머지 중의 인접한 하나의 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속되고,
    상기 제 1 영역내에 위치되는 상기 제 2 의 복수의 IGFET 중의 상기 하나는 소오스/드레인 영역쌍을 갖고, 상기 소오스/드레인 영역쌍 중의 하나는 제 2 상호접속 확산영역에 의해 상기 제 1 의 복수의 IGFET 중 나머지 중의 인접한 하나의 소오스/드레인 영역쌍 중의 하나에 전기적으로 접속되고,
    상기 제 2 영역내에 위치되는 상기 제 1 의 복수의 IGFET 중의 상기 하나의 상기 소오스/드레인 영역쌍은 제 3 및 제 4 상호접속 확산영역에 의해 상기 제 1 영역내에 위치되는 상기 제 2 의 복수의 IGFET 중의 상기 하나의 상기 소오스/드레인 영역쌍에 각각 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제 7 항에 있어서,
    상기 제 1 영역과 중첩되도록 형성되는 제 1 전위를 공급하는 제 1 전원공급라인; 및
    상기 제 2 영역과 중첩되도록 형성되는 제 2 전위를 공급하는 제 2 전원공급라인을 추가로 구비하며,
    상기 제 1 및 제 2 전원공급라인은 상기 제 1 및 제 2 영역의 상기 제 1 방향을 따라 연장하는 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제 7 항에 있어서, 상기 제 2 영역내에 위치되는 상기 제 1 의 복수의 IGFET 중의 상기 하나 및 상기 제 1 영역내에 위치되는 상기 제 2 의 복수의 IGFET 중의 상기 하나는 상기 제 1 방향에 수직한 제 2 방향에 따라 연장하는 제 1 및 제 2 게이트 전극을 각각 갖고;
    상기 제 1 및 제 2 게이트 전극은 서로 이격되어 동일한 라인상에 위치되는 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제 7 항에 있어서, 제 1 및 제 2 유니트 셀을 추가로 구비하며,
    상기 제 1 및 제 2 유니트 셀 각각은 상기 제 2 영역내에 위치되는 상기 제 1 의 복수의 IGFET 중의 상기 하나, 및 상기 제 1 영역내에 위치되는 상기 제 2 의 복수의 IGFET 중의 상기 하나을 포함하고,
    상기 제 1 및 제 2 유니트 셀은 상기 제 2 유니트 셀이 상기 제 1 유니트 셀의 거울상을 형성하도록 배치되는 것을 특징으로 하는 반도체 집적회로 장치.
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