JP5230593B2 - 半導体装置及びその設計方法 - Google Patents
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Description
P型トランジスタPTrの素子形成領域とN型トランジスタNTrの素子形成領域とに挟まれた素子分離領域11、P型トランジスタPTrの素子形成領域、及びN型トランジスタNTrの素子形成領域の上を横断するように、表面にシリサイド層(不図示)を有するゲート長が約40nmである一対のゲート電極16Bが形成されている。一対のゲート電極16Bのそれぞれは、N型ウェル12NWとP型ウェル12PWとの境であるウェル境界12bb上付近に、ゲートコンタクト形成領域16BCRを有しており、ゲートコンタクト形成領域16BCR(第2のゲートコンタクト形成領域)は、ゲート長方向の長さが約60nmであり、ゲート幅方向(セル高さBH方向でもある)の長さが約60nmである。さらに、ゲートコンタクト形成領域16BCRにはそれぞれ、コンタクトプラグ15が形成されている。また、一対のゲート電極16Bのそれぞれは、ゲート幅方向のそれぞれの端部に、ゲート突き出し領域16BRを有しており、該ゲート突き出し領域16BRのゲート幅方向(セル高さBH方向でもある)の長さは約100nmである。
11 素子分離領域
12NW N型ウェル
12PW P型ウェル
12ba ウェル境界
12bb ウェル境界
13PS P型ソース領域
13PD P型ドレイン領域
13NS N型ソース領域
13ND N型ドレイン領域
13NSC N型基板コンタクト領域
13PSC P型基板コンタクト領域
13PST P型引き出し領域
13PSP P型電源供給領域
13NST N型引き出し領域
13NSP N型電源供給領域
14 シリサイド層
15 コンタクトプラグ
16A ゲート電極
16AR ゲート突き出し領域
16ACR ゲートコンタクト形成領域
16B ゲート電極
16BR ゲート突き出し領域
16BCR ゲートコンタクト形成領域
AH セルAのセル高さ
BH セルBのセル高さ
Claims (7)
- 同一の半導体基板上に形成され、第1のセル高さを有する複数の第1のセル及び第2のセル高さを有する複数の第2のセルを備えており、
前記第1のセルは、
前記半導体基板に第1の素子形成領域を区画するように形成された第1の素子分離領域と、
前記半導体基板上に、前記第1の素子形成領域上を前記第1のセル高さ方向に横断するように形成された第1のゲート電極と、前記第1の素子形成領域における前記第1のゲート電極の側方下の領域に形成された第1導電型の第1のソース領域及びドレイン領域とを含む前記第1導電型の第1のMISトランジスタと、
前記第1の素子分離領域を挟んで前記第1の素子形成領域と対向するように第1のセル高さ方向に形成され、前記第1導電型とは逆極性の第2導電型の基板コンタクト領域とを有しており、
前記第2のセルは、
前記半導体基板に第2の素子形成領域を区画するように形成された第2の素子分離領域と、
前記半導体基板上に、前記第2の素子形成領域上を前記第2のセル高さ方向に横断するように形成された第2のゲート電極と、前記第2の素子形成領域における前記第2のゲート電極の側方下の領域に形成された第1導電型の第2のソース領域及びドレイン領域とを含む前記第1導電型の第2のMISトランジスタと、
前記第2の素子分離領域を挟んで前記第2の素子形成領域と対向するように前記第2のセル高さ方向に形成された前記第1導電型の電源供給領域と、
前記第1導電型の電源供給領域と前記第2のソース領域とを接続するように、前記第1導電型の電源供給領域と前記第2のソース領域との間に前記第2の素子分離領域に挟まれて設けられ、表面がシリサイド化形成された前記第1導電型の第1の引き出し領域とを有しており、
前記第1のセル高さは、前記第2のセル高さよりも大きく、
コンタクトプラグは、前記第1のソース領域上には形成されているが、前記第2のソース領域上には形成されていない、半導体装置。 - 請求項1に記載の半導体装置において、
前記第2のゲート電極における前記第2の素子形成領域上から前記第2の素子分離領域上に突き出している部分における前記第2のゲート電極のゲート幅方向の長さは、前記第1のゲート電極における前記第1の素子形成領域上から前記第1の素子分離領域上に突き出している部分における前記第1のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1のセルは、
前記半導体基板に第3の素子形成領域を区画するように形成された第3の素子分離領域と、
前記半導体基板上に、前記第1のゲート電極と連続し、且つ、前記第3の素子形成領域上を前記第1のセル高さ方向に横断するように形成された第3のゲート電極と、前記第3の素子形成領域における前記第3のゲート電極の側方下の領域に形成された第2導電型の第3のソース領域及びドレイン領域とを含む前記第2導電型の第3のMISトランジスタと、
前記第3の素子分離領域を挟んで前記第3の素子形成領域と対向するように前記第1のセル高さ方向に形成され、前記第1導電型の基板コンタクト領域とをさらに有しており、
前記第2のセルは、
前記半導体基板に第4の素子形成領域を区画するように形成された第4の素子分離領域と、
前記半導体基板上に、前記第2のゲート電極と連続し、且つ、前記第4の素子形成領域上を前記第2のセル高さ方向に横断するように形成された第4のゲート電極と、前記第4の素子形成領域における前記第4のゲート電極の側方下の領域に形成された第2導電型の第4のソース領域及びドレイン領域とを含む前記第2導電型の第4のMISトランジスタと、
前記第4の素子分離領域を挟んで前記第4の素子形成領域と対向するように前記第2のセル高さ方向に形成された前記第2導電型の電源供給領域と、
前記第2導電型の電源供給領域と前記第4のソース領域とを接続するように、前記第2導電型の電源供給領域と前記第4のソース領域との間に前記第4の素子分離領域に挟まれて設けられ、表面がシリサイド化された前記第2導電型の第2の引き出し領域とをさらに有している、半導体装置。 - 請求項3に記載の半導体装置において、
コンタクトプラグは、前記第3のソース領域上には形成されているが、前記第4のソース領域上には形成されていない、半導体装置。 - 請求項3又は4に記載の半導体装置において、
前記第4のゲート電極における前記第4の素子形成領域上から前記第4の素子分離領域上に突き出している部分における前記第4のゲート電極のゲート幅方向の長さは、前記第3のゲート電極における前記第3の素子形成領域上から前記第3の素子分離領域上に突き出している部分における前記第3のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。 - 請求項3〜5のうちのいずれか1項に記載の半導体装置において、
前記第1のゲート電極と前記第3のゲート電極とが連続する領域には、第1のゲートコンタクト形成領域が形成されており、
前記第2のゲート電極と前記第4のゲート電極とが連続する領域には、第2のゲートコンタクト形成領域が形成されており、
前記第1のゲートコンタクト形成領域における前記第1のセル高さ方向の長さは、前記第2のゲートコンタクト形成領域における前記第2のセル高さ方向の長さよりも大きい、半導体装置。 - 請求項1〜6のうちのいずれか1項に記載の半導体装置を設計する方法であって、
セル高さの配線ピッチに対する割合が8よりも大きい場合には、前記第1のセルを用いて設計する一方で、前記割合が8以下の場合には、前記第2のセルを用いて設計する工程を備える、半導体装置の設計方法。
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