JP2011135023A - 半導体装置及びその設計方法 - Google Patents

Abstract

【課題】シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現する。
【解決手段】半導体装置は、半導体基板１０上に、セル高さＡＨのセルＡ及びセル高さＢＨのセルＢを備えている。セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。セルＢは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ｂとを含むＰ型ＭＩＳトランジスタと、Ｐ型電源供給領域１３ＰＳＰと、該Ｐ型電源供給領域１３ＰＳＰと接続するように、Ｐ型ソース領域１３ＰＳが引き出されてシリサイド化されたＰ型引き出し領域１３ＰＳＴとを有している。セル高さＡＨは、セル高さＢＨよりも大きい。
【選択図】図１

Description

本発明に開示の技術は、半導体装置及びその設計方法に関するものである。

近年の半導体装置分野における急速な微細化が進んでいる。これに伴って、スタンダードセルなどのセル高さをシュリンクさせると、配線の設計自由度が悪化する。このため、従来から、電源供給領域とトランジスタの活性領域とをシリサイド配線を利用して接続することにより、配線の設計自由度を向上させる技術が提案されている（例えば、特許文献１参照）。

図３は、従来における電源供給領域とトランジスタの活性領域とをシリサイド配線を利用して接続する構造を有する半導体装置１２０を示している。

図３に示すように、ゲート電極１１１及び１１２によってソース領域Ｓ及び２つのドレイン領域Ｄに３分割され、Ｐ型トランジスタ群１２１を構成するＰ型不純物拡散領域１１３は、該Ｐ型不純物拡散領域１１３におけるシリサイド化された延出部１１３ａに設けたコンタクト部１２５を介して、電源配線領域１１７に敷設された電源配線１２３と電気的に接続されている。また、同様に、ゲート電極１１４及び１１５によってソース領域Ｓ及び２つのドレイン領域Ｄに３分割され、Ｎ型トランジスタ群１２２を構成するＮ型不純物拡散領域１１６は、該Ｎ型不純物拡散領域１１６におけるシリサイド化された延出部１１６ａに設けたコンタクト部１２６を介して、電源配線領域１１８に敷設された電源配線１２４と電気的に接続されている。なお、符号１２７及び符号１２８は配線である。このように、従来の半導体装置では、シリサイド化された延出部１１６ａをシリサイド配線として利用することにより、配線効率及び配線の設計自由度の向上を実現している。

特開２００１−６８６５３号公報

しかしながら、上記従来の半導体装置のように、シリサイド配線を使用して設計を実施する場合、従来のセル構造にシリサイド配線を単純に適用した状態で設計するのみで、シリサイド抵抗に起因する寄生抵抗や、シリサイド配線を適用した領域におけるゲート電極の配置方法については、十分な考慮がなされていなかった。

すなわち、微細化が進んだロジックセルにおいて、シリサイド配線を用いて、高い電流能力を要する高速な回路を設計する場合、セル高さを大きくするとシリサイド配線の寄生抵抗の影響が大きくなってセル遅延が劣化する。その結果、所望の特性を満足させるためにはセル数を増大させる必要が生じるため、微細化の傾向に反してチップ面積が大きくなるという問題があった。

前記に鑑み、本発明の目的は、セル遅延を抑制しながら、チップ面積の低減に資する構造を有する半導体装置及びその設計方法を提供することである。

前記の目的を達成するために、本発明の一側面の半導体装置は、同一の半導体基板上に形成され、第１のセル高さを有する複数の第１のセル及び第２のセル高さを有する複数の第２のセルを備えており、第１のセルは、半導体基板に第１の素子形成領域を区画するように形成された第１の素子分離領域と、半導体基板上に、第１の素子形成領域上を第１のセル高さ方向に横断するように形成された第１のゲート電極と、第１の素子形成領域における第１のゲート電極の側方下の領域に形成された第１導電型の第１のソース領域及びドレイン領域とを含む第１導電型の第１のＭＩＳトランジスタと、第１の素子分離領域を挟んで第１の素子形成領域と対向するように第１のセル高さ方向に形成され、第１導電型とは逆極性の第２導電型の基板コンタクト領域とを有しており、第２のセルは、半導体基板に第２の素子形成領域を区画するように形成された第２の素子分離領域と、半導体基板上に、第２の素子形成領域上を第２のセル高さ方向に横断するように形成された第２のゲート電極と、第２の素子形成領域における第２のゲート電極の側方下の領域に形成された第１導電型の第２のソース領域及びドレイン領域とを含む第１導電型の第２のＭＩＳトランジスタと、第２の素子分離領域を挟んで第２の素子形成領域と対向するように第２のセル高さ方向に形成された第１導電型の電源供給領域と、第１導電型の電源供給領域と第２のソース領域とを接続するように、第１導電型の電源供給領域と第２のソース領域との間に第２の素子分離領域に挟まれて設けられ、表面がシリサイド化形成された第１導電型の第１の引き出し領域とを有しており、第１のセル高さは、第２のセル高さよりも大きい。

本発明の一側面に係る半導体装置において、コンタクトプラグは、第１のソース領域上には形成されているが、第２のソース領域上には形成されていない構成であってもよい。

本発明の一側面に係る半導体装置において、第２のゲート電極における第２の素子形成領域上から第２の素子分離領域上に突き出している部分における第２のゲート電極のゲート幅方向の長さは、第１のゲート電極における第１の素子形成領域上から第１の素子分離領域上に突き出している部分における第１のゲート電極のゲート幅方向の長さよりも大きい構成であってもよい。

本発明の一側面に係る半導体装置において、第１のセルは、半導体基板に第３の素子形成領域を区画するように形成された第３の素子分離領域と、半導体基板上に、第１のゲート電極と連続し、且つ、第３の素子形成領域上を第１のセル高さ方向に横断するように形成された第３のゲート電極と、第３の素子形成領域における第３のゲート電極の側方下の領域に形成された第２導電型の第３のソース領域及びドレイン領域とを含む第２導電型の第３のＭＩＳトランジスタと、第３の素子分離領域を挟んで第３の素子形成領域と対向するように第１のセル高さ方向に形成され、第１導電型の基板コンタクト領域とをさらに有しており、第２のセルは、半導体基板に第４の素子形成領域を区画するように形成された第４の素子分離領域と、半導体基板上に、第２のゲート電極と連続し、且つ、第４の素子形成領域上を第２のセル高さ方向に横断するように形成された第４のゲート電極と、第４の素子形成領域における第４のゲート電極の側方下の領域に形成された第２導電型の第４のソース領域及びドレイン領域とを含む第２導電型の第４のＭＩＳトランジスタと、第４の素子分離領域を挟んで第４の素子形成領域と対向するように第２のセル高さ方向に形成された第２導電型の電源供給領域と、第２導電型の電源供給領域と第４のソース領域とを接続するように、第２導電型の電源供給領域と第４のソース領域との間に第４の素子分離領域に挟まれて設けられ、表面がシリサイド化された第２導電型の第２の引き出し領域とをさらに有している構成であってもよい。

この場合、コンタクトプラグは、第３のソース領域上には形成されているが、第４のソース領域上には形成されていない構成であってもよい。

この場合、第４のゲート電極における第４の素子形成領域上から第４の素子分離領域上に突き出している部分における第４のゲート電極のゲート幅方向の長さは、第３のゲート電極における第３の素子形成領域上から第３の素子分離領域上に突き出している部分における第３のゲート電極のゲート幅方向の長さよりも大きい構成であってもよい。

この場合、第１のゲート電極と第３のゲート電極とが連続する領域には、第１のゲートコンタクト形成領域が形成されており、第２のゲート電極と第４のゲート電極とが連続する領域には、第２のゲートコンタクト形成領域が形成されており、第１のゲートコンタクト形成領域における第１のセル高さ方向の長さは、第２のゲートコンタクト形成領域における第２のセル高さ方向の長さよりも大きい構成であってもよい。

本発明の一側面の半導体装置の設計方法は、上記一側面の半導体装置を設計する方法であって、セル高さの配線ピッチに対する割合が８よりも大きい場合には、第１のセルを用いて設計する一方で、割合が８以下の場合には、第２のセルを用いて設計する工程を備える。

本発明の一側面によると、シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減が可能な構造を有する半導体装置及びその設計方法を実現できる。

図１（ａ）は、本発明の一実施形態に係るセルＡ及びセルＢを備えた半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の一実施形態に係るセルＡ及びセルＢを備えた半導体装置の構造を示す断面図である。 図２は、本発明の一実施形態におけるセル遅延値（ｐｓｅｃ）、セル高さ／ピッチ、及び遅延増加率（％）の関係図である。 図３は、従来の半導体装置の構造を示す平面図である。

以下、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。

以下に、本発明の一実施形態に係る半導体装置及びその設計方法について、図面を参照しながら説明する。

図１（ａ）は、本発明の一実施形態に係るセルＡ及びセルＢを備えた半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の一実施形態に係るセルＡ及びセルＢを備えた半導体装置の構造を示す断面図であって、具体的には、図１（ａ）のセルＡ及びセルＢそれぞれのセル幅の中央をセル高さ（ＡＨ、ＢＨ）方向に切断した断面図である。

図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置は、同一の半導体基板１０上に形成され、セル高さＡＨ（第１のセル高さ）が１４００ｎｍ、配線ピッチが１４０ｎｍ、セル高さ／配線ピッチ（セル高さの配線ピッチに対する割合）が１０であるセルＡ（第１のセル）と、セル高さＢＨ（第２のセル高さ）が９８０ｎｍ、配線ピッチが１４０ｎｍ、セル高さ／配線ピッチ（セル高さの配線ピッチに対する割合）が７であるセルＢ（第２のセル）とを備えている。

また、セルＡにおける半導体基板１０の素子分離領域１１（第１及び第３の素子分離領域）によって区画された素子形成領域（第１及び第３の素子形成領域）には、Ｐ型トランジスタＰＴｒ（第１のＭＩＳトランジスタ）及びＮ型トランジスタＮＴｒ（第３のＭＩＳトランジスタ）が形成されている。セルＢにおける半導体基板１０の素子分離領域１１（第２及び第４の素子分離領域）によって区画された素子形成領域（第２及び第４の素子形成領域）には、Ｐ型トランジスタＰＴｒ（第２のＭＩＳトランジスタ）及びＮ型トランジスタＮＴｒ（第４のＭＩＳトランジスタ）が形成されている。以下に詳細に説明する。

まず、セルＡの構造では、半導体基板１０における素子分離領域１１の中央に位置する部分を境にする一方の領域には、Ｎ型ウェル１２ＮＷが形成されており、その他方の領域には、Ｐ型ウェル１２ＰＷが形成されている。Ｎ型ウェル１２ＮＷとＰ型ウェル１２ＰＷとは、素子分離領域１１直下でセル高さ方向（ゲート幅方向）にウェル境界１２ｂａで互いに隣接して配置されている。

Ｎ型ウェル１２ＮＷ内には、後述する一対のゲート電極１６Ａ（第１及び第３のゲート電極、図１（ａ）参照）によって３分割され、図１（ｂ）に示すように、素子形成領域（第１の素子形成領域）におけるゲート電極１６Ａの側方下の領域に設けられ、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有するＰ型ソース領域１３ＰＳと、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有する２つのＰ型ドレイン領域１３ＰＤ（図１（ｂ）では不図示）とが形成されている。また、Ｎ型ウェル１２ＮＷ内におけるＰ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤとの間に素子分離領域１１を挟んで対向する領域には、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有し、且つ、セル高さＡＨの方向の長さが約１２０ｎｍのＮ型基板コンタクト領域１３ＮＳＣが形成されている。Ｎ型基板コンタクト領域１３ＮＳＣは、素子形成領域（第１の素子形成領域）から見て、ウェル境界１２ｂａとは反対側のセル高さ方向（ゲート幅方向）に素子分離領域１１を挟んで設けられている。Ｎ型基板コンタクト領域１３ＮＳＣの極性は、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと逆極性である。したがって、Ｐ型ソース領域１３ＰＳに形成されたコンタクトプラグ１５と、Ｎ型基板コンタクト領域１３ＮＳＣに形成されたコンタクトプラグ１５とは、別電位を与えることが可能である。

同様に、Ｐ型ウェル１２ＰＷ内には、後述する一対のゲート電極１６Ａ（図１（ａ）参照）によって３分割され、図１（ｂ）に示すように、素子形成領域（第３の素子形成領域）におけるゲート電極１６Ａの側方下の領域に設けられ、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有するＮ型ソース領域１３ＮＳと、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有する２つのＮ型ドレイン領域１３ＮＤ（図１（ｂ）では不図示）が形成されている。また、Ｐ型ウェル１２ＰＷ内におけるＮ型ソース領域１３ＮＳ及びＮ型ドレイン領域１３ＮＤとの間に素子分離領域１１を挟んで対向する領域には、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有し、且つ、セル高さＡＨの方向の長さが約１２０ｎｍのＰ型基板コンタクト領域１３ＰＳＣが形成されている。Ｐ型基板コンタクト領域１３ＰＳＣは、素子形成領域（第３の素子形成領域）から見て、ウェル境界１２ｂａとは反対側のセル高さ方向（ゲート幅方向）に素子分離領域１１を挟んで設けられている。Ｐ型基板コンタクト領域１３ＰＳＣの極性は、Ｎ型ソース領域１３ＮＳ及びＮ型ドレイン領域ＮＤと逆極性である。したがって、Ｎ型ソース領域１３ＮＳに形成されたコンタクトプラグ１５と、Ｐ型基板コンタクト領域１３ＰＳＣに形成されたコンタクトプラグ１５とは、別電位を与えることが可能である。

さらに、図１（ａ）に示すように、半導体基板１０の上には、セル高さＡＨの方向に、Ｐ型トランジスタＰＴｒの素子形成領域とＮ型トランジスタＮＴｒの素子形成領域とに挟まれた素子分離領域１１、Ｐ型トランジスタＰＴｒの素子形成領域、及びＮ型トランジスタＮＴｒの素子形成領域の上を横断するように、表面にシリサイド層（不図示）を有するゲート長が約４０ｎｍである一対のゲート電極１６Ａが形成されている。一対のゲート電極１６Ａのそれぞれは、Ｎ型ウェル１２ＮＷとＰ型ウェル１２ＰＷとの境であるウェル境界１２ｂａ上付近に、ゲートコンタクト形成領域１６ＡＣＲ（第１のゲートコンタクト形成領域）を有しており、ゲートコンタクト形成領域１６ＡＣＲは、ゲート長方向の長さが約６０ｎｍであり、ゲート幅方向（セル高さＡＨ方向でもある）の長さが約１００ｎｍである。さらに、ゲートコンタクト形成領域１６ＡＣＲにはそれぞれ、コンタクトプラグ１５が形成されている。また、一対のゲート電極１６Ａのそれぞれは、ゲート幅方向のそれぞれの端部に、ゲート突き出し領域１６ＡＲを有しており、該ゲート突き出し領域１６ＡＲのゲート幅方向（セル高さＡＨ方向でもある）の長さは約７０ｎｍである。

一方、セルＢの構造では、半導体基板１０における素子分離領域１１の中央に位置する部分を境にする一方の領域には、Ｎ型ウェル１２ＮＷが形成されており、その他方の領域には、Ｐ型ウェル１２ＰＷが形成されている。Ｎ型ウェル１２ＮＷとＰ型ウェル１２ＰＷとは、素子分離領域１１直下でセル高さ方向（ゲート幅方向）にウェル境界１２ｂｂで互いに隣接して配置されている。

Ｎ型ウェル１２ＮＷ内には、後述するゲート電極１６Ｂ（第２及び第４のゲート電極、図１（ａ）参照）によって３分割され、図１（ｂ）に示すように、素子形成領域（第２の素子形成領域）におけるゲート電極１６Ｂの側方下の領域に設けられ、表面に形成されたシリサイド層１４を有するＰ型ソース領域１３ＰＳと、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有する２つのＰ型ドレイン領域１３ＰＤ（図１（ｂ）では不図示）とが形成されている。また、Ｎ型ウェル１２ＮＷ内におけるＰ型ソース領域１３ＰＳは、該Ｐ型ソース領域１３ＰＳに連続して形成されると共に素子分離領域１１によって挟まれて形成され、且つ、表面にシリサイド層１４を有するセル高さＢＨの方向の長さが２２５ｎｍのＰ型引き出し領域１３ＰＳＴ（シリサイド配線）を備えている。Ｐ型引き出し領域１３ＰＳＴは、該Ｐ型引き出し領域１３ＰＳＴに連続して形成されると共にＰ型ソース領域１３ＰＳ（Ｐ型引き出し領域１３ＰＳＴに連続して形成される部分は除く）及びＰ型ドレイン領域１３ＰＤとの間に素子分離領域１１を介して対向するように形成され、且つ、セル高さＢＨの方向の長さが９０ｎｍであるＰ型電源供給領域１３ＰＳＰと接続している。Ｐ型電源供給領域１３ＰＳＰは、素子形成領域（第２の素子形成領域）から見て、ウェル境界１２ｂｂとは反対側のセル高さ方向（ゲート幅方向）にＰ型引き出し領域１３ＰＳＴに接続されている部分を除いて素子分離領域１１を挟んで設けられている。Ｐ型電源供給領域１３ＰＳＰは、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有しているが、Ｐ型ソース領域１３ＰＳにはコンタクトプラグ１５は形成されていない。Ｐ型電源供給領域１３ＰＳＰの極性は、Ｐ型ソース領域１３ＰＳ、Ｐ型ドレイン領域１３ＰＤ及びＰ型引き出し領域１３ＰＳＴと同極性である。したがって、Ｐ型ソース領域１３ＰＳと、Ｐ型電源供給領域１３ＰＳとは、表面にシリサイド層１４を有するＰ型引き出し領域１３ＰＳＴにより、同電位に設定される。

同様に、Ｐ型ウェル１２ＰＷ内には、後述するゲート電極１６Ｂ（図１（ａ）参照）によって３分割され、図１（ｂ）に示すように、素子形成領域（第４の素子形成領域）におけるゲート電極１６Ｂの側方下の領域に設けられ、表面に形成されたシリサイド層１４を有するＮ型ソース領域１３ＮＳと、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有する２つのＮ型ドレイン領域１３ＮＤ（図１（ｂ）では不図示）が形成されている。また、Ｐ型ウェル１２ＰＷ内におけるＮ型ソース領域１３ＮＳは、該Ｎ型ソース領域１３ＰＳに連続して形成されると共に素子分離領域１１によって挟まれて形成され、且つ、表面にシリサイド層１４を有するセル高さＢＨの方向の長さが２２５ｎｍのＮ型引き出し領域１３ＮＳＴ（シリサイド配線）を備えている。Ｎ型引き出し領域１３ＮＳＴは、該Ｎ型引き出し領域１３ＮＳＴに連続して形成されると共にＮ型ソース領域１３ＮＳ（Ｎ型引き出し領域１３ＮＳＴに連続して形成される部分は除く）及びＮ型ドレイン領域１３ＮＤとの間に素子分離領域１１を介して対向するように形成され、且つ、セル高さＢＨの方向の長さが９０ｎｍであるＮ型電源供給領域１３ＮＳＰと接続している。Ｎ型電源供給領域１３ＮＳＰは、表面に形成されたシリサイド層１４に接続するコンタクトプラグ１５を有しているが、Ｎ型ソース領域１３ＮＳにはコンタクトプラグ１５は形成されていない。Ｎ型電源供給領域１３ＮＳＰは、素子形成領域（第４の素子形成領域）から見て、ウェル境界１２ｂｂとは反対側のセル高さ方向（ゲート幅方向）にＮ型引き出し領域１３ＮＳＴに接続されている部分を除いて素子分離領域１１を挟んで設けられている。Ｎ型電源供給領域１３ＮＳＰの極性は、Ｎ型ソース領域１３ＮＳ、Ｎ型ドレイン領域１３ＮＤ及びＮ型引き出し領域１３ＮＳＴと同極性である。したがって、Ｎ型ソース領域１３ＮＳと、Ｎ型電源供給領域１３ＮＳとは、表面にシリサイド層１４を有するＮ型引き出し領域１３ＮＳＴにより、同電位に設定される。

さらに、図１（ａ）に示すように、半導体基板１０の上には、セル高さＢＨの方向に、
Ｐ型トランジスタＰＴｒの素子形成領域とＮ型トランジスタＮＴｒの素子形成領域とに挟まれた素子分離領域１１、Ｐ型トランジスタＰＴｒの素子形成領域、及びＮ型トランジスタＮＴｒの素子形成領域の上を横断するように、表面にシリサイド層（不図示）を有するゲート長が約４０ｎｍである一対のゲート電極１６Ｂが形成されている。一対のゲート電極１６Ｂのそれぞれは、Ｎ型ウェル１２ＮＷとＰ型ウェル１２ＰＷとの境であるウェル境界１２ｂｂ上付近に、ゲートコンタクト形成領域１６ＢＣＲを有しており、ゲートコンタクト形成領域１６ＢＣＲ（第２のゲートコンタクト形成領域）は、ゲート長方向の長さが約６０ｎｍであり、ゲート幅方向（セル高さＢＨ方向でもある）の長さが約６０ｎｍである。さらに、ゲートコンタクト形成領域１６ＢＣＲにはそれぞれ、コンタクトプラグ１５が形成されている。また、一対のゲート電極１６Ｂのそれぞれは、ゲート幅方向のそれぞれの端部に、ゲート突き出し領域１６ＢＲを有しており、該ゲート突き出し領域１６ＢＲのゲート幅方向（セル高さＢＨ方向でもある）の長さは約１００ｎｍである。

ここで、図２は、本発明の一実施形態におけるセルの遅延値（ｐｓｅｃ）、セル高さ／配線ピッチ（セル高さの配線ピッチに対する割合）、及び遅延増加率（％）の関係を示している。なお、遅延増加率（▲）とは、セルがシリサイド配線を有する場合の遅延値（■）／セルがシリサイド配線を有さない場合の遅延値（●）の値を意味している。

図２に示すように、セル高さ／配線ピッチが大きくなるに従って、セルがシリサイド配線を有するか否かにかかわらず遅延値は低下していくが、セルがシリサイド配線を有する場合の遅延値は、セルがシリサイド配線を有さない場合の遅延値に対して僅かに差が広がっていることが分かる。このため、遅延増加率は、セル高さ／配線ピッチが大きくなるに従って、線形的に大きくなっていることが分かる。

セルがシリサイド配線を有する場合におけるシリサイド配線に起因する寄生抵抗による遅延の劣化は、遅延増加率として約６％以下の範囲内に収まることが好ましい。このため、図２から明らかなように、セル高さ／配線ピッチが８よりも大きい場合には、セルがシリサイド配線を有すると、遅延増加率が大きい、つまり、シリサイド配線の寄生抵抗による遅延の劣化の影響が大きいため、シリサイド配線を有するセルを利用することは好ましくない。一方、セル高さ／配線ピッチが８以下の場合には、セルがシリサイド配線を有しても、遅延増加率は大きくなく、つまり、シリサイド配線の寄生抵抗による遅延の劣化の影響が大きくないため、シリサイド配線を有するセルを利用することが好ましい。

本実施形態に係る半導体装置は、同一の半導体基板上に複数のセルＡと複数のセルＢとを配置するものであって、各セルＡは、セル高さＡＨが高く、且つ、シリサイド配線を有し、各セルＢは、セル高さＢＨがセルＡのセル高さＡＨよりも低く、シリサイド配線を有するものである。したがって、本実施形態に係る半導体装置において、セル高さが大きくなる高い電流能力を要する回路領域であって、セル高さ／配線ピッチが大きくなる領域では、セル高さが大きく、且つ、シリサイド配線を有さないセルを用いることが好ましい。具体的には、セル高さ／配線ピッチが８よりも大きい場合には、セル高さＡＨであって、且つ、シリサイド配線を有さないセルＡを用いることが好ましい。一方、セル高さが大きくなくてもよい高い電流能力を要さない回路領域であって、セル高さ／配線ピッチが小さくなる領域では、セル高さが小さく、且つ、シリサイド配線を有するセルを用いることが好ましい。具体的に、セル高さ／ピッチが８以下の場合には、セル高さＡＨよりも小さいセル高さＢＨであって、且つ、シリサイド配線を有するセルＢを用いることが好ましい。

このように、高速動作の必要な回路領域ではセルＡを使用し、高速動作の必要のない回路領域ではセルＢを使用することにより、シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現できる。

また、上述したように、セルＢにおいて、ゲート電極１６Ｂにおける、Ｐ型ドレイン領域１３ＰＤ及びＰ型ソース領域１３ＰＳ、又はＮ型ドレイン領域１３ＮＤ及びＮ型ソース領域１３ＮＳから突き出した部分であるゲート突き出し領域１６ＢＲは、ゲート幅方向の長さが約１００ｎｍであるのに対して、セルＡにおいて、ゲート電極１６Ａにおける、Ｐ型ドレイン領域１３ＰＤ及びＰ型ソース領域１３ＰＳ、又はＮ型ドレイン領域１３ＮＤ及びＮ型ソース領域１３ＮＳから突き出した部分であるゲート突き出し領域１６ＡＲは、ゲート幅方向の長さが約７０ｎｍである。このように、セルＢにおけるゲート突き出し領域１６ＢＲは、セルＡにおけるゲート突き出し領域１６ＡＲよりも、ゲート幅方向において長くなっていることにより、セルＢにおけるゲート突き出し領域１６ＢＲによって挟まれるＰ型引き出し領域ＰＳＴ又はＮ型引き出し領域１３ＮＳＴに形成されるラウンディング領域（図示せず）に、ゲート電極１６ＢＲの先端部が位置することが防止され、ソース−ドレイン間のパンチスルーによるリークを抑制できる。

また、上述したように、セルＡにおいて、ゲート電極１６Ａにおけるゲートコンタクト形成領域１６ＡＣＲの範囲は、例えば、ゲート長方向の幅が６０ｎｍであり、ゲート幅方向の長さが約１００ｎｍであるのに対して、セルＢにおいて、ゲート電極１６Ｂにおけるゲートコンタクト形成領域１６ＢＣＲの範囲は、例えば、ゲート長方向の幅が６０ｎｍであり、ゲート幅方向の長さが６０ｎｍである。このように、セルＡにおけるゲートコンタクト形成領域１６ＡＣＲの範囲は、セルＢにおけるゲートコンタクト形成領域１６ＢＣＲの範囲よりも、ゲート幅方向において大きくなっている。これは、シリサイド層の断線は長さ依存性があるため、シリサイド層が長くなる程断線が発生し易くなること、及び、その断線はＰ／Ｎ境界で発生し易いことを考慮したものでる。すなわち、セル高さＡＨがセルＢのセル高さＢＨよりも大きいセルＡでは、ゲート電極１６Ａのゲート幅がセルＢのゲート電極１６Ｂのゲート幅よりも長いため、ゲート電極１６Ａにおけるウェル境界１２ｂａ上のシリサイド層は、ゲート電極１６Ｂにおけるウェル境界１２ｂｂ上のシリサイド層よりも、断線が生じ易い。したがって、ゲート電極１６Ａにおけるウェル境界１２ｂａ上に位置するゲートコンタクト領域１６ＡＣＲの範囲を、ゲート電極１６Ｂにおけるウェル境界１２ｂｂ上に位置するゲートコンタクト領域１６ＢＣＲの範囲よりも、ゲート幅方向に大きくしていることにより、ゲート電極１６Ａにおけるウェル境界１２ｂａ上のシリサイド層の断線をより効果的に防止することができる。

以上説明したように、本実施形態に係る半導体装置によると、セル高さ及びシリサイド配線の有無において異なるセルＡ及びセルＢを最適に用いることにより、シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現できる。

また、セルＢにおけるゲート突き出し領域１６ＢＲを、セルＡにおけるゲート突き出し領域１６ＡＲよりも長くすることにより、ソース−ドレイン間のパンチスルーによるリークを抑制できる。

さらに、ゲート電極１６Ａにおけるゲートコンタクト領域１６ＡＣＲの範囲を、ゲート電極１６Ｂにおけるゲートコンタクト領域１６ＢＣＲの範囲よりも大きくすることにより、ウェル境界１２ｂａ上におけるゲート電極１６Ａ上のシリサイド層の断線を効果的に防止できる。

本発明は、半導体装置及びその設計方法にとって有用である。

１０ 半導体基板
１１ 素子分離領域
１２ＮＷ Ｎ型ウェル
１２ＰＷ Ｐ型ウェル
１２ｂａ ウェル境界
１２ｂｂ ウェル境界
１３ＰＳ Ｐ型ソース領域
１３ＰＤ Ｐ型ドレイン領域
１３ＮＳ Ｎ型ソース領域
１３ＮＤ Ｎ型ドレイン領域
１３ＮＳＣ Ｎ型基板コンタクト領域
１３ＰＳＣ Ｐ型基板コンタクト領域
１３ＰＳＴ Ｐ型引き出し領域
１３ＰＳＰ Ｐ型電源供給領域
１３ＮＳＴ Ｎ型引き出し領域
１３ＮＳＰ Ｎ型電源供給領域
１４ シリサイド層
１５ コンタクトプラグ
１６Ａ ゲート電極
１６ＡＲ ゲート突き出し領域
１６ＡＣＲ ゲートコンタクト形成領域
１６Ｂ ゲート電極
１６ＢＲ ゲート突き出し領域
１６ＢＣＲ ゲートコンタクト形成領域
ＡＨ セルＡのセル高さ
ＢＨ セルＢのセル高さ

Claims (8)

1. 同一の半導体基板上に形成され、第１のセル高さを有する複数の第１のセル及び第２のセル高さを有する複数の第２のセルを備えており、
   前記第１のセルは、
   前記半導体基板に第１の素子形成領域を区画するように形成された第１の素子分離領域と、
   前記半導体基板上に、前記第１の素子形成領域上を前記第１のセル高さ方向に横断するように形成された第１のゲート電極と、前記第１の素子形成領域における前記第１のゲート電極の側方下の領域に形成された第１導電型の第１のソース領域及びドレイン領域とを含む前記第１導電型の第１のＭＩＳトランジスタと、
   前記第１の素子分離領域を挟んで前記第１の素子形成領域と対向するように第１のセル高さ方向に形成され、前記第１導電型とは逆極性の第２導電型の基板コンタクト領域とを有しており、
   前記第２のセルは、
   前記半導体基板に第２の素子形成領域を区画するように形成された第２の素子分離領域と、
   前記半導体基板上に、前記第２の素子形成領域上を前記第２のセル高さ方向に横断するように形成された第２のゲート電極と、前記第２の素子形成領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のソース領域及びドレイン領域とを含む前記第１導電型の第２のＭＩＳトランジスタと、
   前記第２の素子分離領域を挟んで前記第２の素子形成領域と対向するように前記第２のセル高さ方向に形成された前記第１導電型の電源供給領域と、
   前記第１導電型の電源供給領域と前記第２のソース領域とを接続するように、前記第１導電型の電源供給領域と前記第２のソース領域との間に前記第２の素子分離領域に挟まれて設けられ、表面がシリサイド化形成された前記第１導電型の第１の引き出し領域とを有しており、
   前記第１のセル高さは、前記第２のセル高さよりも大きい、半導体装置。
2. 請求項１に記載の半導体装置において、
   コンタクトプラグは、前記第１のソース領域上には形成されているが、前記第２のソース領域上には形成されていない、半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２のゲート電極における前記第２の素子形成領域上から前記第２の素子分離領域上に突き出している部分における前記第２のゲート電極のゲート幅方向の長さは、前記第１のゲート電極における前記第１の素子形成領域上から前記第１の素子分離領域上に突き出している部分における前記第１のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記第１のセルは、
   前記半導体基板に第３の素子形成領域を区画するように形成された第３の素子分離領域と、
   前記半導体基板上に、前記第１のゲート電極と連続し、且つ、前記第３の素子形成領域上を前記第１のセル高さ方向に横断するように形成された第３のゲート電極と、前記第３の素子形成領域における前記第３のゲート電極の側方下の領域に形成された第２導電型の第３のソース領域及びドレイン領域とを含む前記第２導電型の第３のＭＩＳトランジスタと、
   前記第３の素子分離領域を挟んで前記第３の素子形成領域と対向するように前記第１のセル高さ方向に形成され、前記第１導電型の基板コンタクト領域とをさらに有しており、
   前記第２のセルは、
   前記半導体基板に第４の素子形成領域を区画するように形成された第４の素子分離領域と、
   前記半導体基板上に、前記第２のゲート電極と連続し、且つ、前記第４の素子形成領域上を前記第２のセル高さ方向に横断するように形成された第４のゲート電極と、前記第４の素子形成領域における前記第４のゲート電極の側方下の領域に形成された第２導電型の第４のソース領域及びドレイン領域とを含む前記第２導電型の第４のＭＩＳトランジスタと、
   前記第４の素子分離領域を挟んで前記第４の素子形成領域と対向するように前記第２のセル高さ方向に形成された前記第２導電型の電源供給領域と、
   前記第２導電型の電源供給領域と前記第４のソース領域とを接続するように、前記第２導電型の電源供給領域と前記第４のソース領域との間に前記第４の素子分離領域に挟まれて設けられ、表面がシリサイド化された前記第２導電型の第２の引き出し領域とをさらに有している、半導体装置。
5. 請求項４に記載の半導体装置において、
   コンタクトプラグは、前記第３のソース領域上には形成されているが、前記第４のソース領域上には形成されていない、半導体装置。
6. 請求項４又は５に記載の半導体装置において、
   前記第４のゲート電極における前記第４の素子形成領域上から前記第４の素子分離領域上に突き出している部分における前記第４のゲート電極のゲート幅方向の長さは、前記第３のゲート電極における前記第３の素子形成領域上から前記第３の素子分離領域上に突き出している部分における前記第３のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。
7. 請求項４〜６のうちのいずれか１項に記載の半導体装置において、
   前記第１のゲート電極と前記第３のゲート電極とが連続する領域には、第１のゲートコンタクト形成領域が形成されており、
   前記第２のゲート電極と前記第４のゲート電極とが連続する領域には、第２のゲートコンタクト形成領域が形成されており、
   前記第１のゲートコンタクト形成領域における前記第１のセル高さ方向の長さは、前記第２のゲートコンタクト形成領域における前記第２のセル高さ方向の長さよりも大きい、半導体装置。
8. 請求項１〜７のうちのいずれか１項に記載の半導体装置を設計する方法であって、
   セル高さの配線ピッチに対する割合が８よりも大きい場合には、前記第１のセルを用いて設計する一方で、前記割合が８以下の場合には、前記第２のセルを用いて設計する工程を備える、半導体装置の設計方法。

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