CN101057331A - 闪存和只读（rom）存储器 - Google Patents

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Abstract

一种用于将第一半导体器件上的闪存单元转换成第二半导体器件上的ROM存储器单元的方法，该第一和第二半导体器件每一个都设置在半导体衬底上且都包括相同的器件部分和相同的布线方案，布线方案用于将器件部分分别连接至闪存单元和ROM存储单元；闪存单元由非易失性存储技术制得，并且包括存取晶体管和浮置晶体管，该浮置晶体管包括浮置栅极以及控制栅极ROM存储器单元由基线技术制得，并且包括单栅极晶体管，所述方法包括对基线掩模技术中使用的至少一个基线掩模的布局进行处理；该处理包括：将闪存单元的布局并入所述至少一个基线掩模的布局中；以及通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管的布局，并通过将闪存单元的存取晶体管的布局指定为ROM存储器单元的单栅极晶体管的布局，将闪存单元的布局转换为一个ROM存储器单元的布局。

Description

闪存和只读（ROM）存储器
技术领域
本发明涉及一种用于将闪存转换为只读(ROM)存储器的方法。而且，本发明涉及一种包括被如此转换的ROM存储器的半导体器件。
背景技术
在当前的ULSI技术中，将许多半导体器件制造为“片上系统”(SOC)器件。在这样的片上系统中，将最初分开制造的器件结构合并在单独一个芯片上。这允许在小的半导体区域上合并例如模拟的、双极的、(非易失性)存储器和逻辑CMOS技术。
通常，作为选择，基线技术的主流过程被扩展至嵌入一个和多个其它技术。典型地，基线技术涉及CMOS技术，其需要单层式(single-level)多晶硅制造技术。其它需要多层式多晶硅制造技术的技术，例如模拟的、双极性的和(非易失性的)存储器，嵌入在基线技术中。
在许多SOC器件中，包括有可编程非易失性存储器部分。例如，所述可编程非易失性存储器是闪存。
闪存用在SOC器件中，以允许对SOC器件的功能进行编程。存储在闪存中的程序可以控制该SOC器件的功能。特别地，在包括这种SOC器件的产品的开发阶段，由于程序代码可能需要一些修改，因此闪存是有用的。
在产品开发之后，程序代码确定下来。在这种情况下，没有必要在SOC器件上仍使用闪存，并且，更持久的非易失性存储器，例如ROM(只读存储器)，已足以容纳程序代码。
在许多情况下，与包括ROM存储器的SOC器件相比，包括闪存的SOC器件的成本相对要高一些，这是因为制造闪存需要附加的处理步骤，而这些附加处理步骤不属于上面所述的基线COMS技术。但是，ROM存储器可以通过基线技术制得。
然而，通过重新设计SOC器件来用已编码ROM存储器完全代替闪存的成本较高。典型地，这将需要对存储器的布局及其芯片上的布线进行重排。因此，在这种情况下，不得不重新设计所有的掩模。
美国专利US6717208公开了一种方法，其通过转换为ROM存储器来禁用闪存以保护存储器内容。该方法包括步骤：在给定的闪存单元上设置栅极掩模(gate mask)和注入代码掩模。然后，经由逻辑地加在一起的掩模，在单元的衬底层中制作场氧化层。场氧化层的形成禁用了特定单元，除此之外，所述方法将转换的单元按原样保留了下来。
不利的是，整个处理流程(包括闪存单元的创建)保持完整，而只修改设置栅极掩模和注入代码掩模的上述步骤。此外，已表明现有技术的方法只是试图将闪存单元部分转换为ROM存储器单元。
从现有技术美国专利US6803283中得知一种方法，其可以通过处理LDD区域的注入步骤，将闪存单元转换为持续截止(constant-OFF)的MOSFET。此方法需要根据待存储的程序代码，对LDD注入掩模(LDD implant mask)进行修改。不利的是，此方法并非足够鲁棒，因为这种器件的导通电流仍然可能较大。
此外，美国专利US2004/0195589描述了一种根据闪存单元来制作ROM存储器单元的方法，其将导电型与沟道的导电型相反的杂质注入浮置栅极单元的沟道区域。为此，必须根据待存储的程序代码来修改现有的掩模，以改变闪存单元。这样可能使位线电流的大小以及外围电路受到不利的牵连。
更一般地讲，现有技术的方法的缺点是在处理流程中的相对较早的阶段需要对SOC器件的制造过程进行修改。在将程序代码并入ROM存储器(即定制)期间，SOC器件早在制造过程中就获得了它们的客户的特定程序代码，这减少了为制造厂所喜欢的大批量生产过程的灵活性。
发明内容
本发明的一个目的是提供一种将闪存转换为ROM存储器的方法，其不需要将闪存的布局重新设计为ROM存储器的布局(layout)，允许完全在基线(baseline)进程中制造Flash-ROM转换的“片上系统”器件。
通过一种将第一半导体器件上的闪存单元转换为第二半导体器件上的ROM存储器单元的方法来实现上述目的，所述第一和第二半导体器件的每一个都设置在半导体衬底上，并且，每一个都包括相同的器件部分和相同的布线方案，该布线方案用于将器件部分分别连接至闪存单元和ROM存储器单元；所述闪存单元由使用至少一个非易失性技术掩模的非易失性存储器技术制得，并且包括存取晶体管和浮置晶体管，所述浮置晶体管包括浮置栅极和控制栅极；ROM存储器单元由使用至少一个基线掩模的基线技术制得，并且包括单栅极晶体管，
所述方法包括处理所述至少一个基线掩模的布局；所述处理包括：
-将闪存单元的布局并入所述至少一个基线掩模的布局中，和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管的布局，并通过将闪存单元的存取晶体管的布局指定(designate)为ROM存储器单元的单栅极晶体管的布局，将所述至少一个基线掩模中的闪存单元的布局转换为一个ROM存储器单元的布局。
本发明呈现的优点在于，相对于闪存单元的位置，ROM存储器单元的位置基本上没有变化。因此，不影响设计(布局和芯片上的布线)，而且ROM存储器单元的编码与存储在闪存单元中的代码一致。这样，引入新的错误源的风险被保持在最小。
在第一优选实施例中，本发明涉及如上所述的方法，其中闪存单元与同它共享公用触点(common contact)的第二闪存单元配对，并且，所述至少一个基线掩模的处理包括：
-在所述至少一个基线掩模中消除公用触点的布局，和
-在之前的浮置晶体管的位置处创建ROM存储器单元触点的布局。
在此实施例中，Flash中所开发的程序代码将在ROM单元触点的层次上执行。本发明的优点在于，对于给定类型的SOC器件来说，可以以灵活的方式执行基线技术的处理流程，而不必考虑将在制造过程的相对靠后的阶段中发生的定制。
在第二优选实施例中，本发明涉及一种如上所述的方法，其中，闪存单元与同它共享公用触点的第二闪存单元配对，并且，所述至少一个基线掩模的处理包括：
-在所述至少一个基线掩模中消除浮置晶体管的布局，和
-在公用触点和单栅极晶体管之间创建连接路径的布局。
在此实施例中，Flash中所开发的程序代码将在单栅极晶体管与ROM存储器单元的一个触点之间的有源区域连接的层次上执行。这里，本发明的优点在于基线掩模的处理相对小量(minimal)并且相对简单。
此外，根据本发明，在不改变闪存单元与闪存的外围电路间的布线的前提下，由闪存单元和由闪存的外围电路向基线技术晶体管的转换提供了这样的可能性：即至少保持了从ROM存储器单元的读取操作，其特征与从闪存单元的读取操作的特征相同。
本发明还涉及包括从包括闪存单元的第一半导体器件转换而来的ROM存储器单元的半导体器件；第一和第二半导体器件的每一个都包括相同的器件部分和相同的布线方案，该布线方案用于将器件部分分别连接至闪存单元和ROM存储单元，其中
在光刻工艺中通过下列步骤由ROM存储器单元代替闪存单元：
-将闪存单元的布局并入至少一个基线掩模的布局中，和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管的布局，并通过将闪存单元的存取晶体管的布局指定为ROM存储器单元的单栅极晶体管的布局，将闪存单元的布局转换为ROM存储器单元的布局。
此外，本发明涉及一种计算机程序，用于根据Flash-ROM转换的方法对基线掩模的布局进行计算，其中，在将所述计算机程序加载入计算机之后，所述计算机程序使计算机进行下列操作：
处理用在基线技术中的至少一个基线掩模的布局；所述处理包括：
-将闪存单元的布局并入所述至少一个基线掩模的布局，和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管的布局，并通过将闪存单元的存取晶体管的布局指定为ROM存储器单元的单栅极晶体管的布局，将所述至少一个基线掩模中的闪存单元的布局转换为ROM存储器单元的布局。
附图说明
下面，将参照一些附图来解释本发明，该附图只是用于说明目的，而不限制如权利要求中所限定的保护范围。
图1示意性地示出了SOC器件的Flash-ROM转换；
图2示意性地示出了示例平面2T非易失性存储器单元的剖面图；
图3示意性地示出了用在闪存部分120中的晶体管类型的剖面视图；
图4示出了将被转换为ROM存储器单元的2T闪存单元的设置的电气图；
图5示出了在本发明的第一实施例中从闪存单元转换而来的ROM存储器单元的设置的电气图；
图6示出了将被转换的闪存单元的布局的平面图；
图7示出了沿着图6中所示VII-VII线的闪存单元的剖面视图；
图8示出了将被转换的闪存单元的布局中的一些掩模区域的平面图；
图9示出了根据本发明的第一实施例转换而来的ROM存储器单元的布局的平面图；
图10a和10b分别示出了沿着图9中所示XA-XA线和XB-XB线的ROM存储器单元的剖面视图；
图11a和11b分别示出了对于已接触的接触杆(contact stud)和非接触的接触杆，沿着XA-XA线的ROM存储器单元的剖面视图；
图12示出了在本发明第二实施例中的ROM存储器单元的设置的电气图；
图13示出了根据本发明第二实施例转换而来的ROM存储器单元的布局的平面图；
图14a示出了在第一连接路径L1上包括连接的ROM存储器单元的剖面视图；
图14b示出了在第三连接路径L3上不包括连接的ROM存储器单元的剖面视图；
图15示出了在定义了第二绝缘层和位线或“Metal-1”连接之后ROM存储器单元的剖面视图。
具体实施方式
图1示意性地示出了SOC器件的Flash-ROM转换。
第一SOC器件100包括由基线技术生产的器件部分110。嵌入器件部分110的是Flash部分120。象征性地，由区域125表示器件部分110和Flash部分120之间的布线方案。闪存部分120包括外围电路130和闪存部分140。外围电路130一端连接至器件部分110的布线方案125，而另一端连接至闪存部分140。闪存部分140包括多个闪存单元，并且，闪存部分140被设置用于在该多个闪存单元中存储程序代码C。程序代码C涉及一种程序，该程序在SOC器件100操作期间向SOC器件100提供功能。
外围电路130包括高电压驱动电路，该高电压驱动电路被设置用于对闪存单元进行写入、擦除和读取操作，这是本领域技术人员已知的。
程序代码C由具有“0”或“1”值的比特表示。程序代码C的每个比特可以单独地存储在闪存部分140的多个闪存单元的单个存储器单元中。
在SOC器件100的开发阶段(在该开发阶段中反复调试程序代码C直到获得SOC器件的令人满意的功能)之后，整理所述程序代码C并照这样将其放入ROM。箭头150所表示的Flash-ROM转换将第一SOC器件100转变为第二SOC器件200。
根据本发明，第二SOC器件200包括与第一SOC器件100中的器件部分相同的器件部分110、以及ROM存储器部分160。依靠与第一SOC器件100中的布线方案相同的布线方案125，将所述ROM存储器部分160连接至器件部分110。此条件允许Flash-ROM转换而不改变SOC器件的任何设计。
ROM存储器部分160包括多个ROM存储器单元，并被设置用于在该多个ROM存储器单元中存储整理的程序代码C。
本发明的方法150能够用ROM存储器部分160代替闪存部分140，而不对SOC器件的设计进行任何改变。通过方法150，SOC器件100、200的器件部分110中的所有电子集成模块都保持不变。而且，器件部分110和ROM单元存储器部分160之间的布线方案125与器件部分100和闪存部分120之间的布线方案相同。
在不进行重新设计的条件下，并且由于ROM存储器部分160的单元中的位的电子响应(即读取特征)必须与闪存部分120的单元中的位的电子响应相同，因此Flash-ROM转换150的基本概念包括将闪存部分140中的闪存单元和外围电路130中的高压驱动电路修改为基线(即CMOS)可兼容的组件。
下面，将通过图2所示的闪存设置的转换示例来描述本发明的方法。
图2示意性地示出了示例平面2T非易失性存储器单元的剖面图。
所示2T非易失性存储器单元1，亦称为Flash单元，是平面类型(planar type)的，并且包括两个截然不同的晶体管，即双栅极(或浮置)晶体管FT和单栅极(或存取)晶体管AT。
在p型衬底2’上，形成n型漏极区3、n型源极区4和n型掺杂连接区5。在漏极区3和掺杂连接区5之间的表面上，将浮置栅极6形成在薄栅氧化层7上。对于Flash应用来说，根据实际执行情况，薄栅氧化层7的厚度可以在5和10nm之间。在浮置栅极6之上，形成控制栅极8。通过中间电介质层14，如二氧化硅、二氧化硅/氮化硅或二氧化硅/氮化硅/二氧化硅层，将控制栅极8与浮置栅极6分开。在浮置栅极6和控制栅极8的层叠的侧部形成绝缘的侧部间隔(spacer)9。浮置栅极6被设置用于可控制地保留电荷，而控制栅极8被设置用于控制对附随的浮置栅极6所进行的读取、存储和擦除操作。与浮置栅极6和控制栅极8的层叠相邻，在掺杂连接区5和源极区4之间，在衬底2’的表面上的薄栅氧化层7上形成存取栅极10。如这里所示，存取晶体管可以包括与浮置栅极6、绝缘层14、控制栅极8的层叠相类似的层叠，但是存取栅极也可以包括只含有单个层的结构。而且，绝缘间隔11覆盖存取栅极10的侧壁。漏极区3和源极区4通过各自的漏极触点12和源极触点13，分别连接至漏极线和源极线。通过连接区5，存取晶体管AT连接至浮置晶体管FT。
设置单栅极或存取晶体管AT，以使其充当用于选择双栅极晶体管FT的存取栅极。
典型地，如图1所示，将闪存单元设置在存储器阵列140中。在这样的阵列中，两个相邻的闪存单元可以共享单个源极(或漏极)和共享到该源极(或漏极)元件的触点。这样的闪存提供相对高密度的存储器单元。
图3示意性地示出了用在闪存部分120中的晶体管类型的剖面视图。
晶体管类型包括来自外围电路130和闪存部分140的器件。
在半导体衬底1上，设置埋入的n-阱区BNW。在埋入的n-阱区BNW上，设置p掺杂区Flash-P阱(又名Flash-矩阵)。在p掺杂区Flash-P阱之上，设置闪存单元FC1、FC2、FC01、FC02，其包括存取晶体管AT和浮置晶体管FT。设置源极/漏极区SD，用于在操作过程中控制浮置晶体管FT和存储晶体管AT下面的p掺杂区Flash-P阱中的电导率。通过以浅沟槽隔离STI方式的绝缘，对p掺杂区Flash-P阱划界。图3中所示的闪存单元与参考图2所描述的闪存单元类似。
来自外围电路130的晶体管器件包括：例如HV-nMOSFET HNM、HV-pMOSFET HPM的高压(HV)器件；以及例如nMOSFET nMOS和pMOSFET pMOS的基线(中压MV)器件。
典型地，HV器件是电压被设置在10V或10V以上的器件。这样的器件具有量级为20nm的栅极氧化层厚度。典型地，MV器件是电压被设置为大约3V的器件。所述中压器件的栅极氧化层的厚度是6-9nm。
HV-nMOSFET HNM也位于埋入的n-阱区BNW之上：在埋入的n-阱区BNW之上，设置第一p-阱区HPW。在第一p-阱区HPW之上，设置一层叠，该层叠包括第一HV栅极氧化层OXHP、多晶硅层PSB和栅电极层LGE(例如，包括硅化物或金属)。所述层叠由间隔SP划界。邻接所述层叠OXHP、PSB、LGE，在第一p-阱区HPW中设置源极/漏极区SDHP。通过以浅沟槽隔离STI方式的绝缘，由衬底中的绝缘对HV-nMOSFET HNM划界(demarcate)。由于HV应用，第一HV栅极氧化层OXHN的厚度与HV应用的厚度一致，例如20nm。
在第一n-阱区HPW之上设置HV-pMOSFET HPM。在第一n-阱区HNW之上，设置一层叠，该层叠包括第二HV栅极氧化层OXHP、多晶硅层PSB和栅电极层LGE。所述层叠由间隔SP划界。邻接所述层叠OXHP、PSB、LGE，在第一n-阱区HNW中设置源极/漏极区SDHN。以浅槽绝缘STI方式，由衬底中的绝缘划界HV-pMOSFETHPM。由于HV应用，第二HV栅极氧化层OXHP的厚度与HV应用的厚度一致，例如20nm。
在第二p-阱区PW上设置nMOSFET nMOS。在第二p-阱区PW之上，设置一层叠，该层叠包括n-MOS栅极氧化层OXN、多晶硅层PSB和栅电极层LGE。所述层叠由间隔SP划界。邻接所述层叠OXN、PSB、LGE，在第二p-阱区PW中设置源极/漏极区SDN。以浅沟槽隔离STI方式，由衬底中的绝缘划界nMOSFET nMOS。
nMOSFET nMOS可用在外围电路130的两个修改中：第一nMOS类型用在逻辑电平上，第二nMOS类型用在中压电平上。在逻辑电平应用的情况下，n-MOS栅极氧化层OXN的厚度为例如3-5nm。对于MV应用来说，栅极氧化层OXN的厚度为例如6-9nm。
在第二n-阱区NW上设置pMOSFET pMOS。在第二n-阱区NW之上，设置一层叠，该层叠包括p-MOS栅极氧化层OXP、多晶硅层PSB和栅电极层LGE。所述层叠由间隔SP划界。邻接所述层叠OXP、PSB、LGE，在第二n-阱区NW中设置源极/漏极区SDP。以浅沟槽隔离STI方式，由衬底中的绝缘划界pMOSFET pMOS。
pMOSFET pMOS可用在外围电路130的两个修改中：第一pMOS类型用在逻辑电平上，第二pMOS类型用在中压电平上。在逻辑电平应用的情况下，p-MOS栅极氧化层OXP的厚度为例如3-5nm。对于中压应用来说，p-MOS栅极氧化物OXP的厚度为例如6-9nm。
根据各自的阱区的导电类型，即或是n型或是p型，源极/漏极区SD、SDHP、SDHN、SDN、SDP的每一个都包括各自的轻掺杂区FDD、nLDD、pLDD、nDD、pDD和各自的重掺杂区nHDD或pHDD。
闪存单元的源极/漏极区SD包括闪存器件可兼容的轻掺杂区FDD以及n型重掺杂区nHDD。
HV-nMOSFET HNM的源极/漏极区SDHN包括HV n型器件可兼容的轻掺杂区nLDD以及n型重掺杂区nHDD。
HV-pMOSFET HPM的源极/漏极区SDHP包括HV p型器件可兼容的轻掺杂区pLDD以及p型重掺杂区pHDD。
nMOSFET nMOS的源极/漏极区SDN包括nMOSFET应用可兼容的轻掺杂区nDD以及n型重掺杂区nHDD。
pMOSFET pMOS的源极/漏极区SDP包括pMOSFET应用可兼容的轻掺杂区pDD以及p型重掺杂区pHDD。
为了清楚，图3中没有示出轻掺杂漏极区的细节。
图4示出了将被转换为ROM存储器单元的2T闪存单元的设置的电路图。
所述设置包括第一2T闪存单元FC1和第二2T闪存单元FC2。
在此设置中，第一2T闪存单元FC1和第二2T闪存单元FC2共享公用(优选为漏极)触点CT0，该触点连接至第一2T闪存单元FC1和第二2T闪存单元FC2。
第一2T闪存单元包括第一浮置栅极晶体管FT1和第一存取晶体管AT1，通过AT1和FT1之间的类似于例如图2所示的连接区5的第二连接AL2，第一存取晶体管AT1连接至第一浮置栅极晶体管FT1。此外，第一2T闪存单元FC1包括第一触点(源极)CT1，其通过第三连接AL3，在远离第一浮置栅极晶体管FT1的侧部连接至第一存取晶体管AT1。而且，第一连接AL1位于浮置晶体管FT1和公用触点CT0之间。
第一、第二和第三连接AL1、AL2、AL3作为衬底表面中的有源导电区(active conductive region)。通过与第一存取晶体管AT1和第一浮置晶体管FT1的串联，第一、第二和第三连接AL1、AL2、AL3形成第一闪存单元FC1的导电路径CP1f。
第二2T闪存单元包括第二浮置栅极晶体管FT2和第二存取晶体管AT2。通过AT2和FT2之间的类似于例如图2所示的连接区5的第五连接AL5，第二存取晶体管AT2连接至第二浮置栅极晶体管FT2。
与第一2T闪存单元FC1类似，第二2T闪存单元FC2包括第二触点(源极)CT2，其通过第六连接AL6，在远离第二浮置栅极晶体管FT2的侧部连接至第二存取晶体管AT2。而且，第四连接AL4位于第二浮置晶体管FT2和公用触点CT0之间。
第四、第五和第六连接AL4、AL5、AL6作为衬底表面中的有源导电区。通过与第二存取晶体管AT2和第二浮置晶体管FT2的串联，第四、第五和第六连接AL4、AL5、AL6形成第二闪存单元FC2的导电路径CP2f。
图5示出了在本发明的第一实施例中从图4的闪存单元转换而来的ROM存储器单元的设置的电气图。
Flash-ROM转换150将第一和第二2T闪存单元FC1和FC2分别转换为第一ROM存储器单元RC1和第二ROM存储器单元RC2。
通过转换，将2T闪存单元FC1和FC2转换为单晶体管(1T)ROM存储器单元RC1和RC2。第一和第二ROM存储器单元RC1和RC2二者是通过基线技术，即CMOS，制得的。
第一ROM存储器单元RC1包括第一基线晶体管T1(CMOS下的MOSFET)，其一端通过连接L1连接至第一单元触点CC1，例如漏极触点，另一端通过连接L2连接至第二单元触点CC2，即源极触点。
连接L1和连接L2作为衬底表面中的有源导电区。通过与第一基线晶体管T1的串联，连接L1和连接L2在第一和第二单元触点CC1和CC2之间形成第一ROM存储器单元RC1的导电路径CP1。
第二ROM存储器单元RC2包括第二基线晶体管T2(CMOS下的MOSFET)，其一端通过连接L3连接至第三单元触点CC3，例如源极触点，另一端通过连接L4连接至第四单元触点CC4，即漏极触点。
连接L3和连接L4作为衬底表面中的有源导电区。通过与第二基线晶体管T2的串联，连接L3和L4在第三和第四单元触点CC3和CC4之间形成第二ROM存储器单元RC2的导电路径CP2。
在本发明中，牺牲第一和第二2T闪存单元FC1和FC2之间的公用(漏极)触点CT0，取而代之的是分别用于第一ROM存储器单元RC1和第二ROM存储器单元RC2的两个单元触点CC1和CC3。
为了容纳两个分离的单元触点而不是一个公用触点，ROM存储器单元设置需要比2T闪存单元设置相对更大的区域(倘若两种情况下的触点尺寸相同)。因此，与2T闪存单元设置中的可用区域相比，必须创建一些空闲区：在初始闪存单元FC1和FC2的每一个中，可以有利地消除晶体管AT1、FT1和AT2、FT2中的一个，以在ROM存储器单元RC1和RC2的设置中容纳两个单元触点。
注意，如果目的为保持第一SOC器件100的器件部分110和布线方案125的相同的布局，以及把对掩模所进行的改变(将第一SOC器件100转换为第二SOC器件200)保持在最小，则ROM存储器区160中ROM存储器单元RC1和RC2的晶体管T1和T2的位置基本上与相应的2T闪存单元FC1和FC2的存取晶体管AT1和AT2的位置相同。
值得一提的是，在所述转换中，优选地，将闪存单元的存取晶体管指定为ROM存储器单元的单栅极晶体管，即，在存取晶体管的位置处形成单栅极晶体管。然而，可以想到的替换是，将浮置晶体管指定为单栅极晶体管，并消除存取晶体管，或者换句话说，在浮置晶体管的位置处形成单栅极晶体管。在SOC器件的闪存部分中的存储器单元的设置倾向于这种转换方式的实施例中，可以使用此替换方式。而且，在两种情况下，所需的掩模处理的总量可以影响哪个选择是更优选的(即，或者消除浮置晶体管，或者消除存取晶体管，并将余下的晶体管的位置指定为ROM存储器单元的单栅极晶体管的位置)。
图6示出了将被转换的闪存单元的布局的平面图。
上面已经参考图2和图4描述了图5中所示出的闪存单元FC1和FC2。图6中具有相同附图标记的实体是指与前述附图中同样的实体。
第一闪存单元FC1由点线里的矩形区域表示。第二闪存单元FC2关于镜像轴MA与第一闪存单元FC1形成镜像，其中，MA位于公用触点CT0的中央，平行于第一方向X，并且第二闪存单元FC2被假定为占据与第一闪存单元FC1相类似的区域。
第一和第二闪存单元FC1和FC2具有导电路径CP1f和CP2f，导电路径CP1f和CP2f分别包括第一、第二和第三连接AL1、AL2和AL3的导电区以及第四、第五和第六连接AL4、AL5和AL6的导电区，该导电区沿着与第一方向X基本垂直的第二方向Y上延伸。
第一接触线CL1在第一方向X上延伸，并经过第一闪存单元FC1的导电路径。在第一接触线CL1和第一闪存单元FC1的导电路径CP1f的交叉点处，设置第一触点CT1。
第一字线WL1被设置为平行于第一接触线CL1，而且，第一字线WL1经过位于第一存取栅极晶体管AT1之上的第一闪存单元FC，以在交点处形成存取栅极触点。第一字线WL1优选地包括多晶硅。
第一控制栅极线GL1被设置为平行于第一接触线CL1和第一字线WL1，而且，第一控制栅极线GL1经过位于第一浮置栅极FG之上的第一闪存单元FC，以在交点处形成第一浮置栅极晶体管FT1。第一控制栅极线GL1优选地包括多晶硅。
注意，浮置栅极由第一控制栅极线CG1下面的第一多晶硅线构成，但是，为了确保闪存单元与相同控制栅极线CG1上的邻接的闪存单元(例如闪存单元FC01)绝缘，通过绝缘缝SL1、SL2、SL3将第一闪存单元FC1与邻接的闪存单元之间的第一多晶硅线中断。在图7中，将示出沿着VII-VII线的剖面视图，以更为详细地解释闪存单元的结构。
由于关于镜像轴MA的镜像对称，在第二闪存单元FC2和它的邻接闪存单元(例如闪存单元FC02)上设置第二接触线CL2、第二字线WL2、第二多晶硅线和第二控制栅极线CG2。而且，缝SL1、SL2、SL3沿着第二方向Y在镜像轴MA上延伸，以确保第二多晶硅线的中断。
图7示出了沿着图6中所示VII-VII线的闪存单元的剖面视图。
在衬底2’上，提供栅极氧化层7。在衬底1中，以浅沟槽SL1、SL2的形式设置两个绝缘区。在栅极氧化层7之上，浮置栅极区FG基本上位于两个浅沟槽SL1、SL2之间。在浮置栅极区FG之上，提供中间电介质层14。在中间电介质层14之上，设置有控制栅极层CG，在这种情况下其表面被平坦化。
下面，解释掩模处理方案。
如之前参照图4所解释的那样，目的是在具有闪存的第一SOC器件100和具有ROM存储器的第二SOC器件之间不进行重新设计，这意味着，在第二SOC器件200中，将器件部分110和布线方案125的布局保持为与第一SOC器件100中的一样，并且，将对掩模所进行的改变(将第一SOC器件100转换为第二SOC器件200而不影响设计)保持在最小。这也意味着ROM存储器区160中ROM存储器单元RC1和RC2的晶体管T1和T2的位置必须基本上与相应的2T闪存单元FC1和FC2的存取晶体管AT1和AT2的位置相同。
因此，本发明提供一掩模处理方案，与第一SOC器件100相比，该方案将Flash转换为ROM，而基本上不影响第二SOC器件200的设计(布局和布线方案)。这个掩模处理方案包括要执行的至少两个动作：
首先，将实际的闪存单元转换为CMOS单栅极晶体管。其次，如图3所示，必须将外围电路130中的(HV、MV)器件转换为低压(基线)或中压CMOS器件。
如下面所解释的那样，所述至少两个动作要求对一个或多个用于基线技术的掩模(基线掩模)的布局进行改写和修改。此外，第二SOC器件200将由修改(依照转换方法150进行修改)后的基线掩模制造，而无需象第一SOC器件100的制造那样，使用非易失性技术的掩模(非易失性技术掩模)。
图8示出了将被转换的闪存单元的布局中的一些掩模区域的平面图。
A)在闪存单元排列FC1、FC2和FC01、FC02中，对用{Active}表示的用于有源(掺杂)区的掩模，做出如下改变：
首先，将区域{BLCONT}定义为包括浮置晶体管的区域外加触点CT0的区域。
逻辑上讲，在Flash上，由点线所表示的浮置晶体管的区域是第一掩模区域{CG_SFG}Flash，其与控制栅极线掩模{CG}Flash的部分相等，{CG}Flash覆盖邻接浮置栅极FG1和FG2的缝SL1、SL2和SL3的区域外加CG的区域，CG覆盖浮置栅极的区域。
此外，还表示出用于(位线)公用触点CT0和CT00的掩模区域{CONT}Flash。
区域{BLCONT}是最接近于{CG_SFG}Flash的BLCONT(位线触点)，并且，由经过一定程度的扩容(即，通过扩大区域的长度和宽度，该区域被稍微放大了，例如放大了该区域的4％)之后接触{CG_SFG}的{CONT}，可以限定区域{BLCONT}。
{BLCONT}＝{CG_SFG}Flash+upsizeAND{CONT}     (1)
有效地是，在用于第一闪存单元FC1的导电路径CP1f的掩模布局上，除了在有源区掩模(active area mask)中消除了由{BLCONT}覆盖的有源区以外，有源区保持不变。对与其它的闪存单元(例如第二闪存单元FC2)的导电路径相关的其它有源区部分来说，对有源区掩模执行相似的操作。
逻辑上，将有源区掩模定义为：
{Active}CMOS＝{Active}Flash AND(NOT{BLCONT}Flash)   (2)，
其中，下标CMOS表示该掩模被用于包括ROM存储器单元的SOC器件200，而下标Flash表示该掩模被用于包括闪存单元的SOC器件100。
B)针对用于多晶硅沉积的掩模，用{Poly)来表示，做出如下改变：
用于CMOS{Poly}CMOS的多晶硅掩模与扩展有控制栅极线掩模{CG}Flash但是不具有第一多掩模区域  {CG_SFG}Flash的Flash{Poly}Flash的初始的多晶硅掩模相等，{CG_SFG}Flash与覆盖邻接浮置栅极FG1和FG2的缝SL1、SL2和SL3的区域{SFG}Flash的控制栅极线掩模{CG}Flash相等。{Poly}掩模的其它部分不改变。
因此，用于多晶硅的掩模{Poly}可定义为：
{Poly}CMOS＝{Poly}Flash AND{CG}Flash AND(NOT{CG_SFG}Flash+upsize)  (3)
C)修改用{CONT}表示的接触掩模，以包括每个ROM存储器单元的触点位置。最初，减小{CONT}掩模以消除Flash触点：
{CONT}CMOS＝{CONT}Flash AND(NOT{BLCONT})    (4)
在接触杆(contact stud)之上可形成触点。在此情况下，在单栅极晶体管所在的第一层里，将局部互联LIL设置为接触杆。
接着，根据用于位于上述浮置晶体管的位置处的CMOS的触点的位置，对用{LIL}来表示的用于局部互联(LIL)的掩模进行修改。在掩模中消除用于Flash的触点的位置。
{LIL}掩模的其它部分未改变。
基本上，如(图8的)闪存单元设置所呈现的那样，{LIL}CMOS掩模所定义的LIL的位置包括浮置晶体管的位置。
接下来，当将要使用接触杆时，在接触杆之上形成{LIL}CMOS掩模所定义的触点。
对于每一个ROM存储器单元来说，通过利用实际程序代码C来改写{LIL}CMOS掩模的一个比特(“0”或“1”)，仅在被定义为“1”的ROM存储器单元上形成功能性的触点，而不是在被定义为“0”的ROM存储器单元上。基本上，对于第一LIL区域掩模上的每一个触点来说，这与逻辑“与”操作相关，以创建用于具有程序代码{CONT}CMOS+Code的CMOS的接触掩模：
{CONT}CMOS+Code＝{LIL}CMOSAND
{ROM code at{CG_SFG}Flash+upsize×{Active}CMOS}}   (5)
本领域的技术人员将理解，所述布线逻辑可以被反转(即，在比特“1”上没有接触，而在比特“0”上有接触)。
注意，当没有接触杆将被使用时，用于具有程序代码{CONT}CMOS+Code的CMOS的接触掩模是通过将公式4中的接触掩模{CONT}CMOS同{ROM code at{CG_SFG)Flash+upsize×{Active}CMOS}}进行逻辑与而获得的，即：
{CONT}CMOS+Code＝{CONT}CMOSAND
{ROM code at{CG_SFG}Flash+upsize×{Active}CMOS}}   (6)
E)外围电路130中的器件HPM、HNM、nMOS和pMOS的转换需要附加的掩模处理。基本上，p-沟道器件HPM和pMOS将被转换成基线CMOS p-沟道器件(p-沟道MOSFET)。n-沟道器件HNM和nMOS将被转换为基线CMOS n-沟道器件(n-沟道MOSFET)。而且，由于用于HV器件的栅极氧化层比用于逻辑电平器件的栅极氧化层厚，因此，对于将被转换的外围电路的器件，也需要栅极氧化层掩模的转换，以限定适当的栅极氧化层区。
在CMOS上，在限定外围电路130中的器件HPM、HNM、nMOS和pMOS的掩模上，仅使用标准阱。
在p-型衬底上：n-阱掩模{Nwell}CMOS等于覆盖n-阱区NW的Flash HV器件的n-阱掩模{Nwell}Flash以及覆盖闪存单元中的HNW区的掩模{HNW}Flash：
{Nwell}CMOS＝{Nwell}Flash AND{HNW}Flash       (7)
在p-型衬底上的CMOS里，p-阱区是n掺杂区的补充。在此情形下，p-阱掩模{Pwell}CMOS与由n-阱掩模{Nwell}CMOS所限定的区域之外的区域相等，即：
{Pwell}CMOS＝NOT{Nwell}CMOS                   (8)
此外，HV器件HPM和HNM中的栅极氧化层OXHP和OXHN的厚度将被减小，以与低压(中压)CMOS器件一致。因此，如下改变用于HV器件的栅极氧化层{G02}：将厚度为20nm的Flash的相关区域改变为厚度为6-9nm的CMOS。
此外，必需针对nMOS和PMOS分别改变栅极氧化层区OXN和OXP。
而且，由于外围电路130中的HV和MV器件的电子特征被改变，因此要对用{LDD}表示的轻掺杂掩模进行改写。技术人员将知道怎样为此目的来修改该轻掺杂掩模。
最终，对闪存单元部分140中的晶体管来说，需要对n-型LDD注入掩模(implantation mask(s))进行如下改写：需要在p掺杂区Flash_P阱的隧道氧化层的区域(其同时覆盖n掺杂区BNW)里，注入n-型LDD。此外，LDD注入掩模{LDD}未受影响。
由于上述掩模处理，对于闪存单元的制造而言，可以在第二半导体器件200的制造过程中省略与非易失性技术相关的掩模。只有基线技术的掩模，即，CMOS，用于第二半导体器件200的制造。
因此，掩模的基本处理涉及消除闪存单元设置中的公用触点CT0和CT00，并且涉及将其替换为用于两个ROM存储器单元RC1、RC2和RC01、RC02的两个分离的触点CC1和CC3。由于可以在2T单元中移除一个晶体管，因此也可以在与闪存部分140所占据的区域相同的区域内实现CMOS ROM存储器单元设置160。
图9示出了根据本发明的第一实施例由图6的闪存单元转换而来的ROM存储器单元的布局的平面图。
图9中示出了第二SOC半导体器件200的衬底2上的四个ROM存储器单元区RC1、RC2、RC01和RC02的设置，这四个ROM存储器单元区各自对应图5中所示的ROM存储器单元的电气图。
示出了在已应用了LIL掩模{LIL}CMOS的处理阶段之后的ROM存储器单元设置。
第一ROM存储器单元RC1包括第一和第二单元触点CC1和CC2之间的导电路径CP1，其沿第二方向Y延伸。在第二触点CC2处，导电路径CP1连接至第一接触线CL1，CL1沿第一方向X延伸。第一字线WL1平行于第一接触线CL1延伸，连接至单栅极晶体管T1。此外，在第一ROM存储器单元区RC1的导电路径CP1上，可以设置第一接触杆CS1。
第二ROM存储器单元区RC2沿镜像轴MA与第一ROM单元RC1形成镜像。
第二ROM存储器单元RC2包括第三和第四单元触点CC3和CC4之间的导电路径CP2。在第四触点CC4处，导电路径CP2连接至第二接触线CL2，CL2沿第一方向X延伸。第二字线WL2平行于第二接触线CL2延伸，其连接至第二单栅极晶体管T2。此外，在第二ROM存储器单元区RC2的导电路径CP2上，可以设置第三接触杆CS3。
同样地，ROM存储器单元RC01包括位于RC01的触点CC01和CC02之间的导电路径(与RC01的基线晶体管T01串联的导电区域的导电路径)。在单元触点CC02处，该导电路径连接至第一接触线CL1。第一字线WL1连接至ROM存储器单元RC01的单栅极晶体管T01。此外，在RC01的导电路径上，设置接触杆CS01。
而且，ROM存储器单元RC02包括位于RC02的触点CC03和CC04之间的导电路径(与RC02的基线晶体管T02串联的导电区域的导电路径)。在触点CC04处，该导电路径连接至第二接触线CL2，CL2沿第一方向X延伸。第二字线WL2平行于第二接触线CL2延伸，连接至ROM存储器单元RC02的第二单栅极晶体管T2。此外，在RC02的导电路径上，可以设置第四接触杆CS02。
下面将详细讨论接触杆CS1、CS2、CS01、CS02和/或在该位置的触点的形成。
值得注意的是，由于掩模处理，闪存单元设置中出现的触点CT0和CT00的区域现在是空的(void)，而且，取而代之的是，按如下方式设置掩模处理方案，即在该区域中形成场氧化层(浅沟槽隔离，STI)。场氧化层或STI的形成可以与缝SL1、SL2和SL3的掩模化和形成的过程结合起来。
图10a和10b分别示出了沿着图9中所示XA-XA线和XB-XB线的ROM存储器单元的剖面视图。
ROM存储器单元RC1包括单栅极晶体管T1、接触杆CS1和触点CC2。
在栅极氧化层7之上，晶体管T1包括在间隔9内部的多晶硅体。在该多晶硅体之上，可以设置诸如硅化物层的栅电极层LGE。设置该栅电极层是为了增强多晶硅体的导电性，并且增强晶体管T1的栅电极功能。
在p型衬底2内部，将n型掺杂区3和4设置为源极/漏极区，其各自沿着表面延伸并且略低于多晶硅体。n型掺杂区3连接至触点CC2。n型掺杂区4连接至触点CS1。此外，ROM存储器单元包括平坦化的绝缘层OX，OX覆盖晶体管T1。在接触杆CS1之上的接触区域CA1和触点CC2的接触区域CA2沿着基本平行于平坦化的绝缘层OX的顶部的方向延伸。
图10b示出了沿着图9中所示XB-XB线的ROM存储器单元的剖面视图。晶体管T1的多晶硅体位于由缝SL1和SL2提供的两个绝缘沟槽(浅沟槽隔离STI)之间。
图11a和11b分别示出了对于已接触的接触杆和非接触的接触杆，沿着XA-XA线的ROM存储器单元的剖面视图；
图11a和11b中的ROM存储器单元被设置成与图10a的剖面视图中所示的ROM存储器单元相同，并且这里不再详述。
图11a中，在绝缘层OX、触点CC2和接触杆CS1之上，设置有第二绝缘层OX2，OX2覆盖绝缘层OX、触点CC2和接触杆CS1。第二绝缘层OX2中提供有接触孔CH1。接触孔CH1中提供(金属)触点CC1，用于产生电接触。在第二绝缘层OX2之上提供位线BLcmos，用于同ROM存储器单元RC1进行接触。该位线BLcmos沿X方向延伸。该位线BLcmos与触点CC1和接触杆CS1接触，以连接至晶体管T1。在这个情况下，将触点CC2设置为沿Y方向延伸的字线WL，Y方向与图的平面垂直。
图11a中示出了ROM存储器单元RC01。在绝缘层OX、触点CC2和接触杆CS1之上，设置有第二绝缘层OX2，OX2覆盖绝缘层OX、触点CC2和接触杆CS1。在第二绝缘层OX2之上提供位线BLcmos。ROM存储器单元RC01中，未在第二绝缘层OX2中提供接触孔，这样在位线BLcmos与ROM存储器单元RC01的晶体管T01之间没有建立功能性的接触。
如前面所解释的那样，程序代码C被定义为用于那些必须存储比特“1”(或者，以相反模式的比特“0”)的ROM存储器单元的第二绝缘层OX2中的接触孔。ROM存储器单元RC1表示具有比特“1”的存储器单元，ROM存储器单元RC01表示具有比特“0”的存储器单元。
值得注意的是，这里在Metal-1下的触点水平处进行编程。对本领域的技术人员来说，显然这也可以用较高位置的金属层中的触点来实现。在这个情况下，该金属层也需要处理。
图12示出了在本发明的第二实施例中从图4的闪存单元转换来的ROM存储器单元的设置的电气图。
Flash-ROM转换150将第一和第二2T闪存单元FC1和FC2分别转换成第三ROM存储器单元RM1和第四ROM存储器单元RM2。
通过该转换，将2T闪存单元FC1和FC2转换为单晶体管(1T)ROM存储器单元RM1和RM2。第三和第四ROM存储器单元RM1和RM2二者是在基线技术即CMOS制造的。
第三ROM存储器单元RM1包括第一基线晶体管T1(CMOS下的MOSFET)，其一端连接至公用单元触点CC5，例如漏极触点，而另一端连接至第二单元触点CC2，例如源极触点。第三ROM存储器单元RM1中，在源极CC2与晶体管T1的一端间提供第一连接路径L1，而在晶体管T1的另一端与公用(漏极)触点CC5间提供第二连接路径L2。
第四ROM存储器单元RM2包括第二基线晶体管T2(CMOS下的MOSFET)，其一端连接至公用单元触点CC5，而另一端连接至第四单元触点CC4，即源极触点。第四ROM存储器单元RM2中，在源极CC4与晶体管T2的一端间提供第三连接路径L3，而在晶体管T2的另一端与公用漏极触点CC5间提供第四连接路径L4。
下面将参照图13更详细地描述连接路径L1、L2、L3和L4。
在本发明中，将第一和第二2T闪存单元FC1和FC2之间的公用连接CC5分别作为第三ROM存储器单元RM1和第四ROM存储器单元RM2的公用触点CC5来进行维护。
由于在每个存储器单元RM1和RM2中，在与由闪存单元FC1和FC2的两个晶体管FT1、AT1和FT2、AT2先前所占据的区域相同的区域内，只提供了一个晶体管T1和T2，因此ROM存储器单元设置的密度略小于2T闪存单元设置的密度(假定两种情况下的触点尺寸是相同的)。与2T闪存单元设置中的区域相比，可以使用一些自由区。
假定目的为保持第一SOC器件100的器件部分110和布线方案125的相同的布局，以及把对掩模所进行的改变(将第一SOC器件100转换为第二SOC器件200)保持在最小，则ROM存储器区160中ROM存储器单元RM1和RM2的晶体管T1和T2的位置优选地等于相应的2T闪存单元FC1和FC2的存取晶体管AT1和AT2的位置，同时消除了浮置晶体管FT1和FT2。
在本发明的这个第二实施例中，要存储在ROM存储器单元设置中的程度代码C可以在位的水平上由位于ROM存储器单元中的晶体管之上的源极触点与漏极触点之间所提供的导电连接(处于有效)来进行定义。举例说来，比特“1”可以由处于导通状态的ROM单元来定义，而比特“0”则可以由非导通状态来定义。
导通状态可以被定义为电流高于给定阈值的状态，而非导通状态等于电流低于该阈值的状态。如本领域技术人员所知，也可以通过反转的导通方案来提供比特的特征，即：“0”用于导通状态，而“1”用于非导通状态。
而且，该导通状态可以与在晶体管上测量的电压电平相关，用高于或低于阈值的电压电平来决定相应的比特值。
在ROM存储器单元中，如单元RM1中，连接路径L1和/或L2可以被用来对该单元编程。通过省略连接路径L1和/或L2，在ROM存储器单元RM1中将不可能有导通，即：不可能进入导通状态。如果存在连接路径L1和L2，则在该ROM存储器单元中可能有导通。因此，通过取决于要存储的比特值，针对该单元定义连接路径的数目，可以对ROM存储器单元进行编程。因此，对导通的ROM存储器单元来说，必须定义两个连接路径，对非导通的ROM存储器单元来说，可以定义0或1个连接路径。
图13示出了根据本发明第二实施例从图6的闪存单元转换而来的ROM存储器单元的布局的平面图。
图13中示出了四个ROM存储器单元区RM1、RM2、RM01、RM02的设置，它们成对地对应于图12中所示的第三和第四ROM存储器单元RM1和RM2的电气图。
ROM存储器单元区RM1包括第一连接路径L1和第二连接路径L2。
第一连接路径L1位于公用触点CC5与晶体管T1之间。第二连接路径L2位于公用晶体管T2与触点CC2之间，位线BL1沿第二方向Y延伸。在第二连接CC2处，第二连接路径L2连接至第一连接线CL1，CL1沿第一方向X延伸。第一字线WL1平行于第一接触线CL1延伸，其连接至单栅极晶体管T1。
在ROM存储器单元区RM1的初始阶段中，连接路径L1作为衬底2的表面的空白空间而被示出。在ROM存储器单元区RM1中，通过触点CC2与晶体管T1之间的掺杂有源区来定义第二连接路径L2。
类似地，ROM存储器单元区RM2包括公用触点CC5与晶体管T2之间的第三连接路径L3以及晶体管T2与触点CC4之间的第四连接路径L4。在触点CC4处，第四连接路径L4连接至第二连接线CL2，CL2沿第一方向X延伸。第二字线WL2平行于第二接触线CL2延伸，其连接至单栅极晶体管T2。在衬底的表面上，第三连接路径L3仍然是空白的，而通过掺杂有源区来定义第四连接路径L4。
ROM存储器单元区RM01和RM02分别具有与RM1和RM2相似的结构，这里不再详细讨论。
注意，当没有在连接路径上定义连接的情况下，以L3为例，掩模处理方案是在空白处定义浅沟槽隔离，这与第一实施例的方法相似，在第一实施例中，将每一个闪存单元FC1中通过消除公用触点CT0而成为空白的每一个位置都定义为浅沟槽隔离区。
第二实施例中的掩模处理被定义为消除闪存单元设置的区域，该区域等于浮置晶体管FT1、FT2、FT01、FT02的区域以及可能的邻接所述浮置栅极FG1、FG2的槽SL1、SL2和SL3，并且，邻接于各自的浮置晶体管，该区域可以进一步覆盖存取晶体管AT1、AT2、AT01、AT02与相应的浮置晶体管FT1、FT2、FT01、FT02之间的连接路径AL1、AL2和AL4、AL5和AL01、AL02和AL04、AL05(即有源区)各自的其它区域部分。
在第二实施例中，将区域{BLCONT}定义为{CGSFG}Flash+upsize与{Active_BL}Flash的结合：
{BLCONT}＝{{CGSFG}Flash+upsizeAND{Active_BL}Flash}    (9)
然后按照公式2定义有源掩模{Active}CMOS。除了接触掩模，所有其它的掩模处理与第一实施例保持一致。注意，第二实施例的接触掩模基本与Flash的接触掩模保持相同；在基线掩模的掩模系列中，只改变了与晶体管FT1、FT2、FT01和FT02相关的布局。
此外，取决于参照图12所解释的ROM存储器单元的实际的比特值，每一个ROM存储器单元RM1和RM2中的程序代码C的比特是由{Active}掩模通过定义第一(第三)连接路径L1和L3而定义的。
因此，通过利用{ROM code at{CG_SFG}Flash+upsize×{Active_BL}}对有源掩模执行逻辑与操作来改写{Active}CMOS，其中，{CG_SFG}Flash+upsize×{Active_BL}表示CG所占据的邻接所述槽SL1、SL2和SL3并位于所述浮置栅极FG1、FG2之上的区域，外加区域{Active_BL}。
图14a示出了在第一连接路径L1上包括连接的ROM存储器单元的剖面视图。图14b示出了在第三连接路径L3上不包括连接的ROM存储器单元的剖面视图。
图14a和图14b中，具有相同附图标记的实体是指与前述附图中同样的实体。
图14a中，连接路径L1从位于接触杆CS1之下的有源区4延伸至晶体管T1的沟道区，以允许触点CC2与接触杆CS1之间通过连接路径L1导通。
然而，在图14b中，有源区4通过浅沟槽隔离STI-2而与晶体管的沟道区断开。这里不可能有ROM存储器单元触点CC2与CS1之间的导通(至少高于上述阈值)。
图15示出了在定义了第二绝缘层OX2和位线或“Metal-1”连接BLcmos之后图14b的ROM存储器单元的剖面视图。在接触杆CS1之上，将至位线BLcmos的公用触点CC5设置在第二绝缘层OX2中。
值得注意的是，根据本发明，对2T闪存单元来说，如上所讨论的Flash-ROM转换有利地使用于可编程非易失性(Flash)存储器的形成的所有掩模能够被省略。只有CMOS(或基线)处理所需要的掩模仍是需要的。这些掩模中，一些掩模需要被修改，以同某些ROM存储器单元合并在一起，这些ROM存储器单元是先前的闪存单元以及外围电路130中的器件。不需要对SOC器件100和200进行重新设计，并且，除了初始数量的CMOS专用基线掩模外，不需要引入其它掩模。
还要注意的是，根据本发明的实施例具有它们自己特殊的优点。
第一实施例提供在相当晚的处理阶段(在触点水平)对ROM存储器进行编程，这允许制造过程中的大的灵活性。原则上，SOC器件200可以遵循一般的程序来处理，并且可以在相对较晚的阶段被定制。
第二实施例的实现可以是更简单的，但在制造过程中的灵活性较少，这是因为定制发生在非常早的处理阶段。
而且，值得注意的是，根据本发明，关于将闪存转换为只读(ROM)存储器，掩模处理方案要求一个或多个计算机的协助，该计算机被编程，以对用于光刻过程的图像掩模的布局，特别是对基线掩模的布局进行计算，并且，该计算机准备将在修改的CMOS基线掩模上创建的光刻图案。
本领域的技术人员熟知这样的计算机。该计算机被设置用于：接收作为输入数据的掩模的数字表示，该掩模或是关于非易失性技术闪存或是关于基线技术CMOS；根据所需要的Flash-ROM掩模处理，处理所述输入数据，从而获得基线掩模的数字表示的数据；以及输出那些基线掩模的数字表示，时间是在根据本发明的与Flash-ROM转换相关的计算完成之后。
因此，本发明也涉及计算机系统和程序，用于根据转换方法改变掩模的布局。

Claims (17)

1.一种用于将第一半导体器件(100)上的闪存单元(FC1；FC2)转换成第二半导体器件(200)上的ROM存储器单元(RC1；RC2；RM1；RM2)的方法，该第一和第二半导体器件(100；200)的每一个设置在半导体衬底(2’；2)上且每一个都包括相同的器件部分(110)和相同的布线方案(125)，所述布线方案(125)用于将器件部分分别连接至闪存单元和ROM存储单元；
闪存单元(FC1；FC2)由使用至少一个非易失性技术掩模的非易失性存储技术(Flash)制得，并且包括存取晶体管(AT1；AT2)和浮置晶体管(FT1；FT2)，该浮置晶体管(FT1；FT2)包括浮置栅极(FG1；FG2)以及控制栅极(FT1；FT2)；
ROM存储器单元(RC1；RC2；RM1；RM2)由使用至少一个基线掩模的基线技术(CMOS)制得，并且包括单栅极晶体管(T1；T2)，所述方法包括处理至少一个基线掩模的布局；该处理包括：
-将闪存单元(FC1；FC2)的布局并入所述至少一个基线掩模的布局中，
和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管(FT1；FT2)的布局，并通过将闪存单元的存取晶体管(AT1；AT2)的布局指定为ROM存储器单元的单栅极晶体管(T1；T2)的布局，将所述至少一个基线掩模中的闪存单元(FC1；FC2)的布局转换为一个ROM存储器单元(RC1；RC2；RM1；RM2)的布局。
2.如权利要求1所述的用于将闪存单元(FC1；FC2)转换为ROM存储器单元(RC1；RC2)的方法，其中
闪存单元(FC1)与同它共享公用触点(CT0)的第二闪存单元(FC2)配对，和
所述至少一个基线掩模的操作包括：
-在所述至少一个基线掩模中消除公用触点(CT0)的布局，和
-在之前的浮置晶体管(FT1；FT2)的位置创建ROM存储器单元(CC1；CC2)的触点的布局。
3.如权利要求2所述的用于将闪存单元转换为ROM存储器单元的方法，其中
创建ROM存储器单元触点(CC1；CC2)的布局包括：对所述至少一个基线掩模进行修改，以根据程序代码(C)中的位的比特值，对ROM存储器单元(CC1；CC2)进行编程，使用中的所述程序代码(C)向第二半导体器件(200)提供功能；并且，所述位被设置为存储在ROM存储器单元中。
4.如权利要求3所述的用于将闪存单元转换为ROM存储器单元的方法，其中
所述比特值或是具有第一位状态(“0”)或是具有第二位状态(“1”)值；在所述至少一个基线掩模的修改过程中，ROM存储器单元触点(CC1；CC2)的布局的创建仅仅发生在要存储的位具有第一和第二位状态值中的一个预定值的时候。
5.如权利要求2所述的用于将闪存单元转换为ROM存储器单元的方法，其中
所述至少一个基线掩模的处理包括：
创建第二半导体器件(200)的两个邻接的金属化水平(metal-1；metal-2)之间的路径(VIA1)的布局，和
修改所述至少一个基线掩模，根据程序代码(C)中的位的比特值，创建路径(VIA1)的布局，以对ROM存储器单元(CC1；CC2)进行编程，使用中的所述程序代码(C)向第二半导体器件(200)提供功能；并且，所述位被设置为存储在ROM存储器单元中。
6.如权利要求5所述的用于将闪存单元转换为ROM存储器单元的方法，其中
所述比特值或是具有第一位状态(“0”)或是具有第二位状态(“1”)值；在所述至少一个基线掩模的修改过程中，路径(VIA1)的创建仅仅发生在要存储的位具有第一和第二位状态值中的一个预定值的时候。
7.如权利要求2-6中的任一项所述的用于将闪存单元转换为ROM存储器单元的方法，其中，ROM存储器单元(CC1；CC2)包括接触杆(CS1；CS2)。
8.如权利要求2-7中的任一项所述的用于将闪存单元转换为ROM存储器单元的方法，其中，对所述至少一个基线掩模进行如下的处理：在被消除的公用触点(CT0)的位置处，定义场氧化层或浅沟槽隔离(STI)。
9.如权利要求1所述的用于将闪存单元(FC1；FC2)转换为ROM存储器单元(RC1；RC2)的方法，其中
闪存单元(FC1)与同它共享公用触点(CT0)的第二闪存单元配对，和
所述至少一个基线掩模的处理包括：
在所述至少一个基线掩模中消除浮置晶体管(FT1；FT2)的布局，和
在公用触点(CT0)和单栅极晶体管(T1；T2)之间创建连接路径(L1；L3)的布局。
10.如权利要求9所述的用于将闪存单元转换为ROM存储器单元的方法，其中
连接路径(L1；L3)的布局的创建包括：修改所述至少一个基线掩模，以根据程序代码(C)中的位的比特值对ROM存储器单元(RM1；RM2)进行编程，使用中的所述程序代码(C)向第二半导体器件(200)提供功能；并且，所述位被设置为存储在ROM存储器单元(RM1；RM2)中。
11.如权利要求10所述的用于将闪存单元转换为ROM存储器单元的方法，其中
所述比特值或是具有第一位状态(“0”)或是具有第二位状态(“1”)值；在所述至少一个基线掩模的修改过程中，连接路径(L1；L3)的布局的创建仅仅发生在要存储的位具有第一和第二位状态值中的一个预定值的时候。
12.如权利要求11所述的用于将闪存单元转换为ROM存储器单元的方法，其中，以如下方式处理所述至少一个基线掩模：
如果，在所述至少一个基线掩模的修改中，没有发生连接路径(L1；L3)的布局的创建，那么，在被消除的浮置晶体管(FT1；FT2)的位置处，定义场氧化层或浅沟槽隔离(STI)。
13.如上述权利要求中的任一项所述的用于将闪存单元转换为ROM存储器单元的方法，其中，
所述至少一个基线掩模至少包括下列之一：
-用于定义有源区({Active}CMOS)的掩模，
-用于定义多晶硅区({Poly}CMOs)的掩模，
-用于定义接触区({CONT}CMOS)的掩模，
-用于定义局部互联区({LIL}CMOS)的掩模，和
-在第二半导体器件(200)上，用于定义轻掺杂区({LDD}CMOS)的掩模。
14.如上述权利要求中的任一项所述的用于将闪存单元转换为ROM存储器单元的方法，其中，
闪存单元(FC1；FC2)与外围电路(130)设置在一起，该外围电路(130)设置在布线方案(125)与闪存单元(FC1；FC2)之间，以控制闪存单元的操作，和
所述至少一个基线掩模的处理包括所述至少一个基线掩模的修改，该修改用于将外围电路(130)所包括的任意n-沟道和p-沟道器件(HPM；HNM；nMOS；pMOS)分别转换为基线CMOS n-沟道和p-沟道器件。
所述修改与至少下列之一有关：
-用于定义p-阱区和n-阱区({Pwell}、{Nwell})的所述至少一个基线掩模的布局，
-用于定义栅氧化层区({G02})的掩模的布局，和
-在第二半导体器件(200)上，用于定义轻掺杂区({LDD})的所述至少一个基线掩模的布局。
15.如上述权利要求中的任一项所述的用于将闪存单元转换为ROM存储器单元的方法，其中，第二半导体器件(200)的制造包括使用所述至少一个基线掩模的光刻处理。
16.一种包括ROM存储器单元(RC1；RC2；RM1；RM2)的第二半导体器件(200)，其由包括闪存单元(FC1；FC2)的第一半导体器件(100)转换而来；
第一和第二半导体器件(100；200)每一个包括相同的器件部分(110)和相同的布线方案(125)，布线方案(125)用于将器件部分分别连接至闪存单元和ROM存储单元，其中
在光刻处理中通过下列步骤由ROM存储单元代替闪存单元：
-将闪存单元(FC1；FC2)的布局并入所述至少一个基线掩模的布局中，和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管(FT1；FT2)的布局，并通过将闪存单元的存取晶体管(AT1；AT2)的布局指定为ROM存储单元的单栅极晶体管(T1；T2)的布局，将所述至少一个基线掩模中的闪存单元(FC1；FC2)的布局转换为ROM存储器单元(RC1；RC2；RM1；RM2)的布局。
17.一种用于根据权利要求1所述的方法对基线掩模的布局进行计算的计算机程序，其中，在被加载入计算机后，计算机程序使该计算机进行下列操作：
处理基线技术中所使用的至少一个基线掩模的布局；该处理包括：
-将闪存单元(FC1；FC2)的布局并入所述至少一个基线掩模的布局中，和
-通过在所述至少一个基线掩模中消除来自闪存单元的布局的浮置晶体管(FT1；FT2)的布局，并通过将闪存单元的存取晶体管(AT1；AT2)的布局指定为ROM存储单元的单栅极晶体管(T1；T2)的布局，将所述至少一个基线掩模中的闪存单元(FC1；FC2)的布局转换为ROM存储器单元(RC1；RC2；RM1；RM2)的布局。
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