KR101160720B1 - 플래시-ｒｏｍ 메모리 셀의 레이아웃 변환 방법, 반도체 소자 및 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체 - Google Patents

플래시-ｒｏｍ 메모리 셀의 레이아웃 변환 방법, 반도체 소자 및 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체 Download PDF

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Abstract

제 1 반도체 소자 상의 플래시 메모리 셀을 제 2 반도체 소자 상의 ROM 메모리 셀로 변환하는 방법으로서, 상기 제 1 및 제 2 반도체 소자는 각각 반도체 기판 상에 구성되고, 각각 동일한 소자 부분과, 상기 소자 부분을 상기 플래시 메모리 셀 및 상기 ROM 메모리 셀에 각각 배선하기 위한 동일한 배선 조직을 포함하며, 상기 플래시 메모리 셀은 적어도 하나의 비휘발성 기술 마스크를 이용하는 비휘발성 메모리 기술(플래시)로 제조되고, 액세스 트랜지스터와 플로팅 트랜지스터 - 상기 플로팅 트랜지스터는 플로팅 게이트와 제어 게이트를 포함함 - 를 포함하며, 상기 ROM 메모리 셀은 적어도 하나의 기선 마스크를 이용하는 기선 기술(CMOS)로 제조되고, 단일 게이트 트랜지스터를 포함하되, 상기 방법은 상기 적어도 하나의 기선 마스크의 레이아웃을 조작하는 단계를 포함하고, 상기 조작 단계는 상기 플래시 메모리 셀의 레이아웃을 상기 적어도 하나의 기선 마스크의 레이아웃 내에 포함시키는 단계와, 상기 적어도 하나의 기선 마스크를 통해 상기 플래시 메모리 셀의 상기 레이아웃으로부터 상기 플로팅 트랜지스터에 대한 레이아웃을 제거하고, 상기 ROM 메모리 셀의 상기 단일 게이트 트랜지스터의 레이아웃으로서 상기 플래시 메모리 셀의 상기 액세스 트랜지스터의 레이아웃을 설계함으로써, 상기 적어도 하나의 기선 마스크 내의 상기 플래시 메모리 셀의 상기 레이아웃을 하나의 ROM 메모리 셀의 레이아웃으로 변환하는 단계를 포함하는 플래시-ROM 메모리 셀 변환 방법이 개시된다.

Description

플래시-ＲＯＭ 메모리 셀의 레이아웃 변환 방법, 반도체 소자 및 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체{FLASH- AND ROM- MEMORY}
본 발명은 플래시 메모리를 ROM 메모리로 변환하는 방법에 관한 것이다. 또한, 본 발명은 이와 같이 변환된 ROM 메모리를 포함하는 반도체 소자에 관한 것이다.
현재 ULSI 기술에서, 많은 반도체 소자는 'SOC(system-on-chip)' 소자로서 제조된다. 이러한 SOC에서는, 처음에 개별적으로 제조된 디바이스 구조들이 단일 칩 상에 조합된다. 이것은, 예컨대 아날로그 바이폴라 (비휘발성) 메모리와 로직 CMOS 기술을 작은 반도체 영역 상에 조합할 수 있게 한다.
통상적으로, 기선 기술(baseline technology)에 대한 주류 공정은 옵션으로 하나 또는 그 이상의 다른 기술을 포함하는 것으로까지 확장된다. 전형적으로, 기선 기술은 단일 레벨 폴리-Si 제조 기술을 요구하는 CMOS 기술과 관련된다. 아날로그 바이폴라 (비휘발성) 메모리와 같이 다중 레벨 폴리-Si 제조 기술을 요구하는 다른 기술이 기선 기술에 포함된다.
많은 SOC 소자에는 프로그램가능 비휘발성 메모리 부분이 내장된다. 이 프로그램가능 비휘발성 메모리는 예컨대 플래시 메모리이다.
플래시 메모리는 SOC 소자에서 사용되어 SOC 소자의 기능을 프로그래밍할 수 있게 한다. 플래시 메모리에 저장된 프로그램은 SOC 소자의 기능을 제어할 수 있다. 특히, 이러한 SOC 소자를 포함하는 제품의 개발 단계 동안에는 플래시 메모리가 유용한데, 이는 프로그램 코드가 약간의 수정이 요구될 수도 있기 때문이다.
제품의 개발 이후에 프로그램 코드가 완성된다. 그 경우, SOC 소자 상에서의 플래시 메모리의 사용은 더 이상 필수적인 것이 아니며, ROM(read-only-memory)과 같은 더욱 영구적인 비휘발성 메모리는 프로그램 코드를 유지시키기에 충분하다.
많은 경우에 있어서, 플래시 메모리를 포함하는 SOC 소자의 비용은 ROM 메모리를 포함하는 SOC 소자에 비해 상대적으로 높은데, 이는 플래시 메모리의 제조가 전술한 바와 같은 기선 CMOS 기술에 속하지 않는 추가의 프로세싱 단계를 필요로 하기 때문이다. 그러나 ROM 메모리는 기선 기술에 의해 제조될 수 있다.
그러나 SOC 소자를 재설계함으로써 플래시 메모리를 코딩된 ROM 메모리로 완전히 교체하는 것은 비용이 많이 든다. 전형적으로, 이것은 메모리의 레이아웃 및 그것의 칩 상 배선(on-chip wiring)의 재배치를 요구할 것이다. 결과적으로, 그 경우에 모든 마스크는 재설계되어야 할 것이다.
US 6,717,208에는 ROM 메모리로의 변환에 의해 메모리 콘텐츠를 보호하는 플래시 메모리 디스에이블링 방법이 개시되어 있다. 이 방법은 게이트 마스크 및 임 플란트 코드 마스크가 주어진 플래시 메모리 셀 위에 배치되는 단계를 포함한다. 그 후, 필드 산화물 층이 논리적으로 함께 추가된 마스크를 통해 셀의 기판 층 내에 제조된다. 특정 셀을 디스에이블링시키는 필드 산화물 형성과는 별개로, 이 방법은 변환된 셀을 그대로 남겨 놓는다.
불리하게도, 완전한 공정 흐름(플래시 메모리 셀의 생성을 포함함)은 손상되지 않은 상태를 유지하고, 게이트 마스크 및 임플란트 코드 마스크의 위치를 지정하는 전술한 단계만이 수정된다. 또한, 종래기술의 방법은 플래시 메모리 셀을 ROM 메모리 셀로 부분적으로만 변환시키고자 하는 것이다.
종래기술의 US 6,803,283로부터는 LDD 영역의 주입 단계를 조작함으로써 플래시 메모리 셀을 상수-OFF MOSFET(constant-OFF MOSFET)로 변환시킬 수 있는 방법이 알려져 있다. 이 방법은 저장될 프로그램 코드에 따라 LDD 임플란트 마스크(들)의 수정을 요구한다. 불리하게도, 이 방법은 이러한 소자의 온 전류(on current)가 여전히 중요할 수 있기 때문에 충분히 강건한 것은 아닐 수 있다.
또한, US2004/0195589에는 채널의 도전성과는 반대인 도전성의 불순물을 플로팅 게이트 셀 채널 영역에 주입함으로써 플래시 메모리 셀로부터 ROM 메모리 셀을 제조하는 방법이 개시되어 있다. 이를 위해, 기존의 마스크는 저장될 프로그램 코드에 따라 플래시 메모리 셀을 변경시키도록 수정되어야 한다. 이것은 비트라인 전류의 크기 및 주변기기 회로에 대해 불리한 관계를 가질 수도 있다.
보다 일반적으로, 종래 기술의 방법들은 SOC 소자의 제조 공정의 수정이 공정 흐름에서 비교적 초기 단계에 필요하다는 단점을 갖는다. 프로그램 코드를 ROM 메모리 내에 포함시키는 동안(즉, 주문 맞춤(customization) 동안), SOC 소자는 제조 공정에서 초기에 그들의 주문자 특정 프로그램 코드를 획득하는데, 이것은 업주가 바라는 고성능 제조 공정의 유연성을 감소시킨다.
본 발명의 목적은, 플래시 메모리 레이아웃의 ROM 메모리 레이아웃으로의 임의의 재설계 없이, 기선 공정에서 'SOC' 소자로 완전히 변환된 플래시-ROM의 제조를 가능하게 하는 플래시-ROM 메모리 변환 방법을 제공하는 데 있다.
이 목적은 제 1 반도체 소자 상의 플래시 메모리 셀을 제 2 반도체 소자 상의 ROM 메모리 셀로 변환하는 방법으로서, 상기 제 1 및 제 2 반도체 소자는 각각 반도체 기판 상에 구성되고, 각각 동일한 소자 부분과, 상기 소자 부분을 상기 플래시 메모리 셀 및 상기 ROM 메모리 셀에 각각 배선하기 위한 동일한 배선 조직을 포함하며, 상기 플래시 메모리 셀은 적어도 하나의 비휘발성 기술 마스크를 이용하는 비휘발성 메모리 기술(플래시)로 제조되고, 액세스 트랜지스터와 플로팅 트랜지스터 - 상기 플로팅 트랜지스터는 플로팅 게이트와 제어 게이트를 포함함 - 를 포함하며, 상기 ROM 메모리 셀은 적어도 하나의 기선 마스크를 이용하는 기선 기술(CMOS)로 제조되고, 단일 게이트 트랜지스터를 포함하되, 상기 방법은 상기 적어도 하나의 기선 마스크의 레이아웃을 조작하는 단계를 포함하고, 상기 조작 단계는 상기 플래시 메모리 셀의 레이아웃을 상기 적어도 하나의 기선 마스크의 레이아웃 내에 포함시키는 단계와, 상기 적어도 하나의 기선 마스크를 통해 상기 플래시 메모리 셀의 상기 레이아웃으로부터 상기 플로팅 트랜지스터에 대한 레이아웃을 제거하고, 상기 ROM 메모리 셀의 상기 단일 게이트 트랜지스터의 레이아웃으로서 상기 플래시 메모리 셀의 상기 액세스 트랜지스터의 레이아웃을 설계함으로써, 상기 적어도 하나의 기선 마스크 내의 상기 플래시 메모리 셀의 상기 레이아웃을 하나의 ROM 메모리 셀의 레이아웃으로 변환하는 단계를 포함하는 플래시-ROM 메모리 셀 변환 방법에 의해 달성된다.
본 발명은 ROM 메모리 셀의 위치가 플래시 메모리 셀의 위치에 대해 실질적으로 변화하지 않는다는 이점을 제공한다. 따라서, 그 설계(레이아웃 및 칩 상 배선)는 영향을 받지 않고, ROM 메모리 셀의 코딩은 플래시 메모리 셀 내에 저장된 코드와 상응한다. 따라서 새로운 에러 소스를 유발할 위험성은 최소로 유지된다.
바람직한 제 1 실시예에서, 본 발명은 전술한 방법과 관련되는데, 플래시 메모리 셀은 공통 콘택트를 공유하는 제 2 플래시 메모리 셀과 한 쌍을 이루며, 적어도 하나의 기선 마스크의 조작은 상기 적어도 하나의 기선 마스크로부터 상기 공통 콘택트의 레이아웃을 제거하는 단계와, 상기 플로팅 트랜지스터의 위치에서 ROM 메모리 셀 콘택트에 대한 레이아웃을 생성하는 단계를 포함한다.
이 실시예에서, 플래시 내에서 전개된 프로그램 코드는 ROM 셀 콘택트의 레벨에서 구현될 것이다. 본 발명은 주어진 유형의 SOC 소자에 대한 기선 기술 공정 흐름이 비교적 늦은 제조 공정 스테이지에서 발생할 맞춤 제작과는 상관없이 유연한 방식으로 수행될 수 있다는 이점을 제공한다.
제 2 실시예에서, 본 발명은 전술한 방법과 관련되는데, 플래시 메모리 셀은 공통 콘택트를 공유하는 제 2 플래시 메모리 셀과 쌍을 이루고, 상기 적어도 하나의 기선 마스크 조작 단계는 상기 적어도 하나의 기선 마스크로부터 상기 플로팅 트랜지스터의 상기 레이아웃을 제거하는 단계와, 상기 공통 콘택트와 상기 단일 게이트 트랜지스터 사이의 접속 경로에 대한 레이아웃을 생성하는 단계를 포함한다.
이 실시예에서, 플래시 내에서 전개된 프로그램 코드는 단일 게이트 트랜지스터와 ROM 메모리 셀의 하나의 콘택트 사이의 활성 영역 커넥션의 레벨에서 구현될 것이다. 여기서, 본 발명은 기선 마스크의 조작이 비교적 최소이고 비교적 간단하다는 이점을 제공한다.
또한, 본 발명에 따르면, 셀들과 주변기기 회로 사이의 배선을 변화시키지 않은 플래시 메모리 셀의 기선 기술 트랜지스터로의 변환 및 플래시 메모리의 주변기기 회로에서 기선 기술 트랜지스터로의 변환은, 플래시 메모리 셀로부터의 판독 동작의 특성과 동일한 특성을 갖는 적어도 ROM 메모리 셀로부터의 판독 동작을 유지시킬 가능성을 제공한다.
본 발명은 또한 플래시 메모리 셀을 포함하는 제 1 반도체 소자로부터 변환된 ROM 메모리 셀을 포함하는 제 2 반도체 소자로서, 상기 제 1 및 제 2 반도체 소자는 각각 동일한 소자 부분과, 상기 플래시 메모리 셀 및 상기 ROM 메모리 셀에 상기 소자 부분을 배선하는 동일한 배선 조직을 포함하되, 상기 플래시 메모리 셀은, 상기 플래시 메모리 셀의 레이아웃을 적어도 하나의 기선 마스크의 레이아웃 내로 포함시키고, 상기 적어도 하나의 기선 마스크을 통해 상기 플래시 메모리 셀의 상기 레이아웃으로부터 상기 플로팅 트랜지스터에 대한 레이아웃을 제거하고 상기 ROM 메모리 셀의 상기 단일 게이트 트랜지스터의 레이아웃으로서 상기 플래시 메모리 셀의 액세스 트랜지스터의 레이아웃을 설계함으로써, 리소그래픽 프로세싱 동안에 상기 ROM 메모리 셀에 의해 대체되는 반도체 소자에 관한 것이다.
또한, 본 발명은 플래시-ROM 변환 방법에 따라 기선 마스크의 레이아웃에 대한 계산을 실행하되, 컴퓨터 상에 로딩된 후, 상기 기선 기술에 사용되는 적어도 하나의 기선 마스크의 레이아웃을 조작하는 동작을 상기 컴퓨터가 실행하게 하는 컴퓨터 프로그램으로서, 상기 조작은 플래시 메모리 셀(FC1, FC2)의 레이아웃을 상기 적어도 하나의 기선 마스크의 상기 레이아웃 내에 포함시키는 조작과, 상기 적어도 하나의 기선 마스크을 통해 상기 플래시 메모리 셀의 상기 레이아웃으로부터 상기 플로팅 트랜지스터(FT1, FT2)에 대한 레이아웃을 제거하여 상기 ROM 메모리 셀의 상기 단일 게이트 트랜지스터(T1, T2)의 레이아웃으로서 상기 플래시 메모리 셀의 액세스 트랜지스터(AT1, AT2)의 레이아웃을 설계함으로써, 상기 적어도 하나의 기선 마스크 내의 상기 플래시 메모리 셀(FC1, FC2)의 상기 레이아웃을 ROM 메모리 셀(RC1, RC2, RM1, RM2)의 레이아웃으로 변환하는 조작을 포함하는 컴퓨터 프로그램에 관한 것이다.
이하, 본 발명은, 단지 예시의 목적으로 이용되며, 첨부한 청구범위에 정의된 바와 같은 보호범주를 제한하는 것으로 의도된 것이 아닌 몇몇 도면을 참조하여 설명될 것이다.
도 1은 SOC 소자의 플래시-ROM 변환을 개략적으로 도시한 도면,
도 2는 예시적인 평면형 2T 비휘발성 메모리 셀의 단면도를 개략적으로 도시한 도면,
도 3은 플래시 메모리 섹션(120)에서 사용된 바와 같은 트랜지스터 유형의 단면도를 개략적으로 도시한 도면,
도 4는 ROM 메모리 셀로 변환될 2T 플래시 메모리 셀의 장치를 도시한 전기회로도,
도 5는 본 발명의 제 1 실시예에서 플래시 메모리 셀로부터 변환된 ROM 메모리 셀의 장치를 도시한 전기 회로도,
도 6은 변환될 플래시 메모리 셀의 레이아웃 평면도,
도 7은 도 6에 도시한 플래시 메모리 셀의 Ⅶ-Ⅶ 라인 단면도,
도 8은 변환될 플래시 메모리 셀의 레이아웃 내의 몇몇 마스크 영역의 평면도,
도 9는 본 발명의 제 1 실시예에 따라 변환된 ROM 메모리 셀의 레이아웃 평면도,
도 10(a) 및 도 10(b)는 각각 도 9에 도시한 ROM 메모리 셀의 XA-XA 및 XB-XB 라인 단면도,
도 11(a) 및 도 11(b)는 각각 접촉식 콘택트 스터드 및 비접촉식 콘택트 스터드에 대한 ROM 메모리 셀의 XA-XA 라인 단면도,
도 12는 본 발명의 제 2 실시예에서 ROM 메모리 셀의 장치를 도시한 전기 회 로도,
도 13은 본 발명의 제 2 실시예에 따라 변환된 ROM 메모리 셀의 레이아웃 평면도,
도 14(a)는 제 1 접속 경로 L1 전체에 걸쳐 커넥션을 포함하는 ROM 메모리 셀의 단면도,
도 14(b)는 제 접속 3 경로 L3 전체에 걸쳐 커넥션을 전혀 포함하지 않는 ROM 메모리의 단면도,
도 15는 제 2 절연 층 및 비트라인이나 'metal-1' 커넥션의 정의 이후의 ROM 메모리 셀의 단면도이다.
도 1은 SOC 소자의 플래시-ROM 변환을 개략적으로 도시하고 있다.
제 1 SOC 소자(100)는 기선 기술에 의해 생산된 소자 부분(110)을 포함한다. 소자 부분(110)에는 플래시 섹션(120)이 내장된다. 상징적으로, 소자 부분(110)과 플래시 섹션(120) 사이의 배선 조직은 영역(125)으로 표시된다. 플래시 메모리 섹션(120)은 주변기기 회로(130)와 플래시 메모리 부분(140)을 포함한다. 주변기기 회로(130)는 한쪽 측면이 소자 부분(110)의 배선 조직(125)에 접속되고, 다른 쪽 측면이 플래시 메모리 부분(140)에 접속된다. 플래시 메모리 부분(140)은 다수의 플래시 메모리 셀을 포함하며, 다수의 플래시 메모리 셀 내에 프로그램 코드 C를 보유하도록 구성된다. 프로그램 코드 C는 그것의 동작 동안에 SOC 소자(100)에 기 능을 제공하는 프로그램과 관련된다.
주변기기 회로(130)는, 당업자에게 알려져 있는 바와 같이, 플래시 메모리의 기록, 소거 및 판독 동작을 수행하도록 배치된 고전압 드라이버 회로를 포함한다.
프로그램 코드 C는 '0' 또는 '1'의 값을 가질 수 있는 비트로 표현된다. 프로그램 코드 C의 각 비트는 플래시 메모리 부분(140) 내의 다수의 플래시 메모리 셀의 단일 메모리 셀에 개별적으로 저장될 수 있다.
SOC 소자(100)의 충분한 기능이 획득될 때까지 프로그램 코드 C가 처리되는 SOC 소자(100)에 대한 개발 단계 이후, 프로그램 코드 C는 통합되어 ROM 내에 주입될 수 있다. 화살표(150)로 표시된 바와 같이 플래시-ROM 변환은 제 1 SOC 소자(100)가 제 2 SOC 소자(200)로 변환되는 것이다.
본 발명에 따르면, 제 2 SOC 소자(200)는 제 1 소자(100)에서와 동일한 소자 부분(110), 및 ROM 메모리 섹션(160)을 포함한다. ROM 메모리 섹션(160)은 배선 조직(125)에 의해 소자 부분(110)에 접속되는데, 이 배선 조직(125)은 제 1 SOC 소자(100) 내의 배선 조직과 동일하다. 이 조건은 SOC 소자의 설계에 대한 임의의 변경 없이 플래시-ROM 변환을 허용한다.
ROM 메모리 섹션(160)은 다수의 ROM 메모리 셀을 포함하며, 다수의 ROM 메모리 셀 내에 통합형 프로그램 코드 C를 보유하도록 구성된다.
본 발명의 방법(150)은 SOC 소자의 설계에 대한 임의의 변경 없이 플래시 메모리 부분(140)을 ROM 메모리 부분(160)으로 교체할 수 있다. SOC 소자(100, 200)의 소자 부분(100) 내의 모든 전자적 기본 원칙은 방법(150)에 의한 영향을 받지 않은 상태로 유지된다. 또한, 소자 부분(110)과 ROM 셀 메모리 섹션(160) 사이의 배선 조직(125)은 소자 부분(100)과 플래시 메모리 섹션(120) 사이의 배선 조직과 동일하다.
재설계를 하지 않는 조건 하에서, 또한 ROM 메모리 섹션(160)의 셀 내의 비트의 전자 응답(즉, 판독 특성)이 플래시 메모리 섹션(120)의 셀 내의 비트의 전자 응답과 동일해야 하기 때문에, 플래시-ROM 변환(150)의 기본 개념은 기선(즉, CMOS) 호환가능 성분에 대해 플래시 메모리 부분(140) 내의 플래시 메모리 셀과 주변기기 회로(130) 내의 고전압 드라이버 회로 모두의 수정을 포함한다.
이하, 본 발명의 방법은 도 2에 도시한 플래시 메모리 장치의 변환을 예로 들어 설명될 것이다.
도 2는 예시적인 평면형 2T 비휘발성 메모리 셀의 단면도를 개략적으로 도시하고 있다.
도시한 2T 비휘발성 메모리 셀(1)(플래시 셀이라고 알려져 있음)은 평면형이고, 2개의 상이한 트랜지스터, 즉 이중 게이트(또는 플로팅) 트랜지스터 FT 및 단일 게이트(또는 액세스) 트랜지스터 AT를 포함한다.
p-형 기판(2') 상에는 n-형 드레인 영역(3), n-형 소스 영역(4) 및 n-형 도핑 접속 영역(5)이 형성된다. 표면에는, 드레인 영역(3)과 도핑 접속 영역(5) 사이에 플로팅 게이트(6)가 얇은 게이트 산화물(7) 상에 형성된다. 플래시 애플리케이션의 경우, 얇은 게이트 산화물(7)의 두께는 실제 주입량에 따라 5nm 내지 10nm 사이가 될 수 있다. 플로팅 게이트(6)의 상측에는 제어 게이트(8)가 형성된다. 제어 게이트(8)는 중간 유전체 층(14), 예컨대 실리콘 이산화물, 실리콘 이산화물/실리콘 질화물 또는 실리콘 이산화물/실리콘 질화물/실리콘 이산화물 층에 의해 플로팅 게이트(6)와는 이격된다. 절연 측면 스페이서(9)는 플로팅 게이트(6) 및 제어 게이트(8)의 스택 측면에 형성된다. 플로팅 게이트(6)는 전하를 제어가능하게 보유하도록 구성되며, 제어 게이트(8)는 수반된 플로팅 게이트(6)에 대한 판독, 저장 및 소거 동작을 제어하도록 구성된다. 이러한 플로팅 게이트(6) 및 제어 게이트(8)의 스택에 인접하게, 도핑 접속 영역(5)과 소스 영역(4) 사이에는 액세스 게이트(10)가 기판(2')의 표면 상에 있는 얇은 게이트 산화물(7) 상에 형성된다. 본원에 도시한 바와 같이, 액세스 트랜지스터는 플로팅 게이트(6), 절연 층(14), 제어 게이트(8)의 스택과 유사한 스택을 포함할 수 있지만, 이와 달리 액세스 게이트는 또한 단일 층만으로 구성된 구조물을 포함할 수 있다. 또한, 액세스 게이트(10)의 측벽은 절연 스페이서(11)로 피복된다. 드레인 영역(3)과 소스 영역(4)은 제각각의 드레인 콘택트(12) 및 소스 콘택트(13)에 의해 각각 드레인 라인 및 소스 라인에 접속된다. 액세스 트랜지스터 AT는 접속 영역(5)에 의해 플로팅 트랜지스터 FT에 접속된다.
단일 게이트 또는 액세스 트랜지스터 AT는 이중 게이트 트랜지스터 FT의 선택을 위한 액세스 게이트로서 작용하도록 구성된다.
전형적으로, 플래시 메모리 셀은 도 1에 도시한 바와 같이 메모리 어레이(140) 내에 구성된다. 이러한 어레이에서, 2개의 인접한 플래시 메모리 셀은 단일 소스(또는 드레인) 및 그 소스(또는 드레인) 엘리먼트로의 콘택트를 공유할 수 있다. 이러한 플래시 메모리는 비교적 높은 메모리 셀 밀도를 제공한다.
도 3은 플래시 메모리 섹션(120)에서 사용된 바와 같은 트랜지스터 유형의 단면도를 개략적으로 도시하고 있다.
트랜지스터 유형은 주변기기 회로(130)와 플래시 메모리 부분(140) 모두로부터의 소자를 포함한다.
반도체 기판(1) 상에는 매립형 n-웰 영역 BNW가 위치한다. 매립형 n-웰 영역 BNW 상에는 p-도핑 영역 플래시-Pwell(플래시 매트릭스라고도 알려져 있음)이 위치한다. p-도핑 영역 플래시-Pwell의 상측에는 플래시 메모리 셀 FC1, FC2, FC01, FC02가 위치하며, 액세스 트랜지스터 AT 및 플로팅 트랜지스터 FT를 포함한다. 소스/드레인 영역 SD는 동작 동안 플로팅 트랜지스터 FT 및 액세스 트랜지스터 AT 아래의 p-도핑 영역 플래시-Pwell의 도전성을 제어하도록 제공된다. p-도핑 영역 플래시-Pwell은 얕은 트렌치 소자 분리막 STI 형태의 소자 분리막에 의해 분리된다. 도 3에 도시한 바와 같은 플래시 메모리 셀은 도 2를 참조하여 설명한 플래시 메모리 셀과 유사하다.
주변기기 회로(130)로부터의 트랜지스터 소자는 HV-nMOSFET HNM, HV-pMOSFET HPM과 같은 고전압(HV) 소자, 및 nMOSFET nMOS 및 pMOSFET pMOS와 같은 기선(중간 전압(MV)) 소자를 포함한다.
전형적으로, HV 소자는 10V 이상의 전압용으로 구성된 소자이다. 이러한 소자는 약 20nm 정도의 게이트 산화물 두께를 갖는다. MV 소자는 전형적으로 약 3V의 전압용으로 구성된 소자이다. 이러한 중간 전압 소자의 게이트 산화물 두께는 6-9nm이다.
HV-nMOSFET HNM은 또한 매립형 n-웰 영역 BNW 상에 위치하며, 매립형 n-웰 영역 BNW 상에는 제 1 p-웰 영역 HPW가 위치한다. 제 1 p-웰 영역 HPW의 상측에는 제 1 HV 게이트 산화물 OXHP, 폴리-Si 층 PSB 및 게이트 전극 층 LGE(예를 들어, 실리사이드 또는 금속을 포함함)을 포함하는 스택이 위치한다. 이 스택은 스페이서 SP에 의해서 분리된다. 스택 OXHP, PSB, LGE 옆에는 소스/드레인 영역 SDHP가 제 1 p-웰 영역 HPW에 위치한다. HV-nMOSFET HNM은 기판 내에서 얕은 트렌치 소자 분리막 STI 형태의 소자 분리막에 의해 분리된다. HV 애플리케이션으로 인해, 제 1 HV 게이트 산화물 OXHN은 HV 애플리케이션과 호환가능한 두께, 예를 들어 20nm를 갖는다.
HV-pMOSFET HPM은 제 1 n-웰 영역 HNW 상에 위치한다. 제 1 n-웰 영역 HNW의 상측에는 제 2 HV 게이트 산화물 OXHP, 폴리-Si 층 PSB 및 게이트 전극 층 LGE를 포함하는 스택이 위치한다. 이 스택은 스페이서 SP에 의해 분리된다. 스택 OXHP, PSB, LGE 옆에는 소스/드레인 영역 SDHN이 제 1 n-웰 영역 HNW 내에 위치한다. HV-pMOSFET HPM은 기판 내에서 얕은 트렌치 소자 분리막 STI 형태의 소자 분리막에 의해 분리된다. HV 애플리케이션으로 인해, 제 2 HV 게이트 산화물 OXHP는 HV 애플리케이션과 호환가능한 두께, 예를 들어 20nm를 갖는다.
nMOSFET nMOS는 제 2 p-웰 영역 PW 상에 위치한다. 제 2 p-웰 영역 PW의 상측에는 n-MOS 게이트 산화물 OXN, 폴리-Si 층 PSB 및 게이트 전극 층 LGE를 포함하는 스택이 위치한다. 이 스택은 스페이서 SP에 의해 분리된다. 스택 OXN, PSB, LGE 옆에는 소스/드레인 영역 SDN이 제 2 p-웰 영역 PW 내에 위치한다. nMOSFET nMOS는 기판 내에서 얕은 트렌치 소자 분리막 STI 형태의 소자 분리막에 의해 분리된다.
nMOSFET nMOS는 주변기기 회로(130)에서 2개의 수정안으로 사용될 수 있는데, 제 1 nMOS 형은 로직 레벨에서 사용되고, 제 2 nMOS 형은 중간 전압 레벨에서 사용된다. 로직 레벨 애플리케이션의 경우, n-MOS 게이트 산화물 OXN은 예컨대 3-5nm의 두께를 갖는다. MV 애플리케이션의 경우, 게이트 산화물 OXN은 예컨대 6-9nm의 두께를 갖는다.
pMOSFET pMOS는 제 2 n-웰 영역 NW 상에 위치한다. 제 2 n-웰 영역 NW의 상측에는 p-MOS 게이트 산화물 OXP, 폴리-Si 층 PSB 및 게이트 전극 층 LGE를 포함하는 스택이 위치한다. 이 스택은 스페이서 SP에 의해 분리된다. 스택 OXP, PSB, LGE 옆에는 소스/드레인 영역 SDP가 제 2 n-웰 영역 NW에 위치한다. pMOSFET pMOS는 기판 내에서 얕은 트렌치 소자 분리막 STI 형태의 소자 분리막에 의해 분리된다.
pMOSFET pMOS는 주변기기 회로(130)에서 2개의 수정안으로 사용될 수 있는데, 제 1 pMOS 형은 로직 레벨에서 사용되고, 제 2 pMOS 형은 중간 전압 레벨에서 사용된다. 로직 레벨 애플리케이션의 경우, p-MOS 게이트 산화물 OXP는 예컨대 3-5nm의 두께를 갖는다. 중간 전압 애플리케이션의 경우, p-MOS 게이트 산화물 OXP는 예컨대 6-9nm의 두께를 갖는다.
소스/드레인 영역 SD, SDHP, SDHN, SDN, SDP는 제각각의 웰 영역의 도전성, 즉 n-형 또는 p-형에 따라 제각각의 약하게 도핑된 영역 FDD, nLDD, pLDD, nDD, pDD와 제각각의 강하게 도핑된 영역 nHDD 또는 pHDD를 포함한다.
플래시 메모리 셀의 소스/드레인 영역 SD는 플래시 메모리 소자에 대해 호환가능한 약하게 도핑된 영역 FDD, 및 n-형의 강하게 도핑된 영역 nHDD를 포함한다.
HV-nMOSFET HNM의 소스/드레인 영역 SDHN은 HV n-형 소자에 대해 호환가능한 약하게 도핑된 영역 nLDD, 및 n-형의 강하게 도핑된 영역 nHDD를 포함한다.
HV-pMOSFET HPM의 소스/드레인 영역 SDHP는 HV p-형 소자에 대해 호환가능한 약하게 도핑된 영역 pLDD, 및 p-형의 강하게 도핑된 영역 pHDD를 포함한다.
nMOSFET nMOS의 소스/드레인 영역 SDN은 nMOSFET 애플리케이션에 대해 호환가능한 약하게 도핑된 영역 nDD, 및 n-형의 강하게 도핑된 영역 nHDD를 포함한다.
pMOSFET pMOS의 소스/드레인 영역 SDP에는 pMOSFET 애플리케이션에 대해 호환가능한 약하게 도핑된 영역 pDD, 및 p-형의 강하게 도핑된 영역 pHDD를 포함한다.
명료성을 위해, 약하게 도핑된 영역의 상세 사항은 도 3에 도시하지 않는다.
도 4는 ROM 메모리 셀로 변환될 2T 플래시 메모리 셀들의 장치를 도시한 전기 회로도이다.
이 장치는 제 1 2T 플래시 메모리 셀 FC1 및 제 2 2T 플래시 메모리 셀 FC2를 포함한다.
이 장치에서, 제 1 2T 플래시 메모리 셀 FC1 및 제 2 2T 플래시 메모리 셀 FC2는 공통 (바람직하게는 드레인) 콘택트 CT0을 공유하며, 이 공통 콘택트 CT0은 제 1 2T 플래시 메모리 셀 FC1 및 제 2 2T 플래시 메모리 셀 FC2에 접속된다.
제 1 2T 플래시 메모리 셀은 제 1 플로팅 게이트 트랜지스터 FT1 및 제 1 액세스 트랜지스터 AT1을 포함하며, 이 제 1 액세스 트랜지스터 AT1은 AT1과 FT1 사이에서 예컨대 도 2에 도시한 접속 영역(5)과 유사한 제 2 커넥션 AL2에 의해 제 1 플로팅 게이트 트랜지스터 F1에 접속된다. 또한, 제 1 2T 플래시 메모리 셀 FC1은 제 1 콘택트(소스) CT1을 포함하며, 이 제 1 콘택트 CT1은 제 1 플로팅 게이트 트랜지스터 FT1로부터 멀리 떨어져 대면하고 있는 측면에서 제 3 커넥션 AL3에 의해 제 1 액세스 트랜지스터 AT1에 접속된다. 또한, 제 1 커넥션 AL1은 플로팅 트랜지스터 FT1과 공통 콘택트 CT0 사이에 위치한다.
제 1, 제 2 및 제 3 커넥션 AL1, AL2 및 AL3은 기판 표면 내의 활성 도전성 영역으로서 제공된다. 제 1 액세스 트랜지스터 AT1 및 제 1 플로팅 트랜지스터 FT1과 직렬로, 제 1, 제 2 및 제 3 커넥션 AL1, AL2 및 AL3은 제 1 플래시 메모리 셀 FC1의 도전 경로 CP1f를 형성한다.
제 2 2T 플래시 메모리 셀은 제 2 플로팅 게이트 트랜지스터 FT2 및 제 2 액세스 트랜지스터 AT2를 포함한다. 제 2 액세스 트랜지스터 AT2는 AT2와 FT2 사이에서 예컨대 도 2에 도시한 접속 영역(5)과 유사한 제 5 커넥션 AL5에 의해 제 2 플로팅 게이트 트랜지스터 FT2에 접속된다.
제 1 2T 플래시 메모리 셀 FC1과 마찬가지로, 제 2 2T 플래시 메모리 셀 FC2는 제 2 콘택트(소스) CT2를 포함하며, 이 제 2 콘택트 CT2는 제 2 플로팅 게이트 트랜지스터 FT2로부터 멀리 떨어져 대면하고 있는 측면에서 제 6 커넥션 AL6에 의 해 제 2 액세스 트랜지스터 AT2에 접속된다. 또한, 제 4 커넥션 AL4는 플로팅 트랜지스터 FT2와 공통 콘택트 CT0 사이에 위치한다.
제 4, 제 5 및 제 6 커넥션 AL4, AL5 및 AL6은 기판 표면 내의 활성 도전성 영역으로서 제공된다. 제 2 액세스 트랜지스터 AT2 및 제 2 플로팅 트랜지스터 FT2와 직렬로, 제 4, 제 5 및 제 6 커넥션 AL4, AL5 및 AL6은 제 2 플래시 메모리 셀 FC2의 도전 경로 CP2f를 형성한다.
도 5는 본 발명의 제 1 실시예에서 도 4의 플래시 메모리 셀로부터 변환된 ROM 메모리 셀의 장치를 도시한 전기 회로도를 나타낸다.
플래시-ROM 변환(150)은 제 1 및 제 2 2T 플래시 메모리 셀 FC1 및 FC2가 각각 제 1 ROM 메모리 셀 RC1 및 제 2 ROM 메모리 셀 RC2로 변환되는 것이다.
변환에 의해, 2T 플래시 메모리 셀 FC1, FC2는 단일 트랜지스터(1T) ROM 메모리 셀 RC1, RC2로 변환된다. 제 1 및 제 2 ROM 메모리 셀 RC1, RC2 모두는 기선 기술, 즉 CMOS로 제조된다.
제 1 ROM 메모리 셀 RC1은 제 1 기선 트랜지스터 T1(CMOS에서는 MOSFET)을 포함하는데, 이 제 1 기선 트랜지스터 T1은 한쪽은 커넥션 L1에 의해 제 1 셀 콘택트 CC1, 예컨대 드레인 콘택트에 접속되고, 다른 쪽은 커넥션 L2에 의해 제 2 셀 콘택트 CC2, 즉 소스 콘택트에 접속된다.
커넥션 L1, L2는 기판의 표면에서 활성 도전성 영역으로서 제공된다. 제 1 기선 트랜지스터 T1과 직렬로, 커넥션 L1, L2는 제 1 셀 콘택트 CC1과 제 2 셀 콘택트 CC2 사이에 제 1 ROM 메모리 셀 RC1의 도전 경로 CP1을 형성한다.
제 2 ROM 메모리 셀 RC2는 제 2 기선 트랜지스터 T2(CMOS에서는 MOSFET)를 포함하는데, 이 제 2 기선 트랜지스터 T2는 한쪽은 커넥션 L3에 의해 제 3 셀 콘택트 CC3, 예컨대 소스 콘택트에 접속되고, 다른 쪽은 커넥션 L4에 의해 제 4 셀 콘택트 CC4, 즉 드레인 콘택트에 접속된다.
커넥션 L3, L4는 기판의 표면에서 활성 도전성 영역으로서 제공된다. 제 2 기선 트랜지스터 T2와 직렬로, 커넥션 L3, L4는 제 3 셀 콘택트 CC3과 제 4 셀 콘택트 CC4 사이에 제 2 ROM 메모리 셀 RC2의 도전 경로 CP2를 형성한다.
본 발명에서, 제 1 2T 플래시 메모리 셀 FC1과 제 2 2T 플래시 메모리 셀 FC2 사이의 공통 (드레인) 콘택트 CT0은 희생되어 제 1 ROM 메모리 셀 RC1 및 제 2 ROM 메모리 셀 RC2에 대한 2개의 셀 콘택트 CC1, CC3으로 각각 교체된다.
하나의 공통 콘택트 대신에 2개의 개별적인 셀 콘택트를 수용하기 위해, ROM 메모리 셀 장치에서는 2T 플래시 메모리 셀 장치보다 비교적 더 큰 영역이 필요하다(콘택트 크기는 양측 경우 모두에서 동일한 것으로 가정함). 그래서, 2T 플래시 메모리 셀 장치에서 사용가능한 영역에 비해 여유 있는 일부 영역이 생성되어야 하며, 유리하게는, 최초 플래시 메모리 셀 FC1, FC2의 각각에서 트랜지스터 AT1, FT1, AT2, FT2 중 하나가 제거되어 ROM 메모리 셀 RC1, RC2의 장치 내의 2개의 셀 콘택트를 고려할 수 있다.
제 1 SOC 소자(100)의 소자 부분(110) 및 배선 조직(125)의 동일한 레이아웃을 유지시키고, (제 1 SOC 소자(100)를 제 2 SOC 소자(200)로 변환시킬) 마스크에 대한 변화를 최소로 유지시키기는 목적이 주어진 경우, ROM 메모리 영역(160)에서 ROM 메모리 셀 RC1, RC2의 트랜지스터 T1, T2의 위치는 대응하는 2T 플래시 메모리 셀 FC1, FC2의 액세스 트랜지스터 AT1, AT2의 위치와 실질적으로 동일하다.
이 때, 변환 시, 플래시 메모리 셀의 액세스 트랜지스터는 ROM 메모리 셀의 단일 게이트 트랜지스터로서 설계되는 것이 바람직하다는 점, 즉 액세스 트랜지스터의 위치에 단일 게이트 트랜지스터가 형성된다는 점에 주목한다. 그러나, 그 대신, 플로팅 트랜지스터가 단일 게이트 트랜지스터로서 설계되고 액세스 트랜지스터가 제거되는 것, 또는 다시 말해서 플로팅 트랜지스터의 위치에 단일 게이트 트랜지스터가 형성되는 것이 인지된다. 이러한 대안은 SOC 소자의 플래시 메모리 섹션 내의 메모리 셀의 장치가 그러한 변환 방식을 선호하는 실시예에서 사용될 수 있다. 또한, 양측 경우 모두에서 필요한 전체 마스크 조작량은 바람직한 옵션(즉, 플로팅 트랜지스터 또는 액세스 트랜지스터 중 어느 하나를 제거하여, 남은 트랜지스터의 위치를 ROM 메모리 셀의 단일 게이트 트랜지스터의 위치로서 지정할 것인가)에 영향을 미칠 수 있다.
도 6은 변환될 플래시 메모리 셀의 레이아웃 평면도를 나타낸다.
도 5에 도시한 플래시 메모리 셀 FC1, FC2는 도 2 및 도 4를 참조하여 전술하였다. 도 6에서 동일한 참조번호를 갖는 개체는 선행한 도면에 도시한 것과 동일한 개체를 지칭한다.
제 1 플래시 메모리 셀 FC1은 점선 내의 사각형 영역으로 표시된다. 제 2 플래시 메모리 셀 FC2는 공통 콘택트 CT0의 중앙에 위치하면서 제 1 방향 X와 평행한 미러 축 MA를 중심으로 제 1 플래시 메모리 셀 FC1에 대해 상대적으로 미 러(mirror)된다.
제 1 및 제 2 플래시 메모리 셀 FC1 및 FC2는, 제 1, 제 2 및 제 3 커넥션 AL1, AL2 및 AL3의 도전 영역과 제 4, 제 5 및 제 6 커넥션 AL4, AL5 및 AL6의 도전 영역을 각각 포함하며 제 1 방향 X에 대해 실질적으로 수직인 제 2 방향 Y로 연장되는 도전 경로 CP1f 및 CP2f를 갖는다.
제 1 콘택트 라인 CL1은 제 1 방향 X로 연장되고 제 1 플래시 메모리 셀 FC1의 도전 경로와 교차한다. 제 1 콘택트 라인 CL1과 제 1 플래시 메모리 셀 FC1의 도전 경로 CP1f의 교차점에는 제 1 콘택트 CT1이 구성된다.
제 1 워드 라인 WL1은 제 1 콘택트 라인 CL1에 평행하게 구성되며, 제 1 액세스 게이트 트랜지스터 AT1 위에서 제 1 플래시 메모리 셀 FC와 교차하여 교차점에서 액세스 게이트 콘택트를 형성한다. 제 1 워드 라인 WL1은 바람직하게는 폴리-Si로 구성된다.
제 1 제어 게이트 라인 GL1은 제 1 콘택트 라인 CL1 및 제 1 워드 라인 WL1에 평행하게 구성되며, 제 1 플로팅 게이트 FG 위에서 제 1 플래시 메모리 셀 FC와 교차하여 교차점에서 제 1 플로팅 게이트 트랜지스터 FT1을 형성한다. 제 1 제어 게이트 라인 GL1은 바람직하게는 폴리-Si로 구성된다.
플로팅 게이트가 제 1 제어 게이트 라인 CG1 아래에 제 1 폴리-Si로 구성되지만, 플래시 메모리 셀을 동일한 제어 게이트 라인 CG1 상의 인접한 플래시 메모리 셀(예를 들어 플래시 메모리 셀 FC01)과 확실히 분리시키기 위해서 제 1 폴리-Si 라인이 소자 분리 슬릿 SL1, SL2, SL3에 의해 제 1 플래시 메모리 셀 FC1과 인 접 플래시 메모리 셀 사이에서 차단된다. 도 7에는 플래시 메모리 셀의 구조를 보다 상세히 설명하기 위한 라인 Ⅶ-Ⅶ의 단면도가 도시되어 있다.
미러 축 MA를 중심으로 한 미러 대칭으로 인해, 제 2 콘택트 라인 CL2, 제 2 워드 라인 WL2, 제 2 폴리-Si 라인 및 제 2 제어 게이트 라인 CG2는 제 2 플래시 메모리 셀 FC2 및 그것의 인접 플래시 메모리 셀, 예를 들어 플래시 메모리 셀 FC02 위에 구성된다. 또한, 슬릿 SL1, SL2, SL3은 미러 축 MA 위에서 제 2 방향 Y로 연장되어 제 2 폴리-Si 라인의 차단을 보증한다.
도 7은 도 6의 플래시 메모리 셀의 Ⅶ-Ⅶ 라인 단면도를 나타낸다.
기판(2') 상에는 게이트 산화물 층(7)이 존재한다. 기판(1) 내에는 얕은 트렌치 SL1, SL2 형태인 2개의 소자 분리 영역이 위치한다. 게이트 산화물(7)의 상측에는 플로팅 게이트 영역 FG가 실질적으로 2개의 얕은 트렌치 SL1, SL2 사이에 위치한다. 플로팅 게이트 영역 FG의 상측에는 중간 유전체 층(14)이 존재한다. 중간 유전체 층(14)의 상측에는 제어 게이트 층 CG가 위치하며, 이 경우에 그 표면은 평탄하다.
다음, 마스크 조작 방식이 설명된다.
도 4를 참조하여 이전에 설명한 바와 같이, 목적은 플래시 메모리를 갖는 제 1 SOC 소자(100)와 ROM 메모리를 갖는 제 2 SOC 소자(200) 사이에 재설계가 없게 한다는 것으로, 이 목적은 제 2 SOC 소자(200)에서 소자 부분(110) 및 배선 조직(125)의 동일한 레이아웃이 제 1 SOC 소자(100)에서처럼 동일하게 유지되고 (설계에 영향을 미치지 않으면서 제 1 SOC 소자(100)를 제 2 SOC 소자(200)로 변환시 키기 위한) 마스크 변화가 최소로 유지된다는 것을 내포한다. 이것은 또한 ROM 메모리 영역(160) 내의 ROM 메모리 셀 RC1, RC2의 트랜지스터 T1, T2의 위치가 대응하는 2T 플래시 메모리 셀 FC1, FC2의 액세스 트랜지스터 AT1, AT2의 위치와 실질적으로 동일해야 한다는 것을 내포한다.
따라서 본 발명은 제 1 SOC 소자(100)의 것에 비해 제 2 SOC 소자(200)의 설계(레이아웃 및 배선 조직)에 실질적으로 영향을 미치지 않으면서 플래시를 ROM으로 변환하는 마스크 조작 방식을 제공한다. 이 마스크 조작 방식은 적어도 2개의 수행 동작을 포함한다.
먼저, 실제 플래시 메모리 셀이 CMOS 단일 게이트 트랜지스터로 변환된다. 다음, 도 3에 도시한 바와 같이 주변기기 회로(130) 내의 (HV, MV) 소자의 변환이 고전압(기선) 또는 중간 전압 CMOS 소자에 대해 수행되어야 한다.
이하에서 설명되는 바와 같이, 적어도 2개의 동작은 기선 기술(기선 마스크)에 사용되는 하나 이상의 마스크의 레이아웃의 적응 및 수정을 요구한다. 또한, SOC 소자(200)는, 제 1 SOC 소자(100)의 제조에 사용된 비휘발성 기술의 마스크(비휘발성 기술 마스크)를 사용할 필요 없이, 수정된 기선 마스크(변환 방법(150)에 따라 수정됨)에 의해 제조될 것이다.
도 8은 변환될 플래시 메모리 셀의 레이아웃 내의 일부 마스크 영역의 평면도를 도시하고 있다.
(A) 플래시 메모리 셀 장치 FC1, FC2, FC01, FC02에서 {Active}라고 표기된 활성 (도핑) 영역용 마스크가 다음과 같이 변화된다.
먼저, 플로팅 트랜지스터의 영역과 콘택트 CT0의 영역의 합을 포함하는 영역{BLCONT}이 정의된다.
논리적으로, 플래시 상에서, 점선으로 표시된 플로팅 트랜지스터의 영역은 제 1 마스크 영역 {CG_SFG}Flash인데, 이 영역은 플로팅 게이트 FG1, FG2에 인접한 슬릿 SL1, SL2, SL3의 영역을 피복하는 제어 게이트 라인 마스크 {CG}Flash의 일부분과 플로팅 게이트의 영역을 피복하는 GC의 영역의 합과 동일하다.
또한, (비트라인) 공통 콘택트 CT0, CT00에 대한 마스크 영역 {CONT}Flash이 표시된다.
영역 {BLCONT}은 {CG_SFG}Flash에 가장 가까운 BLCONT(접촉 비트라인)이며, 약간의 업사이징 후(즉, 그 영역의 길이 및 폭을 예컨대 그 영역의 4%만큼 업사이징하여 그 영역이 다소 확장된 후), {CG_SFG}를 터치하는 {CONT}에 의해 정의될 수 있다.
Figure 112007036574545-pct00001
사실상, 제 1 플래시 메모리 셀 FC1의 도전 경로 CP1f에 대한 마스크 레이아웃 상에서는 {BLCONT}에 의해 피복되는 활성 영역이 활성 영역 마스크로부터 제거된다는 점을 제외하면 활성 영역은 동일하게 유지된다. 유사한 동작이 다른 플래시 메모리 셀, 예컨대 제 2 플래시 메모리 셀 FC2의 도전 경로와 관련된 추가 활성 영역 부분에 대한 활성 영역 마스크에 대해서 수행된다.
논리적으로, 활성 영역 마스크는 다음과 같이 정의된다.
Figure 112007036574545-pct00002
여기서, 인덱스 CMOS는 ROM 메모리 셀을 포함하는 SOC 소자(200)에 사용될 마스크를 나타내고, 인덱스 Flash는 플래시 메모리 셀을 포함하는 SOC 소자(100)에 사용된 마스크를 나타낸다.
(B) {Poly}라고 표시된 폴리-Si 증착용 마스크는 다음과 같이 변화된다.
CMOS의 폴리-Si 마스크 {Poly}CMOS는, 플로팅 게이트 FG1, FG2에 인접한 슬릿 SL1, SL2, SL3의 영역 {SFG}Flash를 피복하는 제어 게이트 라인 마스크 {CG}Flash와 동일한 제 1 폴리 마스크 영역 {CG_SFG}Flash 없이, 제어 게이트 라인 마스크 {CG}Flash로 연장된 플래시용의 최초 폴리-Si 마스크 {Poly}Flash와 동일하다. {Poly} 마스크의 다른 부분은 영향을 받지 않은 채로 남아 있다.
따라서 폴리-Si용 마스크 {Poly}는 다음과 같이 정의된다.
Figure 112007036574545-pct00003
(C) {CONT}라고 표시된 콘택트 마스크는 각각의 ROM 메모리 셀에 대한 콘택트 위치를 포함하도록 수정된다. 처음에, {CONT} 마스크는 플래시 콘택트를 제거하도록 다음과 같이 감소한다.
Figure 112007036574545-pct00004
콘택트는 콘택트 스터드(contact studs)의 상측에 형성될 수 있다. 그 경우, 국소 금속배선(local interconnect) LIL은 단일 게이트 트랜지스터가 위치하는 제 1 층 내에 콘택트 스터드로서 구성된다.
그 후, {LIL}로서 표시된 국소 금속배선(LIL)용 마스크는 전자의 플로팅 트랜지스터의 위치에 위치하는 CMOS용 콘택트의 위치에 따라 수정된다. 플래시용 콘택트의 위치는 마스크로부터 제거된다.
{LIL} 마스크의 다른 부분은 영향을 받지 않은 채로 남아 있다.
기본적으로, {LIL}CMOS 마스크에 의해 정의된 바와 같은 LIL의 위치는 플래시 메모리 셀 장치(도 8)에 존재하는 플로팅 트랜지스터의 위치를 포함한다.
다음, 콘택트 스터드가 사용될 때, 콘택트는 {LIL}CMOS 마스크에 의해 정의된 바와 같은 콘택트 스터드의 상측에 만들어질 것이다.
실제 프로그램 코드 C에 의해 {LIL}CMOS 마스크를 각 ROM 메모리 셀마다 1비트씩('0' 또는 '1') 적응시킴으로써, 기능적 콘택트는 '1'로 정의된 ROM 메모리 셀 상에서만 형성되고, '0'으로 정의된 ROM 메모리 셀 상에서는 형성되지 않는다. 기본적으로, 이것은 제 1 LIL 영역 마스크 상의 각 콘택트가 다음과 같은 프로그래밍 코드를 갖는 CMOS용 콘택트 마스크 {CONT}CMOS + Code를 생성하는 로직 'AND' 동작과 관련된다.
Figure 112007036574545-pct00005
당업자라면 배선 로직이 반전될 수 있음(즉, '1' 비트에서 접촉하지 않고, '0' 비트에서 접촉함)을 이해할 것이다.
어떤 콘택트 스터드도 사용되지 않을 때, 프로그래밍 코드를 갖는 CMOS용 콘택트 마스크 {CONT}CMOS + Code는 수학식(4)의 콘택트 마스크 {CONT}CMOS 및 {{CG_SFG}Flash+upsize에서의 ROM 코드 ×{Active}CMOS}}로부터 다음과 같이 획득된다.
Figure 112007036574545-pct00006
(E) 주변기기 회로(130) 내의 소자 HPM, HNM, nMOS, pMOS의 변환을 위한 추가 마스크 조작이 필요하다. 기본적으로 p-채널 소자 HPM, pMOS는 기선 CMOS p-채널 소자(p-채널 MOSFET)로 변환될 것이다. n-채널 소자 HNM, nMOS는 기선 CMOS n-채널 소자(n-채널 MOSFET)로 변환될 것이다. 또한, HV 소자용 게이트 산화물이 로직-레벨 소자용 게이트 산화물보다 더 두껍기 때문에, 게이트 산화물 마스크의 변환은 변환될 주변기기 회로의 소자에 대해 적절한 게이트 산화물 영역을 정의하는 데 필요하다.
CMOS 상에는 표준 웰만이 주변기기 회로(130) 내의 소자 HPM, HNM, nMOS, pMOS를 정의하는 마스크 상에서 사용될 것이다.
p-형 기판 상에서, n-웰 마스크 {Nwell}CMOS는 n-웰 영역 NW를 덮는 플래시 HV 소자용 n-웰 마스크 {Nwell}Flash와 동일하며, 그와 동시에, 플래시 메모리 셀 내에서 HNW 영역을 덮는 마스크 {HNW}Flash와 동일하다.
Figure 112007036574545-pct00007
p-형 기판 상의 CMOS에서, p-웰 영역은 n-도핑 영역의 상보물이다. 이 경 우, p-웰 마스크 {Pwell}CMOS는 다음과 같이 n-웰 마스크 {Nwell}CMOS에 의해 정의된 영역 이외의 영역과 같다.
Figure 112007036574545-pct00008
또한, HV 소자 HPM, HNM 내의 게이트 산화물 OXHP, OXHN은 더 낮은(중간) 전압 CMOS 소자와 호환가능한 두께로 감소할 것이다. 따라서, HV 소자용 게이트 산화물 마스크 {GO2}는 플래시 내에서 20nm의 두께를 갖는 관련 영역이 CMOS에서 6-9nm의 두께를 갖게 되도록 변화된다.
또한, nMOS 및 pMOS의 게이트 산화물 OXN, OXP를 각각 변화시킬 필요가 있다.
또한, 일반적으로 {LDD}로 표시되는 약하게 도핑된 마스크/마스크들이 적응되는데, 이는 주변기기 회로(130) 내의 HV 및 MV 소자의 전자 특성이 변화하기 때문이다. 당업자라면, 이 목적을 위해 약하게 도핑된 마스크/마스크들을 수정하는 방법을 알 것이다.
마지막으로, 플래시 메모리 셀 부분(140) 내의 트랜지스터용 n-형 LDD 주입 마스크/마스크들 {LDD}은 다음과 같이 적용될 필요가 있다. 즉, n-LDD 주입은 p-도핑 영역 Flash_Pwell의 터널링 산화물의 영역에서 필요하며, 그와 동시에 p-도핑 영역 Flash_Pwell은 n+ 도핑 영역 BNW를 피복한다. 또한, LDD 주입 마스크/마스크들 {LDD}은 영향을 받지 않는다.
전술한 마스크 주입으로 인해, 플래시 메모리 셀을 제조하는 비휘발성 기술 과 관련된 마스크는 제 2 반도체 소자(200)의 제조 공정에서 생략될 수 있다. 기선 기술, 즉 CM0S용 마스크만이 제 2 반도체 소자(200)를 제조하는 데 사용된다.
이와 같이 마스크의 기본 조작은 플래시 메모리 셀 장치의 공통 콘택트 CT0, CT00의 제거와, 2개의 ROM 메모리 셀 RC1, RC2, RC01, RC02에 대한 2개의 개별적인 콘택트 CC1, CC3으로의 교체를 수반한다. 2T 셀로부터 하나의 트랜지스터를 제거할 가능성으로 인해, CMOS ROM 메모리 셀 장치(160)는 플래시 메모리 부분(140)이 점유한 것과 동일한 영역 내에서 여전히 달성될 수 있다.
도 9는 본 발명의 제 1 실시예에 따라 도 6의 플래시 메모리 셀로부터 변환된 ROM 메모리 셀의 레이아웃 평면도를 나타낸다.
도 9에는 제 2 SOC 반도체 소자(200)의 기판(2) 상에 있는 4개의 ROM 메모리 셀 영역 RC1, RC2, RC01, RC02의 장치가 도시되어 있는데, 이들 영역 각각은 도 5에 도시한 ROM 메모리 셀의 전기 회로도에 대응한다.
ROM 메모리 셀 장치는 LIL 마스크 {LIL}CMOS가 적용된 프로세싱 스테이지 이후에 도시된다.
제 1 ROM 메모리 셀 RC1은 제 1 셀 콘택트 CC1과 제 2 셀 콘택트 CC2 사이에 제 2 방향 Y로 연장된 도전성 경로 CP1을 포함한다. 제 2 콘택트 CC2에서, 도전성 경로 CP1은 제 1 방향 X로 연장된 제 1 콘택트 라인 CL1에 접속된다. 제 1 콘택트 라인 CL1과는 병렬로 제 1 워드 라인 WL1이 연장되어 단일 게이트 트랜지스터 T1에 접속된다. 또한, 제 1 ROM 메모리 셀 RC1의 도전성 경로 CP1 상에는 제 1 콘택트 스터드 CS1이 위치할 수 있다.
제 2 ROM 메모리 셀 RC2는 미러 축 MA를 따라서 제 1 ROM 메모리 셀 RC1에 대해 미러링(mirror)된다.
제 2 ROM 메모리 셀 RC2는 제 3 셀 콘택트 CC3과 제 4 콘택트 셀 CC4 사이에 도전성 경로 CP2를 포함한다. 제 4 콘택트 CC4에서, 도전성 경로 CP2는 제 1 방향 X로 연장된 제 2 콘택트 라인 CL2에 접속된다. 제 2 콘택트 라인 CL2와는 병렬로 제 2 워드 라인 WL2이 연장되어 제 2 단일 게이트 트랜지스터 T2에 접속된다. 또한, 제 2 ROM 메모리 셀 RC2의 도전성 경로 CP2 상에는 제 3 콘택트 스터드 CS3이 위치할 수 있다.
마찬가지로, ROM 메모리 셀 RC01은 그것의 셀 콘택트 CC01과 CCO2 사이에 (RC01의 기선 트랜지스터 T01과 직렬인 도전성 영역의) 도전성 경로를 포함한다. 셀 콘택트 CC02에서, 도전성 경로는 제 1 콘택트 라인 CL1에 접속된다. 제 1 워드 라인 WL1은 ROM 메모리 셀 RC01의 단일 게이트 트랜지스터 T01에 접속된다. 또한, RC01의 도전성 경로 상에는 콘택트 스터드 CS01이 위치한다.
또한, ROM 메모리 셀 RC02는 그것의 셀 콘택트 CC03과 CC04 사이에 (RC02의 기선 트랜지스터 T02 내의 도전성 영역의) 도전성 경로를 포함한다. CC04에서, 도전성 경로는 제 1 방향 X로 연장된 제 2 콘택트 라인 CL2에 접속된다. 제 2 콘택트 라인 CL2와는 병렬로 제 2 워드 라인 WL2이 연장되어 ROM 메모리 셀 RC02의 제 2 단일 게이트 트랜지스터 T02에 접속된다. 또한, RC02의 도전성 경로 상에는 제 4 콘택트 스터드 CS02가 위치할 수 있다.
그 위치에서의 콘택트 스터드 CS1, CS2, CS01, CS02 및/또는 콘택트의 형성이하에서 보다 상세히 논의될 것이다.
마스크 조작으로 인해, 플래시 메모리 셀 장치에 존재하는 콘택트 CT0, CT00의 영역은 현재 무효(void)이고, 그 대신에 마스크 조작 방식은 필드 산화물(얕은 트렌치 소자 분리막(STI))이 그 영역 내에 형성되도록 구성된다는 점에 유의해야 한다. 필드 산화물 또는 STI 형성은 슬릿 SL1, SL2, SL3의 마스킹 및 형성 공정과 결합될 수 있다.
도 10(a) 및 도 10(b)는 각각 도 9에 도시한 ROM 메모리 셀의 XA-XA 및 XB-XB 라인 단면도를 나타낸다.
ROM 메모리 셀 RC1은 단일 게이트 트랜지스터 T1, 콘택트 스터드 SC1, 및 콘택트 CC2를 포함한다.
게이트 산화물(7)의 상측에서, 트랜지스터 T1은 스페이서(9) 내에 폴리-Si 바디를 포함한다. 폴리-Si 바디의 상측에는 실리사이드 층과 같은 게이트 전극 층 LGE가 위치할 수 있다. 게이트 전극 층은 폴리-Si 바디의 도전성을 증가시키고 트랜지스터 T1의 게이트 전극 기능을 개선하도록 구성된다.
p-형 기판(2) 내에는, n-형 도핑 영역(3, 4)이 폴리-Si 바디보다 약간 아래쪽에서 표면을 따라 각각 연장된 소스/드레인 영역으로서 구성된다. n-형 도핑 영역(3)은 콘택트 CC2에 접속된다. n-형 도핑 영역(4)은 콘택트 스터드 CS1에 접속된다. 또한, ROM 메모리 셀은 트랜지스터 T1을 덮는 평탄한 절연 층 OX를 포함한다. 콘택트 스터드 CS1의 상측에 있는 콘택트 영역 CA1 및 콘택트 CC2의 콘택트 영역 CA2는 평탄한 절연 층 OX의 상측에 대해 실질적으로 평행하게 연장된다.
도 10(b)는 도 9에 도시한 ROM 메모리 셀의 XB-XB 라인 단면도를 나타낸다. 트랜지스터 T1의 폴리-Si 바디는 슬릿 SL1, SL2에 의해 제공된 2개의 소자 분리 트렌치(얕은 트렌치 소자 분리막(STI)) 사이에 위치한다.
도 11(a) 및 도 11(b)는 접촉식 콘택트 스터드 및 비접촉식 콘택트 스터드에 대해 ROM 메모리 셀의 XA-XA 라인 단면도를 각각 나타낸다.
도 11(a) 및 도 11(b)의 ROM 메모리 셀은 도 10(a)의 단면도에 도시한 ROM 메모리 셀과 동일하게 구성되므로, 보다 상세히 설명하지는 않는다.
도 11(a)에서, 절연 층 OX, 콘택트 CC2 및 콘택트 스터드 CS1의 상측에는 제 2 절연 층 OX2가 위치하여 절연층 OX, 콘택트 CC2 및 콘택트 스터드 CS1을 덮는다. 제 2 절연 층 OX2에는 콘택트 홀 CH1이 존재한다. 콘택트 홀 CH1에는 전기적 콘택트를 형성하는 (금속) 콘택트 CC1이 제공된다. 제 2 절연 층 OX2의 상측에는 ROM 메모리 셀 RC1을 접촉시키는 비트라인 BLCMOS가 제공된다. 비트라인 BLCOMS는 X 방향으로 연장된다. 비트라인 BLCMOS는 콘택트 CC1 및 콘택트 스터드 CS1과 접촉하여 트랜지스터 T1에 접속된다. 이 경우의 콘택트 CC2는 도면의 평면에 대해 수직 방향인 Y 방향으로 연장된 워드 라인 WL로서 배치된다.
도 11(b)에는 ROM 메모리 셀 RC01이 도시된다. 절연 층 OX, 콘택트 CC2 및 콘택트 스터드 CS1의 상측에는 제 2 절연 층 OX2가 위치하여 절연 층 OX, 콘택트 CC2 및 콘택트 스터드 CS1을 덮는다. 제 2 절연층 OX2의 상측에는 비트라인 BLCMOS 가 구성된다. ROM 메모리 셀 RC01에는 어떤 콘택트 홀도 제 2 절연 층 OX2에 제공되지 않으며, 그에 따라 비트 라인 BLCMOS과 ROM 메모리 셀 RC01의 트랜지스터 T01 사이에 어떤 기능적 콘택트도 설정되지 않는다.
앞서 설명한 바와 같이, 프로그램 코드 C는 '1' 비트(또는, 반전 모드에서 '0' 비트)를 저장해야 하는 ROM 메모리 셀의 경우에는 제 2 절연 층 OX2 내의 콘택트 홀로서 정의된다. ROM 메모리 셀 RC1은 메모리 셀을 '1' 비트로 표기하고 ROM 메모리 셀 RC01은 메모리 셀을 '0' 비트로 표기한다.
프로그래밍은 Metal-1 이하의 콘택트 레벨에서 실행된다는 점에 유의한다. 이것이 더 높게 위치한 금속 층들 사이의 콘택트를 이용하여 수행될 수 있음이 당업자에게는 명백하다. 이 경우, 마찬가지로 금속 층이 조작될 필요가 있다.
도 12는 본 발명의 제 2 실시예에서 도 4의 플래시 메모리 셀로부터 변환된 ROM 메모리 셀의 장치의 전기 회로도를 나타낸다.
플래시-ROM 변환(150)은 제 1 및 제 2 2T 플래시 메모리 셀 FC1 및 FC2를 각각 제 3 ROM 메모리 셀 RM1 및 제 4 ROM 메모리 셀 RM2로 변환한 것이다.
변환에 의해, 2T 플래시 메모리 셀 FC1, FC2는 단일 트랜지스터 (1T) ROM 메모리 셀 RM1, RM2로 변환된다. 제 3 및 제 4 ROM 메모리 셀 RC1, RC2는 모두 기선 기술, 즉 CMOS로 제조된다.
제 3 ROM 메모리 셀 RM1은 제 1 기선 트랜지스터(CMOS에서 MOSFET)을 포함하며, 이 트랜지스터는 한쪽이 공통 셀 콘택트 CC5, 예컨대 드레인 콘택트에 접속되 고, 다른 쪽이 제 2 셀 콘택트 CC2, 예컨대 소스 콘택트에 접속된다. 제 3 ROM 메모리 셀 RM1에서, 제 1 접속 경로 L1은 소스 CC2와 트랜지스터 T1의 한쪽 면 사이에 존재하고, 제 2 접속 경로 L2는 트랜지스터 T1의 다른 쪽 면과 공통 (드레인) 콘택트 CC5 사이에 존재한다.
제 4 ROM 메모리 셀 RM2는 제 2 기선 트랜지스터 T2(CMOS에서 MOSFET)를 포함하며, 이 트랜지스터는 한쪽이 공통 셀 콘택트 CC5에 접속되고 다른 쪽이 제 4 셀 콘택트 CC4, 즉 소스 콘택트에 접속된다. 제 4 ROM 메모리 셀 RM1에서, 제 3 접속 경로 L3은 소스 CC4와 트랜지스터 T2의 한쪽 면 사이에 존재하고, 제 4 접속 경로 L4는 트랜지스터 T2의 다른 쪽 면과 공통 드레인 콘택트 CC5 사이에 존재한다.
접속 경로 L1, L2, L3, L4는 도 13을 참조하여 보다 상세히 설명될 것이다.
본 발명에서, 제 1 2T 플래시 메모리 셀 FC1과 제 2 2T 플래시 메모리 셀 FC2 사이의 공통 콘택트 CC5는 각각 제 3 ROM 메모리 셀 RM1 및 제 4 ROM 메모리 셀 RM2에 대한 공통 콘택트 CC5로서 유지된다.
각각의 ROM 메모리 셀 RM1, RM2에서 단 하나의 트랜지스터 T1, T2만이 플래시 메모리 셀 FC1, FC2의 2개의 트랜지스터 FT1, AT1 또는 FT2, AT2에 의해 이전에 점유된 바와 동일한 영역 이내에 존재하기 때문에, ROM 메모리 셀 장치는 2T 플래시 메모리 셀 장치(양측의 장치 모두에서 콘택트의 크기는 동일함)보다 다소 덜 조밀하다. 몇몇 자유 영역은 2T 플래시 메모리 셀 장치 내의 영역에 비해 쓸모 있다.
제 1 SOC 소자(100)의 소자 부분(110) 및 배선 조직(125)의 동일한 레이아웃을 유지하고, (제 1 SOC 소자(100)를 제 2 SOC 소자(200)로 변환시킬) 마스크에 대한 변화를 최소로 유지시킨다고 가정하면, 플로팅 트랜지스터 FT1, FT2가 제거되는 반면, ROM 메모리 영역(160) 내의 ROM 메모리 셀 RM1, RM2의 트랜지스터 T1, T2의 위치는 대응하는 2T 플래시 메모리 셀 FC1, FC2의 액세스 트랜지스터 AT1, AT2의 위치와 동일한 것이 바람직하다.
본 발명의 이러한 제 2 실시예에서, ROM 메모리 셀 장치에 저장될 프로그램 코드 C는 ROM 메모리 셀 내의 트랜지스터 위에 있는 소스 콘택트와 드레인 콘택트 사이의 (활성 상태의) 도전성 커넥션의 존재에 의해 비트 레벨 상에서 정의될 수 있다. 비트 '1'은 예를 들어 도전 상태인 ROM 셀에 의해 정의될 수 있고, 비트 '0'은 비도전 상태에 의해 정의될 수 있다.
도전 상태는 전류가 주어진 임계 값보다 큰 상태로서 정의될 수 있고, 비도전 상태는 전류가 그 임계 값보다 작은 상태와 동일하다. 당업자에게 알려져 있는 바와 같이, 비트의 존재는 또한 반전된 도전 방식, 즉 도전 상태의 경우에 '0'으로 표현되고 비도전 상태의 경우에 '1'로 표현될 수 있다.
또한, 도전 상태는 트랜지스터 위에서 측정된 전압 레벨과 관련되며, 그 전압 레벨은 대응하는 비트 값을 결정하는 임계 값보다 크거나 작다.
ROM 메모리 셀, 예컨대 셀 RM1에서, 접속 경로 L1 및/또는 L2는 셀을 프로그래밍하는 데 사용될 수 있다. 접속 경로 L1 및/또는 L2를 생략함으로써, ROM 메모리 셀 RM1에서는 어떤 도전도 가능하지 않게 된다. 즉, 도전 상태를 발생시킬 수 없다. 양측의 접속 경로 L1, L2 모두가 존재하는 경우, ROM 메모리 셀 내에 도전성을 갖는 것이 가능하다. 따라서, ROM 메모리 셀의 프로그래밍은 저장될 비트 값에 따라 그 셀에 대한 접속 경로의 수를 정의함으로써 실행될 수 있다. 이에 따라 도전성 ROM 메모리 셀에 대해서는 2개의 접속 경로가 정의되어야 하며, 비도전 ROM 메모리 셀에 대해서는 0개 또는 1개의 접속 경로가 정의될 수 있다.
도 13은 본 발명의 제 1 실시예에 따라 도 6의 플래시 메모리 셀로부터 변환된 ROM 메모리 셀의 레이아웃 평면도를 나타낸다.
도 13에는 4개의 ROM 메모리 셀 영역 RM1, RM2, RM01, RM02의 장치가 도시되어 있으며, 이들 영역은 각 쌍이 도 12에 도시한 바와 같은 제 3 및 제 4 ROM 메모리 셀 RM1, RM2의 전기 회로도에 대응한다.
ROM 메모리 셀 RM1은 제 1 접속 경로 L1 및 제 2 접속 경로 L2를 포함한다.
제 1 접속 경로 L1은 공통 콘택트 CC5와 트랜지스터 T1 사이에 위치한다. 제 2 접속 경로 L2는 트랜지스터 T1과 콘택트 CC2 사이에 위치하며, 비트라인 BL1은 제 2 방향 Y로 연장된다. 제 2 콘택트 CC2에서 제 2 접속 경로 L2는 제 1 방향으로 연장된 제 1 콘택트 라인 CL1에 접속된다. 제 1 콘택트 라인 CL1과는 병렬로 제 1 워드 라인 WL1이 연장되어 단일 게이트 트랜지스터 T1에 접속된다.
ROM 메모리 셀 RM1의 이러한 초기 단계에서, 접속 경로 L1은 기판(2)의 표면의 빈 공간으로서 도시된다. 제 2 접속 경로 L2는 콘택트 CC2와 트랜지스터 T1 사이의 도핑 활성 영역에 의해 ROM 메모리 셀 RM1 내에 정의된다.
마찬가지로, ROM 메모리 셀 RM2는 공통 콘택트 CC5와 트랜지스터 T2 사이의 제 3 접속 경로 L3, 및 트랜지스터 T2와 콘택트 CC4 사이의 제 4 접속 경로 L4를 포함한다. 콘택트 CC4에서, 제 4 접속 경로 L4는 제 1 방향 X로 연장된 제 2 콘택트 라인 CL2에 접속된다. 제 2 콘택트 라인 CL2와는 병렬로 제 2 워드 라인 WL2가 연장되어 단일 게이트 트랜지스터 T2에 접속된다. 제 3 접속 경로 L3은 여전히 기판의 표면 상에서 비어 있지만, 제 4 접속 경로 L4는 도핑 활성 영역에 의해 정의된다.
ROM 메모리 셀 RM01 및 RM02는 각각 RM1 및 RM2와 유사하게 구성되므로, 더 상세히 설명하지는 않는다.
L3에 대한 예에서, 접속 경로 위에 어떤 커넥션도 정의되지 않은 경우, 마스크 조작 방식은, 각 플래시 메모리 셀 FC1 내의 공통 콘택트 CT0의 제거에 의해 비게 되는 각 위치가 얕은 트렌치 소자 분리 영역으로서 정의되는 제 1 실시예의 방법과 마찬가지로, 빈 위치에서 얕은 트렌치 소자 분리 영역이 정의되게 한다는 점에 유의한다.
이 제 2 실시예에서의 마스크 조작은 플로팅 트랜지스터 FT1, FT2, FT01, FT02의 영역 및 가능하게는 플로팅 게이트 FG1, FG2에 인접한 슬릿 SL1, SL2, SL3과 동일하며, 또한 제각각의 플로팅 트랜지스터에 인접하게 액세스 트랜지스터 AT1, AT2, AT01, AT02와 rm 대응하는 플로팅 트랜지스터 FT1, FT2, FT01, FT02 사이의 접속 경로 AL1, AL2, AL4, AL5, AL01, AL02, AL04, AL05의 추가 영역 부분(도 3 참조)을 각각 덮을 수 있는 플래시 메모리 셀 장치의 영역을 제거하도록 정의된다.
제 2 실시예에서, 영역 {BLCONT}은 {CG_SFG}Flash + upsize와 {Active_BL}Flash의 결합으로서 다음과 같이 정의된다.
Figure 112007036574545-pct00009
그 후, 활성 마스크 {Active}CMOS는 수학식(2)에 따라서 정의된다. 콘택트 마스크를 제외한 다른 모든 마스크 조작은 제 1 실시예에서와 동일하게 유지된다. 제 2 실시예에 대한 콘택트 마스크는 실질적으로 플래시에 대한 콘택트 마스크와 동일하게 유지되며, 기선 마스크의 마스크 세트에서 플로팅 트랜지스터 FT1, FT2, FT01, FT02와 관련된 레이아웃만이 변화한다.
또한, 각 ROM 메모리 셀 RM1, RM2 내의 프로그램 코드 C의 비트는 도 12를 참조하여 설명한 바와 같이 그 ROM 메모리 셀에 대한 실제 비트 값에 따라 제 1(제 3) 접속 경로 L1(L3)을 정의함으로써 {Active} 마스크에 의해 정의된다.
따라서, {Active}CMOS는 {{CG_SFG}Flash + upsize ×{Active_BL}에서의 ROM 코드}를 이용한 활성 마스크에 대해 논리적 AND 연산을 수행함으로써 적응되는데, 이 경우 {CG_SFG}Flash+upsize ×{Active_BL}은 플로팅 게이트 FG1, FG2의 상측에서 슬릿 영역 SL1, SL2, SL3에 인접한 CG에 의해 점유된 영역과 {Active_BL} 영역의 합을 표기한다.
도 14(a)는 제 1 접속 경로 L1 위에 커넥션을 포함하는 ROM 메모리 셀의 단면도를 나타낸다. 도 14(b)는 제 3 접속 경로 L3 위에 어떤 커넥션도 포함하지 않는 ROM 메모리 셀의 단면도를 나타낸다.
도 14(a) 및 도 14(b)에서, 동일한 참조번호를 갖는 개체는 선행 도면에 도시한 바와 동일한 개체를 지칭한다.
도 14(a)에서, 접속 경로 L1은 콘택트 스터드 CS1 아래의 활성 영역(4)으로부터 트랜지스터 T1의 채널 영역까지 연장되어 접속 경로 L1을 통해 콘택트 CC2와 콘택트 스터드 CS1 사이에서 도전이 이루어지게 한다.
그러나, 도 14(b)에서, 활성 영역(4)은 얕은 트렌치 소자 분리막 STI-2에 의해 트랜지스터의 채널 영역으로부터 분리된다. 이 경우, ROM 메모리 셀 콘택트 CC2와 콘택트 스터드 CS1 사이에는 (적어도 전술한 임계치 이상의) 어떤 도전 가능하지 않다.
도 15는 제 2 절연 층 OX2와 비트라인 또는 'metal-1' 커넥션 BLCMOS의 정의 후의 도 14(b)의 ROM 메모리 셀의 단면도를 나타낸다. 콘택트 스터드 CS1의 상측에는 비트 라인 BLCMOS에 대한 공통 콘택트 CC5가 제 2 절연 층 OX2에 위치한다.
본 발명에 따르면, 2T 플래시 메모리 셀에 대해 전술한 바와 같은 플래시-ROM 변환은 유리하게도 프로그램가능 비휘발성 (플래시) 메모리를 형성하는 데 전용되는 모든 마스크가 생략될 수 있게 한다. CMOS (또는 기선) 프로세싱에 필요한 마스크만이 계속 필요하다. 이런 마스크 중 일부는 이전에 플래시 메모리 셀 및 주변기기 회로(130) 내의 소자였던 ROM 메모리 셀을 포함하도록 수정될 필요가 있다. SOC 소자(100, 200)의 재설계는 필요하지 않으며, CMOS 전용 기선 마스크의 최초 개수 이외의 어떤 추가 마스크도 도입될 필요가 없다.
또한, 본 발명에 따른 실시예는 그들 자신의 특정한 이점을 갖는다는 점에 유의한다.
제 1 실시예는 후속 프로세싱 스테이지(콘택트 레벨)에서 ROM 메모리의 프로그래밍을 제공하여, 제조 과정 동안 높은 유연성을 허용한다. 원리상, SOC 소자(200)는 일반적인 절차를 따라서 처리될 수 있고 비교적 후속되는 스테이지에서 맞춤제작될 수 있다.
제 2 실시예는 보다 간단히 구현될 수 있지만 제조 동안에는 유연이 떨어지는데, 이는 맞춤 제작이 초기 프로세싱 스테이지에서 발생하기 때문이다.
또한, 본 발명에 따른 마스크 조작 방식은, 플래시-ROM 메모리 셀 변환과 관련하여, 리소그래픽 프로세싱용 패턴 마스크, 특히 기선 마스크의 레이아웃에 대한 계산을 실행하도록 프로그래밍되며, 또한 수정된 CMOS 기선 마스크 상에서 생성될 리소그래픽 패턴을 준비하는 컴퓨터(들)의 도움을 필요로 한다.
이와 같은 컴퓨터는 당업자에게는 잘 알려져 있다. 컴퓨터는 입력 데이터로서 비휘발성 기술 플래시 또는 기선 기술 CMOS 중 하나와 관련된 마스크의 디지털 표현을 수신하고, 요구되는 플래시-ROM 마스크 조작에 따라서 그 입력 데이터를 처리하여 기선 마스크의 디지털 표현의 데이터를 획득하며, 본 발명에 따른 플래시-ROM 변환에 관련된 계산 이후에 기선 마스크의 디지털 표현을 출력하도록 구성된다.
따라서, 본 발명은 변환 방법에 따라서 마스크의 레이아웃을 변화시키는 컴퓨터 시스템 및 프로그램과도 관련된다.

Claims (17)

  1. 제 1 반도체 소자(100) 상의 플래시 메모리 셀(FC1, FC2)의 레이아웃(layout)을 제 2 반도체 소자(200) 상의 ROM 메모리 셀(RC1, RC2, RM1, RM2)의 레이아웃으로 변환하는 방법으로서,
    상기 제 1 및 제 2 반도체 소자(100, 200)는 각각 반도체 기판(2', 2) 상에 배치되고, 각각 동일한 소자 부분(110)과, 상기 소자 부분을 상기 플래시 메모리 셀 및 상기 ROM 메모리 셀에 각각 배선하기 위한 동일한 배선 조직(125)을 포함하며,
    상기 플래시 메모리 셀(FC1, FC2)은 적어도 하나의 비휘발성 기술 마스크를 이용하는 비휘발성 메모리 기술(플래시)로 제조되고, 액세스 트랜지스터(AT1, AT2)와 플로팅 트랜지스터(FT1, FT2) - 상기 플로팅 트랜지스터(FT1, FT2)는 플로팅 게이트(FG1, FG2)와 제어 게이트(FT1, FT2)를 포함함 - 를 포함하며,
    상기 ROM 메모리 셀(RC1, RC2, RM1, RM2)은 적어도 하나의 기선(baseline) 마스크를 이용하는 기선 기술(CMOS)로 제조되고, 단일 게이트 트랜지스터(T1, T2)를 포함하되,
    상기 방법은 상기 적어도 하나의 기선 마스크의 레이아웃을 조작하는 단계를 포함하고,
    상기 조작 단계는
    상기 플래시 메모리 셀(FC1, FC2)의 레이아웃을 상기 적어도 하나의 기선 마스크의 레이아웃 내에 포함시키는 단계와,
    상기 적어도 하나의 기선 마스크로부터 상기 플래시 메모리 셀의 상기 레이아웃으로부터의 상기 플로팅 트랜지스터(FT1, FT2)에 대한 레이아웃을 제거하고, 상기 ROM 메모리 셀의 상기 단일 게이트 트랜지스터(T1, T2)의 레이아웃으로서 상기 플래시 메모리 셀의 상기 액세스 트랜지스터(AT1, AT2)의 레이아웃을 지정함으로써, 상기 적어도 하나의 기선 마스크 내의 상기 플래시 메모리 셀(FC1, FC2)의 상기 레이아웃을 하나의 ROM 메모리 셀(RC1, RC2, RM1, RM2)의 레이아웃으로 변환하는 단계를 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  2. 제 1 항에 있어서,
    상기 플래시 메모리 셀(FC1)은 공통 콘택트(CT0)를 공유하는 제 2 플래시 메모리 셀(FC2)과 쌍을 이루고,
    상기 적어도 하나의 기선 마스크 조작 단계는
    상기 적어도 하나의 기선 마스크로부터 상기 공통 콘택트(CT0)의 레이아웃을 제거하는 단계와,
    이전에 상기 플로팅 트랜지스터(FT1, FT2)의 위치에서 ROM 메모리 셀 콘택트(CC1, CC2)에 대한 레이아웃을 생성하는 단계를 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  3. 제 2 항에 있어서,
    상기 ROM 메모리 셀 콘택트(CC1, CC2)에 대한 상기 레이아웃의 상기 생성 단계는 프로그램 코드(C) - 상기 프로그램 코드(C)는 사용 중에 상기 제 2 반도체 소자(200)에 기능성(functionality)을 제공함 - 내의 비트의 비트 값에 따라 상기 ROM 메모리 셀(RC1, RC2)을 프로그래밍하기 위해 상기 적어도 하나의 기선 마스크를 수정하는 단계를 포함하고,
    상기 비트는 상기 ROM 메모리 셀 내에 저장되도록 구성되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  4. 제 3 항에 있어서,
    상기 비트 값은 제 1 비트 상태('0') 또는 제 2 비트 상태('1') 중 하나를 가지며,
    상기 적어도 하나의 기선 마스크의 수정 단계에서 상기 ROM 메모리 셀 콘택트(CC1, CC2)에 대한 상기 레이아웃의 상기 생성은 저장될 상기 비트가 상기 제 1 및 제 2 비트 상태의 값 중 하나의 사전결정된 값을 갖는 경우에만 이루어지는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  5. 제 2 항에 있어서,
    상기 적어도 하나의 기선 마스크 조작 단계는
    상기 제 2 반도체 소자(200)의 2개의 인접 금속화 레벨(metal-1, metal-2) 사이에 비아(VIA1)용 레아아웃을 생성하는 단계와,
    프로그램 코드(C) - 상기 프로그램 코드(C)는 사용 시 상기 제 2 반도체 소자(200)에 기능성을 제공함 - 내의 비트의 비트 값에 따라 상기 ROM 메모리 셀(RC1, RC2)을 프로그래밍하기 위해 상기 비아(VIA1)에 대한 레이아웃을 생성하기 위한 상기 적어도 하나의 기선 마스크를 수정하는 단계를 포함하고,
    상기 비트는 상기 ROM 메모리 셀에 저장되도록 구성되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  6. 제 5 항에 있어서,
    상기 비트 값은 제 1 비트 상태('0') 또는 제 2 비트 상태('1') 중 하나를 가지며,
    상기 적어도 하나의 기선 마스크의 상기 수정 단계에서, 상기 비아(VIA1)의 상기 생성은 저장될 상기 비트가 상기 제 1 및 제 2 비트 상태의 값 중 하나의 사전결정된 값을 갖는 경우에만 이루어지는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 ROM 메모리 셀 콘택트(CC1, CC2)는 콘택트 스터드(CS1, CS2)를 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  8. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 기선 마스크는 상기 제거된 공통 콘택트(CT0)의 위치에서 필드 산화물 또는 얕은 트렌치 소자 분리 영역(STI)이 정의되도록 조작되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  9. 제 1 항에 있어서,
    상기 플래시 메모리 셀(FC1)은 공통 콘택트(CT0)를 공유하는 제 2 플래시 메모리 셀(FC2)과 쌍을 이루고,
    상기 적어도 하나의 기선 마스크 조작 단계는
    상기 적어도 하나의 기선 마스크로부터 상기 플로팅 트랜지스터(FT1, FT2)의 상기 레이아웃을 제거하는 단계와,
    상기 공통 콘택트(CTO)와 상기 단일 게이트 트랜지스터(T1, T2) 사이의 접속 경로(L1, L3)에 대한 레이아웃을 생성하는 단계를 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  10. 제 9 항에 있어서,
    상기 접속 경로(L1, L3)에 대한 상기 레이아웃의 생성 단계는
    프로그램 코드(C) - 상기 프로그램 코드(C)는 사용 시 상기 제 2 반도체 소자(200)에 기능성을 제공함 - 내의 비트의 비트 값에 따라 상기 ROM 메모리 셀(RM1, RM2)을 프로그래밍하기 위해 상기 적어도 하나의 기선 마스크의 수정 단계를 포함하고,
    상기 비트는 상기 ROM 메모리 셀(RM1, RM2)에 저장되도록 구성되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  11. 제 10 항에 있어서,
    상기 비트 값은 제 1 비트 상태('0') 또는 제 2 비트 상태('1') 중 하나를 가지며,
    상기 적어도 하나의 기선 마스크의 상기 수정 단계에서, 상기 접속 경로(L1, L3)에 대한 상기 레이아웃의 상기 생성은 저장될 상기 비트가 상기 제 1 및 제 2 비트 상태의 값 중 하나의 사전결정된 값을 갖는 경우에만 이루어지는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 기선 마스크는, 상기 적어도 하나의 기선 마스크의 상기 수정 단계에서 상기 접속 경로(L1, L3)에 대한 상기 레이아웃의 상기 생성이 이루어지지 않는 경우, 상기 제거된 플로팅 트랜지스터(FT1, FT2)의 위치에서 필드 산화물 또는 얕은 트렌치 소자 분리 영역(STI)이 정의되도록 조작되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  13. 제 1 항 내지 제 6 항 또는 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 기선 마스크는 상기 제 2 반도체 소자(200) 상의
    활성 영역을 정의하는 마스크({Active}CMOS),
    폴리-Si 영역을 정의하는 마스크({Poly}CMOS),
    콘택트 영역을 정의하는 마스크({CONT}CMOS),
    국소 상호접속 영역을 정의하는 마스크({LIL}CMOS), 및
    약하게 도핑된 영역을 정의하는 적어도 하나의 마스크({LDD}CMOS)
    중 적어도 하나를 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  14. 제 1 항 내지 제 6 항 및 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 플래시 메모리 셀(FC1, FC2)은 상기 플래시 메모리 셀(FC1, FC2)과 상기 배선 조직(125) 사이에 배치된, 상기 플래시 메모리 셀의 동작을 제어하기 위한 주변기기 회로(130)와 함께 배열되고,
    상기 적어도 하나의 기선 마스크 조작 단계는 상기 주변기기 회로(130)에 포함되는 임의의 n-채널 및 p-채널 소자(HNM, HPM, nMOS, pMOS)를 기선 CMOS n-채널 및 p-채널 소자로 각각 변환하기 위한 상기 적어도 하나의 기선 마스크의 수정 단계를 포함하되,
    상기 수정 단계는,
    상기 제 2 반도체 소자(200) 상의
    p-웰 및 n-웰 영역을 정의하는 적어도 하나의 마스크({Nwell, Pwell})의 레이아웃,
    게이트 산화물 영역을 정의하는 마스크({GO2})의 레이아웃, 및
    약하게 도핑된 영역을 정의하는 상기 적어도 하나의 마스크({LDD})의 레이아웃
    중 적어도 하나와 관련되는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  15. 제 1 항 내지 제 6 항 및 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 소자(200)의 제조는 상기 적어도 하나의 기선 마스크를 이용한 리소그래픽 프로세싱을 포함하는
    플래시-ROM 메모리 셀의 레이아웃 변환 방법.
  16. 플래시 메모리 셀(FC1, FC2)을 포함하는 제 1 반도체 소자(100)로부터 변환된 ROM 메모리 셀(RC1, RC2, RM1, RM2)을 포함하는 제 2 반도체 소자(200)로서,
    상기 제 1 및 제 2 반도체 소자(100, 200)는 각각 동일한 소자 부분(110) 과, 상기 플래시 메모리 셀(FC1, FC2) 및 상기 ROM 메모리 셀(RC1, RC2, RM1, RM2) 각각에 상기 소자 부분을 배선하는 동일한 배선 조직(125)을 포함하되,
    액세스 트랜지스터(AT1, AT2)와 플로팅 트랜지스터(FT1, FT2)를 포함하는 상기 플래시 메모리 셀은 리소그래픽 프로세싱 동안에 상기 ROM 메모리 셀에 의해 변환되며,
    상기 변환은,
    상기 플래시 메모리 셀(FC1, FC2)의 레이아웃을 적어도 하나의 기선 마스크의 레이아웃 내에 포함시키는 것과,
    상기 적어도 하나의 기선 마스크로부터 상기 플래시 메모리 셀의 상기 레이아웃으로부터의 상기 플로팅 트랜지스터(FT1, FT2)에 대한 레이아웃을 제거하고 상기 ROM 메모리 셀의 단일 게이트 트랜지스터(T1, T2)의 레이아웃으로서 상기 플래시 메모리 셀의 액세스 트랜지스터(AT1, AT2)의 레이아웃을 지정함으로써, 상기 적어도 하나의 기선 마스크 내의 플래시 메모리 셀의 레이아웃을 상기 ROM 메모리 셀의 레이아웃으로 변환하는 것에 의해 수행되는
    반도체 소자.
  17. 제 1 항의 방법에 따라 기선 마스크의 레이아웃에 대한 계산을 실행하되, 컴퓨터 상에 로딩된 후, 상기 기선 기술에 사용되는 적어도 하나의 기선 마스크의 레이아웃을 조작하는 동작을 상기 컴퓨터가 실행할 수 있도록 하는 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체로서,
    상기 조작은
    플래시 메모리 셀(FC1, FC2)의 레이아웃을 상기 적어도 하나의 기선 마스크의 상기 레이아웃 내에 포함시키는 것과,
    상기 적어도 하나의 기선 마스크로부터 상기 플래시 메모리 셀의 상기 레이아웃으로부터의 상기 플로팅 트랜지스터(FT1, FT2)에 대한 레이아웃을 제거하고 상기 ROM 메모리 셀의 단일 게이트 트랜지스터(T1, T2)의 레이아웃으로서 상기 플래시 메모리 셀의 액세스 트랜지스터(AT1, AT2)의 레이아웃을 지정함으로써, 상기 적어도 하나의 기선 마스크 내의 상기 플래시 메모리 셀(FC1, FC2)의 상기 레이아웃을 ROM 메모리 셀(RC1, RC2, RM1, RM2)의 레이아웃으로 변환하는 것을 포함하는
    컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 저장 매체.
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