JP2007005654A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 金属シリサイド膜53を備えるコントロールゲート電極74、コントロールゲート電極74の下のゲート間絶縁膜25、ゲート間絶縁膜25の下のフローティングゲート電極73、フローティングゲート電極73の下のトンネル絶縁膜20を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、セルアレイ領域の周辺に配置され、トンネル絶縁膜20より厚い第1ゲート絶縁膜21を備える高電圧トランジスタを含む高電圧回路領域と、セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され、第1ゲート絶縁膜21より薄い第2ゲート絶縁膜22を備える低電圧トランジスタを含む低電圧回路領域とを備える。
【選択図】 図2
Description
低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いることが好ましい。特に、低電源電圧動作の可能なフラッシュEEPROMの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図1に示すように、半導体チップ150上に配置されたセルアレイ領域120と、セルアレイ領域120の四辺に隣接して配置された高電圧回路領域90a,90b,90c,90dと、高電圧回路領域90a,90b,90c,90dにそれぞれ隣接して配置された低電圧回路領域80a,80b,80c,80dと、低電圧回路領域80a,80b,80c,80dにそれぞれ隣接して配置されたその他の回路領域100a,100b,100c,100dとを備える。その他の回路領域100a,100b,100c,100dは、低電圧回路と高電圧回路と抵抗素子領域が混在している領域である。高電圧回路領域90a,90b,90c,90dはセルアレイ領域120に対して書き込み電圧Vpgm、消去電圧Verase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域80a,80b,80c,80dはCMOS等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域100a,100b,100c,100dには特に低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dに設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域などが配置される。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置は、図23(c)に示すように、図2(c)で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第1層間絶縁膜28が無くなって、ゲート側壁絶縁膜75及びライナー絶縁膜27を備える点が異なる。コンタクト54は、ライナー絶縁膜27で覆われた選択トランジスタに対して自己整合的に形成される。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、図31(b)に示すように、図2(b)で示した不揮発性半導体記憶装置とは、高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極71上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置は、図39(b)に示すように、図2(b)で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第1層間絶縁膜28が無くなって、ゲート側壁絶縁膜75を備える点が異なる。更に、第4の実施の形態に係る不揮発性半導体記憶装置は、図39(c)に示すように、図2(c)で示した不揮発性半導体記憶装置とは、高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極71上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置は、図47(a)及び図47(b)に示すように、図31(a)及び図31(b)で示した不揮発性半導体記憶装置とは、低電圧回路領域80a,80b,80c,80dのトランジスタのゲート電極70上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図31(a)〜図31(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
本発明の第6の実施の形態に係る不揮発性半導体記憶装置は、図55(a)及び図55(b)に示すように、図39(a)及び図39(b)で示した不揮発性半導体記憶装置とは、低電圧回路領域80a,80b,80c,80dのトランジスタのゲート電極70上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図39(a)〜図39(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
20…トンネル絶縁膜
21…第1ゲート絶縁膜
22…第2ゲート絶縁膜
23…マスク材
24…ストッパ膜
25…ゲート間絶縁膜
26…ゲート間埋め込み絶縁膜
27…ライナー絶縁膜
28…第1層間絶縁膜
29…バリア絶縁膜
30…第2層間絶縁膜
40…素子分離領域(STI)
50…フローティングゲート電極層
51…第1ゲート電極層
52…第2ゲート電極層
53…金属シリサイド膜
54…コンタクト
60…開口部
62…レジスト
70,71…ゲート電極
72…選択ゲート電極
73…フローティングゲート電極
74…コントロールゲート電極
75…ゲート側壁絶縁膜
80a,80b,80c,80d…低電圧回路領域
90a,90b,90c,90d…高電圧回路領域
100a,100b,100c,100d…その他の回路領域
120…セルアレイ領域
150…半導体チップ
Claims (5)
- 金属シリサイド膜を備えるコントロールゲート電極、前記コントロールゲート電極の下のゲート間絶縁膜、前記ゲート間絶縁膜の下のフローティングゲート電極、前記フローティングゲート電極の下のトンネル絶縁膜を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、
前記セルアレイ領域の周辺に配置され、前記トンネル絶縁膜より厚い第1ゲート絶縁膜を備える高電圧トランジスタを含む高電圧回路領域と、
前記セルアレイ領域の周辺の前記高電圧回路領域とは異なる位置に配置され、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を備える低電圧トランジスタを含む低電圧回路領域
とを備え、前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられていることを特徴とする不揮発性半導体記憶装置。 - 前記高電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記低電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタの上面に接し、ソース領域及びドレイン領域上に形成されたバリア絶縁膜が設けられていることを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第2ゲート絶縁膜は、前記トンネル絶縁膜より薄いことを特徴とする請求項1〜4のいずれか1項に記載の不揮発性半導体記憶装置。
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