JP2007073887A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート電極の低抵抗化とトランジスタの特性安定化を両立させる半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に第２の絶縁膜を介して形成された導電体層とを含む複数のゲート電極と、前記導電体層上部に設けられた第２の導電体層と、前記ゲート電極間に設けられ、前記ゲート電極とは側面のみで接するバリア絶縁膜と、前記第２の導電体層の上面に接して設けられた層間絶縁膜と、を具備する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に係り、特に、不揮発性記憶素子を含む半導体装置及びその製造方法に関する。
不揮発性記憶素子を含む半導体装置では、メモリセルを形成後に水素等がキャパシタ絶縁膜に侵入すると、メモリセルの特性を劣化させることがある。例えば、メモリセルトランジスタのゲート絶縁膜中に侵入した水素は、電荷のトラップサイトを形成する。このトラップサイトに電子がトラップされたり、トラップから電子が放出されたりすることにより、メモリセルトランジスタの特性が変動する。これを防止するために、メモリセルトランジスタを水素バリア絶縁膜で覆う技術がある。
一方、半導体装置の微細化にともなって、ゲート電極の上部に形成するシリサイド層を低抵抗化することが、半導体装置のさらなる微細化及び高速化のために要求されてきている。一般に上記の水素バリア絶縁膜は、シリサイド層を形成した後でメモリセルトランジスタを覆うように形成される。このような構造を有する半導体装置の一例が、特許文献１に開示されている。この構造では、タングステンシリサイド（ＷＳｉ）を形成したメモリセルトランジスタは、ストレス緩衝酸化膜により覆われ、隣接するメモリセルトランジスタ間がスペーサ膜（窒化シリコン（Ｓｉ３Ｎ４）膜）で埋められる。エッチバックされたスペーサ膜上を含むメモリセル全体がエッチング阻止膜（Ｓｉ３Ｎ４膜）により覆われる。エッチング阻止膜は、水素バリア絶縁膜としての機能を有する。すなわち、この水素バリア絶縁膜は、ゲート電極と接触することなく、シリサイドの上方にも形成されている。
低抵抗のシリサイド、例えば、コバルトシリサイド（ＣｏＳｉ）、は、従来の、例えばＷＳｉに比べて、高温の熱処理よって劣化しやすい。ＣｏＳｉを形成した後で水素バリア絶縁膜、例えば、Ｓｉ３Ｎ４膜を形成すると、Ｓｉ３Ｎ４膜形成のための高温ＣＶＤにより、ＣｏＳｉが凝集して、抵抗が上昇したり、極端な場合には断線したりするという問題が生じる。
したがって、ゲート電極の低抵抗化とトランジスタ特性の安定化を両立できる半導体装置及びその製造方法に対するニーズがある。
特開２００４−２４１７８０号公報
本発明は、ゲート電極の低抵抗化とトランジスタの特性安定化を両立させる半導体装置及びその製造方法を提供する。
本発明の１態様による半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に第２の絶縁膜を介して形成された導電体層とを含む複数のゲート電極と、前記導電体層上部に設けられた第２の導電体層と、前記ゲート電極間に設けられ、前記ゲート電極とは側面のみで接するバリア絶縁膜と、前記第２の導電体層の上面に接して設けられた層間絶縁膜と、を具備する。
本発明の他の１態様による半導体装置は、半導体基板上に形成された複数のメモリセルと、直列に接続された複数の前記メモリセルの両端に設けられ、前記メモリセルに電気的に接続された第１及び第２の選択トランジスタと、前記メモリセルのゲート電極並びに前記第１及び第２の選択トランジスタのゲート電極の導電体層上部に設けられた第２の導電体層と、前記第１又は第２の選択トランジスタのゲート電極の外側の前記半導体基板中に設けられた第１又は第２の拡散層に接続する第１又は第２のコンタクト電極と、前記メモリセルのゲート電極、前記第１及び第２の選択トランジスタのゲート電極、並びに前記第１及び第２のコンタクト電極とはそれぞれの側面のみで接するバリア絶縁膜と、前記第２の導電体層の上面に接して設けられた層間絶縁膜と、を具備する。
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を介して導電体層を形成して複数のゲート電極を形成する工程と、前記ゲート電極間に、前記ゲート電極とは側面のみで接するバリア絶縁膜を形成する工程と、前記導電体層の上部に第２の導電体層を形成する工程と、前記第２の導電体層の上面に接する層間絶縁膜を形成する工程と、を具備する。
本発明により、ゲート電極の低抵抗化とトランジスタの特性安定化を両立させた半導体装置及びその製造方法を提供できる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
本発明は、水素バリア絶縁膜が、ゲート電極の上方には設けられずにゲート電極間に設けられ、しかもシリサイド層を形成したゲート電極とその側面でのみ接するように配置された半導体装置及びその製造方法である。この半導体装置では、シリサイドを形成する前に水素バリア絶縁膜を形成でき、シリサイド形成後の高温熱処理を低減できる。その結果、ゲート電極の抵抗を上昇させることなく、トランジスタの特性劣化を防止することができる、低抵抗化が可能なシリサイドを使用した半導体装置及びその製造法を提供できる。
不揮発性半導体記憶装置を例に、本発明の実施形態を以下に詳細に説明する。
（第１の実施形態）
本発明の第１の実施形態は、ゲート電極の一部を残してゲート電極間を電極間絶縁膜により埋め、その上にＵ字型の水素バリア絶縁膜をゲート電極と側面でのみ接するように設けた半導体記憶装置及びその製造方法である。
図１及び図２を用いて、本実施形態にしたがったＮＡＮＤ型不揮発性半導体記憶装置を説明する。図１は、本実施形態に係る半導体装置のＮＡＮＤ型メモリセルを説明する平面図である。図２は、図１に切断線Ａ−Ａで示した本実施形態のメモリセルアレイのビット線方向の断面図である。図１の上下方向に延びるＮＡＮＤ型メモリセルアレイは、直列接続された複数（図では４個）のメモリセルＭＣと、その一方の端（図では上方）に接続されたドレイン側選択トランジスタＳＴＤと、他方の端に接続されたソース側選択トランジスタＳＴＳとを具備する。各メモリセルアレイは、素子分離１４によって区分された素子領域１６上に形成される。図の左右方向に配列された隣接するメモリセルアレイのメモリセルＭＣは、左右方向に延びるコントロールゲート電極２８により相互に接続される。コントロールゲート電極２８は、ワード線として機能する。同様に、左右方向に配列するそれぞれのドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、それぞれ、共通のドレイン側選択ゲート線２２ｄ及びソース側選択ゲート線２２ｓにより接続される。ドレイン側選択トランジスタＳＴＤは、ビット線コンタクト拡散層３２ｄ、ビット線コンタクト電極４４ｂ、ビット線接続部４６、及び配線間コンタクト電極５２を介して第２の配線（ビット線）５４に接続される。ソース側選択トランジスタＳＴＳは、ソース線コンタクト拡散層３２ｓ、ソース線コンタクト４４ｓを介して第１の配線（ソース線）４８に接続される。
各メモリセルアレイは、ビット線５４を介してビット線方向（図１の上下方向）に互いに接続され、ソース線４８を介してワード線方向（図１の左右方向）に互いに接続される。
図１では、各メモリセルアレイが４個のメモリセルＭＣを含むように示されているが、ＮＡＮＤ型メモリセルアレイでは、任意の数のメモリセルＭＣを含むことができる。
図２を参照して、メモリセルアレイは、半導体基板１０、例えば、シリコン基板、に設けられたウェル１２に形成される。メモリセルアレイ内の各メモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳは、シリコン基板１０中に形成された拡散層３２を介してビット線方向に接続される。
メモリセルＭＣは、シリコン基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたメモリセルゲート電極２２とを含む。メモリセルゲート電極２２は、電荷蓄積層となるフローティングゲート電極２４、フローティングゲート電極２４上に形成された電極間絶縁膜２６、電極間絶縁膜２６上に形成されたコントロールゲート電極２８とを含む。コントロールゲート電極２８は、多結晶シリコン２８−１とシリサイド２８−２、例えば、コバルトシリサイドの積層構造とすることができる。コントロールゲート電極２８は、図２の紙面に垂直な方向に隣接する他のメモリセルアレイのメモリセルＭＣを接続し、ワード線として機能する。
メモリセルアレイのそれぞれ端に形成された、ドレイン側及びソース側選択トランジスタＳＴＤ，ＳＴＳのゲート電極２２ｄ、２２ｓは、メモリセルゲート電極２２と類似の構造であるが、電極間絶縁膜２６の一部が除去された開口部２７を介して、フローティングゲート電極２４とコントロールゲート電極２８とが接続されている。
各メモリセルトランジスタＭＣ、ドレイン側及びソース側選択トランジスタＳＴＤ，ＳＴＳのゲート電極２２，２２ｄ、２２ｓのそれぞれの間は、電極間絶縁膜である第２の絶縁膜３６によりコントロールゲート電極２８の一部を残して埋められる。ゲート電極２２間の第２の絶縁膜３６の上にＵ字型に水素バリア絶縁膜として機能する第３の絶縁膜３８が形成される。第３の絶縁膜３８は、コントロールゲート電極２８の側面に直接接触するが、コントロールゲート電極２８の上面、すなわちシリサイド２８−２の上面には設けられない。
さらに、各ゲート電極間の第３の絶縁膜３８上に、第４の絶縁膜４０が形成され、全体を覆うように第１及び第２の層間絶縁膜４２、５０が形成される。
ドレイン側選択トランジスタＳＴＤのビット線コンタクト拡散層３２ｄは、第４の絶縁膜４０、第１及び第２の層間絶縁膜４２、５０中に設けられたビット線コンタクト電極４４ｂ、ビット線接続部４６及び配線間コンタクト電極５２を介して、ビット線としての第２の配線５４に接続される。ソース側選択トランジスタＳＴＳのソース線コンタクト拡散層３２ｓは、第４の絶縁膜４０及び第１の層間絶縁膜４２中に設けられたソース線コンタクト電極４４ｓを介して、ソース線としての第１の配線４８に接続される。
このような構造とすることで、シリサイド２８−２を形成する前に水素バリア性を有する第３の絶縁膜３８を形成できるため、シリサイド形成後の高温熱処理を低減できる。すなわち、シリサイド２８−２として、低抵抗であるが高温に弱い材料、例えば、コバルトシリサイド（ＣｏＳｉ）を使用できるようになる。その結果、コントロールゲート電極２８の抵抗を上昇させることなく、配線遅延を抑制できる。さらに、水素バリア性を有する第３の絶縁膜３８をゲート電極２２の側面に接して形成することにより、水素がメモリセルゲート電極２２間を通ってゲート絶縁膜２０に拡散することを防止できる。これにより、水素の影響によってメモリセルトランジスタＭＣの特性が劣化することを防止することができる。
したがって、トランジスタの特性劣化を防止することができ、低抵抗化が可能なシリサイド２８−２をコントロールゲート電極２８に使用した半導体装置及びその製造法を提供できる。
本実施形態によるＮＡＮＤ型半導体記憶装置の製造方法の一例を、図３から図６に示したビット線方向の工程断面図を参照して詳細に説明する。
（１）まず、ウェル、素子分離を形成した半導体基板上に、ゲート電極を形成するための材料を堆積する。
図３（ａ）を参照して、半導体基板１０、例えば、シリコン基板に、ウェル１２と素子分離（図示せず）を形成する。ここでは、ウェル１２をｐ型とするが、ｎ型とすることもできる。素子分離は、ＳＴＩ（shallow trench isolation）、ＬＯＣＯＳ（local oxidation of silicon）若しくはその他の素子分離技術を用いることができる。
次に、素子分離により分離されたシリコン基板１０の素子領域１６上の全面にゲート絶縁膜２０及び第１の導電体膜２４ｍを堆積し、リソグラフィ及びエッチングによりビット線方向に細長いストライプ状に加工する。その上に、電極間絶縁膜２６、第２の導電体膜２８ｍ、及び第１の絶縁膜３０を順に形成する。ゲート絶縁膜は、メモリセルトランジスタのトンネル酸化膜として働き、例えば、膜厚が８ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を使用することができる。第１の導電体膜２４ｍは、フローティングゲート電極２４に加工され、第２の導電体膜２８ｍは、コントロールゲート電極２８の一部に加工される。第１及び第２の導電体膜２４ｍ、２８ｍとして、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコンを使用することができる。電極間絶縁膜２６として、例えば、ＳｉＯ２膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／ＳｉＯ２膜の積層構造で、それぞれの膜厚が、例えば、いずれも３ｎｍから１０ｎｍである、いわゆるＯＮＯ膜を使用することができる。第１の絶縁膜３０は、メモリセルゲート電極２２のパターニング時に、マスクとして働き、例えば、Ｓｉ３Ｎ４膜を使用することができる。ここで、第２の導電体膜２８ｍを形成する前に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極になる領域の一部の電極間絶縁膜２６を除去して開口部２７を設け、フローティングゲート電極２４とコントロールゲート電極２８とが接続されるようにする。
（２）次に、ゲート電極をパターニングし、ゲート電極間に拡散層を形成する。
図３（ｂ）を参照して、リソグラフィ及びエッチングにより第１の絶縁膜３０をゲート電極のパターンに加工する。引き続き第１の絶縁膜３０をマスクとしてエッチングを行い、第１の絶縁膜３０に対して自己整合的に、第２の導電体膜２８ｍ、電極間絶縁膜２６、第１の導電体膜２４ｍをエッチングして、メモリセルトランジスタＭＣのゲート電極２２、ドレイン側選択トランジスタＳＴＤのゲート電極２２ｄ、ソース側選択トランジスタＳＴＳのゲート電極２２ｓを形成する。このエッチングにより、ゲート電極２２，２２ｄ、２２ｓ間のシリコン基板１０表面のゲート絶縁膜２０が、露出する。このようにして、第１の導電体膜２４ｍは、フローティングゲート電極２４に加工され、第２の導電体膜２８ｍは、コントロールゲート電極２８の一部になる第２の導電体層２８−１に加工される。
さらに、ゲート電極加工時のエッチングダメージを回復させるために後酸化を行い、後酸化膜３４を積層構造のゲート電極２２，２２ｄ、２２ｓの表面に形成する。
その後、ゲート電極２２，２２ｄ、２２ｓをマスクとして、ゲート電極２２，２２ｄ、２２ｓ間のシリコン基板１０に、例えば、イオン注入により不純物をドープして拡散層３２，３２ｄ、３２ｓを形成する。拡散層３２ｄ、３２ｓは、それぞれビット線コンタクト拡散層、ソース線コンタクト拡散層である。ドープする不純物は、ここでは、ｎ型の、例えば、ヒ素（Ａｓ）又はリン（Ｐ）を使用することができる。しかし、ウェル１２をｎ型にした場合には、ｐ型の不純物、例えば、ホウ素（Ｂ）を使用することができる。
この拡散層３２を介して、メモリセルアレイ内のドレイン側選択トランジスタＳＴＤ、メモリセルトランジスタＭＣ、及びソース側選択トランジスタＳＴＳが、電気的に接続される。
尚、この拡散層を形成するためのイオン注入は、上記のように後酸化の後に行うことができる、若しくは後酸化の前に行うことができる。
（３）次に、メモリセルゲート電極間に第２の絶縁膜を形成する。
図４（ａ）を参照して、全面に第２の絶縁膜３６を堆積する。第２の絶縁膜３６の厚さは、メモリセルゲート電極２２の間を埋めるが、ビット線及びソース線コンタクト拡散層３２ｄ、３２ｓを形成したコンタクト領域を完全には埋めない厚さとする。すなわち、第２の絶縁膜３６を、メモリセルゲート電極２２間の距離の１／２より厚く、コンタクト拡散層３２ｄ、３２ｓの幅の１／２よりも薄い厚さに堆積する。第２の絶縁膜３６として、例えば、ＴＥＯＳ（tetraethylorthosilicate）−ＳｉＯ２膜又は低誘電率絶縁膜を使用することができる。尚、第２の絶縁膜３６は、膜質の異なるシリコン酸化膜を複数回堆積することによって形成することができる。
（４）次に、第２の絶縁膜をエッチバックする。
図４（ｂ）を参照して、第２の絶縁膜３６を異方性エッチングによりエッチングして、コントロールゲート電極の側面の高さになるまでエッチバックする。エッチング後の第２の絶縁膜３６の高さは、第２の導電体層２８−１とマスク絶縁膜である第１の絶縁膜３０との境界より低く、電極間絶縁膜２６と第２の導電体層２８−１との境界よりも高くなることが好ましい。このエッチングにより、コンタクト領域のドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのゲート電極２２ｄ、２２ｓの側面には、側壁絶縁膜３６ｓが形成される。
さらに、第２の絶縁膜３６より上のゲート電極２２では、側面に形成された後酸化膜３４もエッチングされて、第２の導電体層２８−１の側面が露出する。
（５）次に、第２の絶縁膜上に水素バリア絶縁膜である第３の絶縁膜を形成し、全体を第４の絶縁膜により平坦化する。
図５（ａ）を参照して、露出しているゲート電極２２，２２ｄ、２２ｓ覆いうように第３の絶縁膜３８を第２の絶縁膜３６上に形成する。第３の絶縁膜３８は、第２の絶縁膜３６に対してエッチングレートが異なり、水素バリア性を有する絶縁膜であり、例えば、Ｓｉ３Ｎ４膜を使用することができる。第３の絶縁膜３８は、前の工程で露出した部分の第２の導電体膜２８−１と直接接触する。したがって、図５（ａ）に示されたように、第３の絶縁膜３８は、メモリセルゲート電極２２間ではＵ字型に形成される。ここで、第３の絶縁膜３８を形成する前に、第２の導電体膜２８−１の側面に極めて薄い自然酸化膜が形成される可能性があるが、メモリセルゲート電極２２への水素の侵入に関して無視できる。したがって、この場合にも、第３の絶縁膜３８は、第２の導電体膜２８−１と直接接触していると見なせる。
その後、第４の絶縁膜４０を全面に厚く堆積して、ゲート電極２２間を第４の絶縁膜４０で埋める。第４の絶縁膜４０は、深く幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えば、ＢＰＳＧ（boro-phospho-silicate glass）を使用することができる。ゲート電極２２より上方に堆積した第４の絶縁膜４０を、例えば、第３の絶縁膜３８をストッパとしてＣＭＰ（chemical mechanical polishing）により除去して平坦化する。ここで、第１の絶縁膜３０をストッパとしてＣＭＰを行うこともできる。
（６）次に、ゲート電極上部にシリサイドを形成する。
図５（ｂ）を参照して、ゲート電極２２、２２ｄ、２２ｓ上の第１及び第３の絶縁膜３０、３８をエッチングにより除去する。第１及び第３の絶縁膜３０、３８は、ともに、例えば、Ｓｉ３Ｎ４で形成できるため、同時に除去することができる。このエッチング時に、ゲート電極２２間の第４の絶縁膜４０は、その一部が残されるようにする。図５（ｂ）では、第４の絶縁膜４０を含めて表面全体を平坦に表しているが、第４の絶縁膜４０の表面が全体として平坦にならなくてとも問題にならない。このようにエッチングすることにより、水素バリア絶縁膜である第３の絶縁膜３８は、ゲート電極２２の上方から除去されて、ゲート電極２２間にＵ字型に残される。このこのようにして、ゲート電極２２の上面の第２の導電体層２８−１、すなわち、多結晶シリコンを露出させることができる。
その後、シリサイド用金属（図示せず）を全面に形成する。シリサイド用金属としては、低抵抗のシリサイドを形成できる、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）等を使用することができるが、タングステン（Ｗ）を使用することもできる。そして、熱処理を行って、シリサイド用金属と多結晶シリコンを反応させてシリサイドを形成する。その後、未反応のシリサイド用金属を除去する。このようにして、第２の導電体層２８−１とシリサイド層２８−２とが積層構造になった、コントロールゲート電極２８を形成できる。シリサイド層２８−２を、例えば、コバルトシリサイド（ＣｏＳｉ）とすることにより、コントロールゲート電極２８の低抵抗化を実現できる。
（７）次に、コンタクト電極及び第１の配線を形成する。
図６（ａ）を参照して、第１の層間絶縁膜４２を全面に堆積して、必要であれば平坦化する。そして、ビット線コンタクト拡散層３２ｄとソース線コンタクト拡散層３２ｓにコンタクトを取るためのコンタクト孔４４ｈを開口する。このコンタクト孔４４ｈを開口するためのエッチングは、まず第３の絶縁膜３８をエッチングストッパとして、第１の層間絶縁膜４２、第４の絶縁膜４０を順にエッチングする。このように、第３の絶縁膜３８をエッチングストッパとしてエッチングすることにより、コンタクト孔４４ｈのアライメントがずれても、素子分離絶縁膜が不必要にエッチングされることを防止できる。次に、第３の絶縁膜３８、ゲート絶縁膜２０を順次エッチングして、ビット線コンタクト拡散層３２ｄ及びソース線コンタクト拡散層３２ｓを露出させる。
次に、コンタクト孔４４ｈをコンタクト電極用金属で埋める。コンタクト電極用金属としては、例えば、アルミニウム（Ａｌ）やタングステン（Ｗ）などの金属あるいは低抵抗の半導体を使用することができる。このようにして、ビット線コンタクト拡散層３２ｄに接続するビット線コンタクト電極４４ｂ及びソース線コンタクト拡散層３２ｓに接続するソース線コンタクト電極４４ｓを形成できる。この後、第１の層間絶縁膜４２上に第１の配線用金属を堆積し、パターニングする。これによって、ビット線コンタクト電極４４ｂに接続するビット線接続部４６及びソース線コンタクト電極４４ｓに接続する第１の配線（ソース線）４８を形成することができる。第１の配線用金属としては、上記のコンタクト電極用金属用の材料を使用することができる。
（８）次に、第２の配線を形成する。
図６（ｂ）を参照して、第２の層間絶縁膜５０を全面に堆積する。上記の工程と同様に、第２の層間絶縁膜５０中にビット線接続部４６に達する第２のコンタクト孔５２ｈを形成する。第２のコンタクト孔５２ｈを上記のコンタクト電極用金属で埋めて、配線間コンタクト電極５２を形成する。さらにその上に、第２の配線用金属を堆積し、パターニングする。これによって、配線間コンタクト電極５２に接続する第２の配線（ビット線）５４を形成することができる。このように、第２の配線（ビット線）５４は、配線間コンタクト電極５２、ビット線接続部４６、及びビット線コンタクト電極４４ｂを介してビット線コンタクト拡散層３２ｄに接続される。
その後、多層配線等の半導体装置に必要な工程を行って、本実施形態のＮＡＮＤ型半導体記憶装置を完成する。
本実施形態のＮＡＮＤ型メモリセルアレイでは、４個のメモリセルトランジスタＭＣが選択トランジスタＳＴＤ，ＳＴＳに挟まれた構成を示したが、メモリセルトランジスタＭＣの個数は４個に限定されるものではなく、例えば、１６個や３２個など、任意の数で構成することができる。
本実施形態では、水素バリア絶縁膜として機能する第３の絶縁膜３８は、ゲート電極２２の上方には形成されず、メモリセルゲート電極２２間にのみＵ字型に形成され、第３の絶縁膜３８の両側面は、それぞれゲート電極２２の側面に接している。これにより、水素がメモリセルゲート電極２２の上方に形成された層間絶縁膜等のシリコン酸化膜を通ってゲート絶縁膜２０に拡散することを防止できる。したがって、水素が侵入することによるメモリセルトランジスタＭＣの特性の劣化、例えば、しきい値電圧の変動やゲート絶縁膜の耐圧の低下等、を防止できる。
第３の絶縁膜３８がメモリセルゲート電極２２の上面には設けられないことから、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減できる。その結果、シリサイド層２８−２として、低抵抗であるが高温の熱処理の影響を受けやすい、例えば、コバルトシリサイド（ＣｏＳｉ）を使用することが可能になる。したがって、ワード線として機能するコントロールゲート電極２８を低抵抗化でき、コントロールゲート電極２８の配線遅延による半導体装置の劣化を軽減することができる。
さらに、第３の絶縁膜３８は、メモリセルゲート電極２２間において第２の絶縁膜３６上に形成され、電極間絶縁膜２６とは接触しない。これにより、第３の絶縁膜３８に電子がトラップされたとしても、その影響によりメモリセルトランジスタＭＣのしきい値電圧の変動等の特性が劣化することを防止することができる。
その上、第３の絶縁膜３８は、メモリセルゲート電極２２に対する水素バリア絶縁膜として機能するだけでなく、コンタクト孔４４ｈ開口の際にエッチングストッパとしても機能している。この結果、コンタクト孔４４ｈの開口が容易になり、プロセスマージンを大きくできる。
上記に説明してきたように、本実施形態によれば、半導体装置の電気特性の劣化を防止することができると同時にプロセスマージンを向上できる。したがって、本発明により、ゲート電極の低抵抗化とトランジスタの特性安定化を両立させた、高信頼性で高速動作が可能な半導体装置及びその製造方法を提供することができる。
本実施形態は、上記に限定されることなく種々の変形をして実施することができる。本実施形態の変形例のいくつかを図７から図１２に示したビット線方向のメモリセルアレイの断面図を参照して説明するが、これらに限定されない。
（第１の変形例）
本実施形態の第１の変形例のビット線方向の断面図を図７に示す。第１の変形例は、水素バリア絶縁膜である第３の絶縁膜３８をメモリセルゲート電極２２とほぼ同じ高さに形成した不揮発性半導体記憶装置である。
本変形例は、第２の絶縁膜３６のエッチング量を減らして、メモリセルゲート電極２２とほぼ同じ高さに第３の絶縁膜３８を形成する。すなわち、第３の絶縁膜３８は、ゲート電極２２間では、ゲート電極２２上のマスク材である第１の絶縁膜３０の下面の高さとほぼ同じ高さに形成される。第１の絶縁膜３０のエッチング時に、第３の絶縁膜３８が除去されて失われないようするために、第３の絶縁膜３８上では第４の絶縁膜４０が残されるようにエッチングする。本変形例では、第３の絶縁膜３８は、ゲート電極２２のシリサイド層２８−２の側面のみと接する。
本変形例によれば、第３の絶縁膜３８がゲート電極２２間でほぼ平坦に形成されるため、隣接するコントロールゲート電極２８間の第３の絶縁膜３８の量を減少させることができる。第３の絶縁膜３８は、例えば、Ｓｉ３Ｎ４膜であり、比誘電率がＳｉＯ２膜より大きい。それゆえ、コントロールゲート電極２８間の第３の絶縁膜３８の量を減少させることは、コントロールゲート電極２８間の容量を減少させることになる。この結果、配線間容量の増加を抑制して配線遅延の悪化を抑制することができる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には設けられないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減できる。その結果、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。したがって、コントロールゲート電極２８を低抵抗化でき、コントロールゲート電極２８の配線遅延による半導体装置の劣化を軽減することができる。
（第２の変形例）
本実施形態の第２の変形例のビット線方向の断面図を図８に示す。第２の変形例は、第３の絶縁膜３８を深いＵ字型にして、フローティングゲート電極２４の側面とも接するように形成した不揮発性半導体記憶装置である。
本変形例では、第２の絶縁膜３６のエッチング量を多くして、フローティングゲート電極２４の上面よりも低い高さに第２の絶縁膜３６を残す。その上に第３の絶縁膜３８を形成することによって本変形例の半導体装置を製作できる。
本変形例の第３の絶縁膜３８は、深いＵ字型をしており、メモリセルゲート電極２２とは、フローティングゲート電極２４の一部とコントロールゲート電極２８全体で接している。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には設けられないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減でき、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。したがって、コントロールゲート電極２８を低抵抗化でき、その配線遅延による半導体装置の劣化を軽減することができる。
（第３の変形例）
本実施形態の第３の変形例のビット線方向の断面図を図９に示す。第３の変形例は、メモリセルゲート電極２２間が第２の絶縁膜３６により完全に埋め込まれずに、第２の絶縁膜３６をゲート電極２２の側壁のように形成した不揮発性半導体記憶装置である。第２の絶縁膜３６は、ゲート電極２２の上側の側面を露出させるように形成される。
本変形例では、第２の絶縁膜３６を薄く形成している。このため、ゲート電極２２間を第２の絶縁膜３６で埋める上記の第１の実施形態及び第１から第２の変形例と比較して、第２の絶縁膜３６を、成膜温度が高く、成膜速度が遅い条件で形成することができる。このような条件で形成した第２の絶縁膜３６は、膜質が良く、例えば、絶縁膜中の電荷のトラップサイトを減少させることができる。したがって、第２の絶縁膜３６中にトラップされた電荷によるメモリセルトランジスタの特性劣化を抑制することができる。
さらに、第２の絶縁膜３６を覆うようにシリコン基板１０からゲート電極２２の高さまで第３の絶縁膜３８を形成する。第３の絶縁膜３８は、上側のゲート電極２２であるコントロールゲート電極２８の側面と接する。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
本変形例においても、第３の絶縁膜３８がメモリセルゲート電極２２の上面には形成されないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減でき、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。
図９では、ゲート電極２２間の底部において、第３の絶縁膜３８がゲート絶縁膜２０と接するように図示している。しかし、第３の絶縁膜３８とゲート絶縁膜２０との間に第２の絶縁膜３６が残された構造若しくはゲート絶縁膜２０を除去して第３の絶縁膜３８がシリコン基板１０と接するような構造とすることもできる。
（第４の変形例）
本実施形態の第４の変形例のビット線方向の断面図を図１０に示す。第４の変形例は、ゲート電極２２間に後酸化膜及び第２の絶縁膜がなく、第３の絶縁膜３８がメモリセルトランジスタのゲート電極２２の側面全体に接触している不揮発性半導体記憶装置である。
本変形例では、ゲート電極２２をパターニングした後で、後酸化膜を形成しない又は後酸化膜を形成して除去する。そして、第２の絶縁膜を形成せずに第３の絶縁膜３８を形成して、第３の絶縁膜３８がゲート電極２２の側面全体と接するようにする。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には形成されないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減でき、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。
本変形例では、第２の絶縁膜３６の形成を省略できるため、工程の簡略化を実現でき、製造コストの削減に寄与する。
図１０では、メモリセルゲート電極２２間の底部において、第３の絶縁膜３８がゲート絶縁膜２０と接するように図示している。しかし、ゲート絶縁膜２０を除去して、第３の絶縁膜３８がシリコン基板１０と接する構造にすることもできる。
（第５の変形例）
本実施形態の第５の変形例のビット線方向の断面図を図１１に示す。第５の変形例は、メモリセルアレイ両端のドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのコンタクト拡散層領域３２ｄ、３２ｓから第２の絶縁膜３６を除去した不揮発性半導体記憶装置である。
本変形例により、ドレイン側及びソース側選択トランジスタＳＴＤ，ＳＴＳのそれぞれのゲート電極２２ｄ、２２ｓとそれぞれに対応するコンタクト電極４４ｂ、４４ｓとの間の距離を小さくできる。したがって、半導体装置の高集積化を実現でき、製造コストの削減に寄与できる。
本変形例では、第３の絶縁膜３８は、第１の実施形態と同様にゲート電極２２間にＵ字型に形成され、ゲート電極２２の上部と側面で接している。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には形成されないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減でき、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。
（第６の変形例）
本実施形態の第６の変形例のビット線方向の断面図を図１２に示す。第６の変形例は、ソース線をシリコン基板１０中に拡散層を用いて形成した不揮発性半導体記憶装置である。
本変形例では、素子分離を形成する際に、ソース線拡散層５６を形成する領域では、素子分離を切断して設け、後から形成されるソース線を切断しないように素子分離を形成する。このようにすると、ゲート電極２２をパターニングした後で、ソース線を形成すべき領域のシリコン基板１０を露出させることができる。その後、拡散層３２と同様に不純物のドーピングを行って、ソース線を拡散層５６により形成できる。なお、ソース線拡散層５６は、ゲート電極２２間の拡散層３２よりも不純物濃度を高くすることができる。
本変形例では、配線工程を簡略化できるため、製造コストの削減に寄与できる。
本変形例においても、第３の絶縁膜３８は、第１の実施形態と同様にゲート電極２２間にＵ字型に形成され、ゲート電極２２上部の側面で接している。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には形成されないため、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減でき、シリサイド層２８−２として、低抵抗である、例えば、ＣｏＳｉを使用することが可能になる。
（第２の実施形態）
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置だけでなく、その他の半導体記憶装置にも適用できる。
ＮＯＲ型不揮発性半導体記憶装置に適用した本発明の第２の実施形態を、図１３及び図１４を用いて説明する。図１３は、本実施形態に係るＮＯＲ型の不揮発性半導体記憶装置の構成を模式的に示した平面図である。図１４は、図１３に切断線Ｂ−Ｂで示した、ビット線方向の断面図である。
本実施形態のＮＯＲ型不揮発性半導体記憶装置は、ビット線コンタクト電極４４ｂ間に、２個のメモリセルトランジスタＭＣを具備し、ＮＡＮＤ型不揮発性半導体記憶装置のような選択トランジスタは含まない。２個のメモリセルトランジスタＭＣ間のシリコン基板１０中にソース線５６が拡散層で形成されている。
メモリセルゲート電極２２の構造は、第１の実施形態と同じであり、ゲート絶縁膜２０上に形成された電荷蓄積層となるフローティングゲート電極２４、フローティングゲート電極２４上に形成された電極間絶縁膜２６、電極間絶縁膜２６上に形成されたコントロールゲート電極２８とを含む。コントロールゲート電極２８は、多結晶シリコン２８−１とシリサイド２８−２、例えば、コバルトシリサイドの積層構造とすることができる。コントロールゲート電極２８は、図１３の横方向に隣接する他のメモリセルＭＣを接続し、ワード線として機能する。
さらに、２個のメモリセルの両端には、ビット線コンタクト拡散層３２ｂが形成され、２個のメモリセルの間には、ソース線拡散層５６が形成される。
メモリセルゲート電極２２の側面の一部は後酸化膜３４で覆われる。この後酸化膜３４及びゲート絶縁膜２０を覆って、例えば、酸化シリコン膜からなる第２の絶縁膜３６が形成される。第２の絶縁膜３６上に、水素バリア絶縁膜としての第３の絶縁膜３８が形成される。第３の絶縁膜３８は、メモリセルゲート電極２２間にＵ字型に形成され、第３の絶縁膜３８の両側面はそれぞれゲート電極２２上側の側面に接する。第３の絶縁膜３８上に、第４の絶縁膜４０が形成され、全体が平坦化される。コントロールゲート電極２８の上部をシリサイド化して、シリサイド層２８−２を形成する。シリサイドは、低抵抗化できる、例えば、ＣｏＳｉを使用することができる。第４の絶縁膜４０上及びコントロールゲート電極２８上に、第１の層間絶縁膜４２が設けられる。第１の層間絶縁膜４２及び第４の絶縁膜４０にコンタクト拡散層３２ｂに接続するビット線コンタクト電極４４ｂが形成され、第１の層間絶縁膜４２上にビット線コンタクト電極４４ｂに接続するビット線５４が形成される。
本実施形態においても、第３の絶縁膜３８は、第１の実施形態と同様にゲート電極２２間にＵ字型に形成され、ゲート電極２２上部の側面で接している。したがって、水素が上方に形成された層間絶縁膜を通って外部からゲート電極２２に侵入することを有効に阻止できる。
さらに、第３の絶縁膜３８がメモリセルゲート電極２２の上面には形成されないことから、ゲート電極２２にシリサイド層２８−２を形成する前に第３の絶縁膜３８を形成できる。これにより、シリサイド層２８−２形成後の熱工程を削減できる。その結果、シリサイド層２８−２として、低抵抗であるが高温の熱処理の影響を受けやすい、例えば、ＣｏＳｉを使用することが可能になる。したがって、ワード線として機能するコントロールゲート電極２８を低抵抗化でき、コントロールゲート電極２８の配線遅延による半導体装置の劣化を軽減することができる。
上記のように、本発明は、ＮＯＲ型不揮発性半導体記憶装置に対しても適用できる。
本実施形態では、第３の絶縁膜３８を第１の実施形態と同様にＵ字型に形成した構造を例に説明したが、第１の実施形態の第１から第５の変形例に示したように変形して実施することができ、これらに限定されない。
上記に説明したように、本発明はＮＡＮＤ型不揮発性半導体記憶装置だけでなく、ＮＯＲ型不揮発性半導体記憶装置に対しても適用可能である。さらに、ＡＮＤ型やＤｉＮＯＲ型などのその他の不揮発性半導体記憶装置に対しても同様に適用することができる。
（第３の実施形態）
本発明は、メモリセルがフローティングゲート電極型の不揮発性半導体記憶装置だけでなく、その他の半導体記憶装置にも適用することができる。上記の実施形態は、フローティングゲート電極に電荷を蓄積するメモリセルで説明してきたが、例えば、絶縁膜に電荷を蓄積するＭＯＮＯＳ（metal oxide nitride oxide silicon）型メモリセルに対しても適用することができる。
本発明の第３の実施形態は、ＭＯＮＯＳ型メモリセルを使用したＮＡＮＤ型不揮発性半導体記憶装置に本発明を適用したものである。本実施形態の半導体装置の断面構造の一例を図１５に示す。本実施形態に係るＭＯＮＯＳ型の不揮発性半導体記憶装置の構成は、図１に示した平面図と同様である。図１５は、図１に切断線Ｂ−Ｂで示した、ビット線方向の断面図である。
ＭＯＮＯＳ型メモリセルでは、メモリセルトランジスタＭＣの電荷蓄積層としてフローティングゲート電極の代わりに絶縁膜を用いる点が異なる。ここでは、第１の実施形態との相違点を中心に本実施形態を説明する。
本実施形態のメモリセルＭＣは、シリコン基板１０上に設けられたメモリセルゲート電極６２を含む。メモリセルゲート電極６２は、シリコン基板１０上に形成された第５の絶縁膜６０、第５の絶縁膜６０上に形成された電荷蓄積層となる第６の絶縁膜６４、第６の絶縁膜６４上に形成された第７の絶縁膜６６、第７の絶縁膜６６上に形成されたコントロールゲート電極６８とを含む。第５の絶縁膜６０は、例えば、ＳｉＯ２膜を使用することができる。電荷蓄積層である第６の絶縁膜６４は、例えば、Ｓｉ３Ｎ４膜を使用することができる。第７の絶縁膜６６は、例えば、ＳｉＯ２膜を使用することができる。コントロールゲート電極６８は、第１の実施形態と同様に、多結晶シリコン６８−１とシリサイド６８−２、例えば、コバルトシリサイドの積層構造とすることができる。コントロールゲート電極６８は、図１５の紙面に垂直な方向に隣接する他のメモリセルアレイのメモリセルＭＣを接続し、ワード線として機能する。
メモリセルアレイのそれぞれ端に形成された、ドレイン側及びソース側選択トランジスタＳＴＤ，ＳＴＳのゲート電極６２ｄ、６２ｓは、メモリセルゲート電極６２と類似の構造であるが、第５の絶縁膜６０、電荷蓄積層となる第６の絶縁膜６４、第７の絶縁膜６６の積層膜の代わりにゲート絶縁膜２０が形成されている。ゲート絶縁膜２０は、例えば、ＳｉＯ２膜を使用することができる。
各メモリセルトランジスタＭＣ、ドレイン側及びソース側選択トランジスタＳＴＤ，ＳＴＳのゲート電極６２，６２ｄ、６２ｓのそれぞれの間は、電極間絶縁膜である第２の絶縁膜３６によりコントロールゲート電極６８の一部を残して埋められる。ゲート電極６２間の第２の絶縁膜３６の上に水素バリア絶縁膜として機能する第３の絶縁膜３８がＵ字型に形成される。第３の絶縁膜３８は、コントロールゲート電極６８の側面に直接接触するが、コントロールゲート電極６８の上面、すなわちシリサイド６８−２の上面には設けられない。
その他のゲート電極６２上の構造、及び配線構造等は、第１の実施形態とほぼ同じであるため、説明を省略する。
このような構造とすることで、シリサイド６８−２を形成する前に水素バリア性を有する第３の絶縁膜３８を形成できるため、シリサイド形成後の高温熱処理を低減できる。すなわち、シリサイド６８−２として、低抵抗であるが高温に弱い材料、例えば、ＣｏＳｉを使用できるようになる。その結果、コントロールゲート電極６８の抵抗を上昇させることなく、配線遅延を抑制できる。さらに、水素バリア性を有する第３の絶縁膜３８をゲート電極６２の側面に接して形成することにより、水素がメモリセルゲート電極６２間を通って第５の絶縁膜６０に拡散することを防止できる。これにより、水素の影響によってメモリセルトランジスタＭＣの特性が劣化することを防止することができる。
したがって、トランジスタの特性劣化を防止することができ、低抵抗化が可能なシリサイド６８−２をコントロールゲート電極６８に使用した半導体装置及びその製造法を提供できる。
上記のように、本発明は、メモリセルがＭＯＮＯＳ型の不揮発性半導体記憶装置に対しても適用できる。
本実施形態では、第３の絶縁膜３８を第１の実施形態と同様にＵ字型に形成した構造を例に説明したが、第１の実施形態の第１の変形例に示したように、第３の絶縁膜３８を平坦に形成することができる。また、第１の実施形態の第３の変形例に示したように、メモリセルゲート電極６２間が第２の絶縁膜３６により完全に埋め込まれずに、第２の絶縁膜３６をゲート電極６２の側壁のように形成することができる。また、第１の実施形態の第４の変形例に示したように、第３の絶縁膜３８がメモリセルトランジスタのゲート電極６２の側面全体に接触するように形成することができ、これらに限定されない。
メモリセルがＭＯＮＯＳ型構造の場合でも、第２の実施形態で説明したように、本発明は、ＮＡＮＤ型不揮発性半導体記憶装置をはじめ、ＮＯＲ型、ＡＮＤ型及びＤｉＮＯＲ型などのその他の不揮発性半導体記憶装置に対しても同様に適用することができる。すなわち、直列にゲート電極が複数個接続され、ゲート間にコンタクトがない構造の半導体装置であれば、本発明を適用することができる。特に、素子領域に対して余裕の小さなコンタクト電極を有し、ゲート絶縁膜に強い電気的ストレスを印加するような不揮発性半導体記憶装置を始めとする半導体装置に対して有効に適用することができる。
本発明により、コントロールゲート電極の低抵抗化を実現でき、水素がメモリセルゲート電極間のシリコン酸化膜中を通ってゲート絶縁膜に拡散するのを防止できると同時に、拡散層へのコンタクト孔開口のためのエッチングのプロセスマージンを向上させることができる。これにより、メモリセルトランジスタのしきい値電圧の変動の抑制、ゲート絶縁膜の耐圧の低下、及び配線遅延のような半導体装置の電気特性の劣化を防止することができる。
上記に説明してきたように、本発明によれば、半導体装置の電気特性の劣化を防止することができると同時にプロセスマージンを向上できる。したがって、ゲート電極の低抵抗化とトランジスタの特性安定化を両立させた、高信頼性で高速動作が可能な半導体装置及びその製造方法を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
図１は、本発明の第１の実施形態による半導体装置の一例を説明するための平面図である。 図２は、図１に切断線Ａ−Ａで示した本発明の第１の実施形態による半導体装置の一例を説明するためのビット線方向の断面図である。 図３（ａ）、（ｂ）は、第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。 図４（ａ），（ｂ）は、図３（ｂ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。 図５（ａ），（ｂ）は、図４（ｂ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。 図６（ａ），（ｂ）は、図５（ｂ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。 図７は、本発明の第１の変形例による半導体装置の一例を説明するための断面図である。 図８は、本発明の第２の変形例による半導体装置の一例を説明するための断面図である。 図９は、本発明の第３の変形例による半導体装置の一例を説明するための断面図である。 図１０は、本発明の第４の変形例による半導体装置の一例を説明するための断面図である。 図１１は、本発明の第５の変形例による半導体装置の一例を説明するための断面図である。 図１２は、本発明の第６の変形例による半導体装置の一例を説明するための断面図である。 図１３は、本発明の第２の実施形態による半導体装置の一例を説明するための平面図である。 図１４は、図１３に切断線Ｂ−Ｂで示した本発明の第２の実施形態による半導体装置の一例を説明するためのビット線方向の断面図である。 図１５は、本発明の第３の実施形態による半導体装置の一例を説明するためのビット線方向の断面図である。
符号の説明
１０…半導体基板（シリコン基板），１２…ウェル，１４…素子分離，１６…素子領域，２０…ゲート絶縁膜，２２…ゲート電極，２４…フローティングゲート電極，２８…コントロールゲート電極，２８−１…多結晶シリコン層，２８−２…シリサイド層，３０…第１の絶縁膜，３２…拡散層，３４…後酸化膜，３６…第２の絶縁膜，３８…第３の絶縁膜，４０…第４の絶縁膜，４２…第１の層間絶縁膜，４４…コンタクト電極，４６…ビット線接続部，４８…第１の配線，５０…第２の層間絶縁膜，５２…配線間コンタクト電極，５４…第２の配線，５６…ソース線拡散層，６０…第５の絶縁膜，６２…ゲート電極，６４…第６の絶縁膜，６６…第７の絶縁膜，６８…コントロールゲート電極，６８−１…多結晶シリコン層，６８−２…シリサイド層。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に第１の絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に第２の絶縁膜を介して形成された導電体層とを含む複数のゲート電極と、
    前記導電体層上部に設けられた第２の導電体層と、
    前記ゲート電極間に設けられ、前記ゲート電極とは側面のみで接するバリア絶縁膜と、
    前記第２の導電体層の上面に接して設けられた層間絶縁膜と、
    を具備することを特徴とする半導体装置。
  2. 半導体基板上に形成された複数のメモリセルと、
    直列に接続された複数の前記メモリセルの両端に設けられ、前記メモリセルに電気的に接続された第１及び第２の選択トランジスタと、
    前記メモリセルのゲート電極並びに前記第１及び第２の選択トランジスタのゲート電極の導電体層上部に設けられた第２の導電体層と、
    前記第１又は第２の選択トランジスタのゲート電極の外側の前記半導体基板中に設けられた第１又は第２の拡散層に接続する第１又は第２のコンタクト電極と、
    前記メモリセルのゲート電極、前記第１及び第２の選択トランジスタのゲート電極、並びに前記第１及び第２のコンタクト電極とはそれぞれの側面のみで接するバリア絶縁膜と、
    前記第２の導電体層の上面に接して設けられた層間絶縁膜と、
    を具備することを特徴とする半導体装置。
  3. 前記バリア絶縁膜は、シリコン窒化膜を含むことを特徴とする、請求項１若しくは２に記載の半導体装置。
  4. 前記第２の導電体層は、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、チタンシリサイド、タンタルシリサイドのいずれか１を含むことを特徴とする、請求項１ないし３のいずれか１に記載の半導体装置。
  5. 半導体基板上に第１の絶縁膜を介して電荷蓄積層を形成する工程と、
    前記電荷蓄積層上に第２の絶縁膜を介して導電体層を形成して複数のゲート電極を形成する工程と、
    前記ゲート電極間に、前記ゲート電極とは側面のみで接するバリア絶縁膜を形成する工程と、
    前記導電体層の上部に第２の導電体層を形成する工程と、
    前記第２の導電体層の上面に接する層間絶縁膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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