KR20070029582A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
게이트 전극의 저항 감소와 트랜지스터 특성의 안정화가 성취되는 반도체 장치 및 이의 제조 방법이 설명된다. 본 발명의 한 양태에 따르면, 반도체 기판, 각각이, 반도체 기판에 제1 절연체를 통해서 형성된 전하 저장 층, 제1 및 제2 도전체 층, 및 전하 저장 층과 제1 도전체 층 사이에 제공된 배리어 절연체를 포함하는 복수의 게이트 전극, 게이트 전극들 사이에 게이트 전극들의 측면과만 접촉하게 제공된 배리어 절연체, 및 제2 도전체 층의 상면과 접촉하게 제공된 층간 절연체를 포함하는 반도체 장치가 제공된다.
메모리 셀 게이트 전극, 전하 저장 층, 폴리실리콘 간 절연체, 배리어 절연체
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 한 예를 보여주는 평면도이다.
도 2는 도 1의 면 절단 선 A-A를 따라서 취한 것으로서 본 발명의 제1 실시예에 따른 반도체 장치의 한 예를 보여주는 비트 선 방향의 단면도이다.
도 3a 내지 3h는 제1 실시예에 따른 반도체 장치의 제조 공정의 한 예를 보여주는 단면도이다.
도 4는 본 발명의 제1 변형에 따른 반도체 장치의 한 예를 보여주는 단면도이다.
도 5는 본 발명의 제2 변형에 따른 반도체 장치의 한 예를 보여주는 단면도이다.
도 6은 본 발명의 제3 변형에 따른 반도체 장치의 한 예를 보여주는 단면도이다.
도 7은 본 발명의 제4 변형에 따른 반도체 장치의 한 예를 보여주는 단면도이다.
도 8은 본 발명의 제5 변형에 따른 반도체 장치의 한 예를 보여주는 단면도 이다.
도 9는 본 발명의 제6 변형에 따른 반도체 장치의 한 예를 보여주는 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 한 예를 보여주는 평면도이다.
도 11은 도 10의 면 절단 선 B-B를 따라서 취한 본 발명의 제2 실시예에 따른 반도체 장치의 한 예를 보여주는 비트 선 방향의 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 장치의 한 예를 보여주는 비트 선 방향의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
14: 분리부
16: 활성 영역
22d: 공통 드레인 측 선택 게이트 선
22s: 소스 측 선택 게이트 선
27: 접속부
28: 제어 게이트 전극
32d: 확산 비트 선 콘택트
32s: 확산 소스 선 콘택트
38: 제3 절연체(수소 배리어 절연체)
44b: 비트 선 콘택트 전극
44s: 소스 선 콘택트 전극
46: 비트 선 접속 패드
48: 제1 배선(소스 선)
52: 배선 간 콘택트 전극
[관련 출원에 대한 참조]
본 출원은 2005년 9월 9일자로 출원된 일본국 특허 출원 제2005-262262를 기반으로 한 것이며 이의 우선 권리를 주장하고 있다. 이 우선 출원의 전체 내용은 참조로서 본 출원에 통합되어 있다.
[문헌 1] 일본국 특허 출원 공개 공보 제2004-241780호
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 비휘발성 저장 장치를 포함하고 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 저장 장치를 포함하는 반도체 장치에서, 메모리 셀이 형성된 후에 수소 등이 캐패시터의 절연체 내로 침투하면 메모리 셀의 특성이 저하될 수 있다. 예를 들어, 메모리 셀 트랜지스터의 게이트 절연체 내로 침투된 수소는 전하에 대한 트랩 사이트(trap sites)를 형성한다. 이 트랩 사이트 내에 전자들이 포획되거나 이 트랩 사이트로부터 전자들이 방출되면 메모리 셀 트랜지스터의 특성 변동이 생긴다. 이러한 변동을 없애기 위한 한 기술로는 메모리 셀 트랜지스터를 수소 배리어 절연체(hydrogen barrier insulator)로 덮는 방법이 있다.
반도체 장치의 미세화가 진행됨에 따라서, 반도체 장치의 초미세화 및 초고속 연산을 성취하기 위해 게이트 전극의 상부에 형성된 실리사이드 층의 저항을 줄이는 것이 요구되고 있다. 일반적으로, 실리사이드 층을 형성한 후에 메모리 셀 트랜지스터를 덮기 위한 수소 배리어 절연체를 형성한다. 일본국 특허 출원 공개 공보 제2004-241780호는 그러한 구성을 갖는 반도체 장치의 한 예를 기술하고 있다. 이 구성에 있어서, 게이트 전극의 상부에 텅스텐 실리사이드 (WSi) 층을 갖는 메모리 셀 트랜지스터는 스트레스 버퍼링 산화 막으로 덮여있고, 인접한 메모리 트랜지스터들 사이의 공간은 스페이서 막(예를 들어, 실리콘 질화물(Si3N4) 막)으로 채워진다. 에칭 스토퍼 막 또한 수소 배리어 절연체로서의 기능을 가지고 있다. 특히, 수소 배리어 절연체는 게이트 전극의 상부에 형성된 실리사이드 층과의 접촉이 없이 게이트 전극 위에 형성된다.
저저항을 가지고 있는 실리사이드, 예로, 코발트 실리사이드(CoSi)는 종래의 실리사이드 재료, 예를 들어, WSi와 비교해 볼 때 고온 가열 처리 동안 열화 되기 쉬운 경향이 있다. 수소 배리어 절연체, 예를 들어, Si3N4 막을 CoSi의 형성 후에 형성하면, Si3N4 막을 형성하기 위한 고온 CVD 공정 동안에 CoSi가 집적(aggregate)되는 경향이 있으므로, 극단의 경우에 실리사이드 층의 저항 증가 또는 단선(disconnection)과 같은 문제가 생긴다.
본 발명의 한 양태에 따르면, 반도체 기판; 각각이, 상기 반도체 기판 위에 제1 절연체를 통해 형성된 전하 저장 층, 제1 및 제2 도전체 층, 및 상기 전하 저장 층과 상기 제1 도전체 층 사이에 배치된 제2 절연체를 포함하는 복수의 게이트 전극; 상기 게이트 전극들 사이에 제공되며 상기 게이트 전극들의 측면들과만 접촉되는 배리어 절연체(barrier insulator); 및 상기 제2 도전체 층의 상면과 접촉하게 제공되는 층간 절연체를 포함하는 반도체 장치가 제공된다.
본 발명은 다른 양태에 따르면, 전기적으로 직렬로 접속되게 반도체 기판 위에 형성되어 있으며, 각각이, 제1 및 제2 도전체 층을 포함하는 제1 게이트 전극 - 상기 제2 도전체 층은 상기 제1 게이트 전극의 상부에 제공되어 있음 - 을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀의 양단부에 제공되어, 상기 메모리 셀들과 전기적으로 직렬로 접속되어 있으며, 각각이, 제1 및 제2 도전체 층을 포함하는 제2 게이트 전극 - 상기 제2 도전체 층은 상기 제2 게이트 전극의 상부에 제공되어 있음 - 을 포함하는 제1 및 제2 선택 트랜지스터; 상기 반도체 기판에서 상기 제1 선택 트랜지스터의 상기 제2 게이트 전극의 외측에 제공된 제1 콘택트 영역; 상기 반도체 기판에서 상기 제2 선택 트랜지스터의 상기 제2 게이트 전극의 외측에 제공된 제2 콘택트 영역; 상기 제1 콘택트 영역과 접속된 제1 콘택트 전극; 상기 제2 콘택트 영역과 접속된 제2 콘택트 전극; 상기 제1 및 제2 게이트 전극과 상기 제1 및 제2 콘택트 전극의 측면들과만 접촉하는 배리어 절연체; 상기 제2 도전체 층의 상면과 접촉하게 제공된 층간 절연체; 상기 제1 콘택트 전극과 접속된 제1 배선(wiring); 및 상기 제2 콘택트 전극과 접속된 제2 배선을 포함하는 반도체 장치가 제공된다.
본 발명은 또 다른 양태에 따르면, 반도체 기판 위에 제1 절연체를 통해서 전하 저장 층을 형성하는 단계; 상기 전하 저장 층 위에 제2 절연체를 통해서 제1 도전체 층을 형성하여 복수의 게이트 전극을 형성하는 단계; 상기 게이트 전극들 사이에 상기 게이트 전극들의 측면들과만 접촉되는 배리어 절연체를 형성하는 단계; 상기 도전체 층의 상부에 제2 도전체 층을 형성하는 단계; 및 상기 제2 도전체 층의 상면과 접촉하게 되는 층간 절연체를 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판 위에 게이트 절연체를 통해서 제1 도전체 층을 형성하여 제1 및 제2 선택 트랜지스터의 제1 게이트 전극들을 형성하는 단계; 상기 반도체 기판 위에 제1 절연체를 통해서 전하 저장 층을 형성하는 단계; 상기 전하 저장 층 위에 제2 절연체를 통해서 제2 도전체 층을 형성하여, 상기 제1 및 제2 선택 트랜지스터 사이에 배열되는 메모리 셀들의 복수의 제2 게이트 전극을 형성하는 단계; 상기 제1 및 제2 선택 트랜지스터의 상기 제1 및 제2 게이트 전극들과 상기 메모리 셀들 사이의 상기 반도체 기판의 복수 영역에 소스/드레인 영역들 - 이 소스/드레인 영역들은 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀들을 전기적으로 직렬로 접속함 - 을 형성하는 단계; 상기 제1 또는 제2 선택 트랜지스터의 제1 게이트 전극에 대해서 상기 소스/드레인 영역의 반대 측의 상기 반도체 기판에 제1 또는 제2 콘택트 영역을 형성하는 단계; 상기 제1 및 제2 게이트 전극 사이에 제3 절연체를 퇴적하는 단계; 상기 제3 절연체의 일부를 제거하여 상기 제1 및 제2 게이트 전극의 측면들 중 적어도 일부를 노출시키는 단계; 상기 제3 절연체 및 상기 제1 및 제2 게이트 전극의 노출된 표면들 위에 배리어 절연체를 형성하는 단계; 상기 제1 및 제2 게이트 전극의 상면 위의 상기 배리어 절연체를 제거하는 단계; 상기 제1 및 제2 도전체 층의 상부에 제3 도전체 층을 형성하는 단계; 상기 제3 도전체 층의 상면과 접촉하게 되는 층간 절연체를 형성하는 단계; 상기 제3 절연체, 상기 배리어 절연체 및 층간 절연체를 통해서 상기 콘택트 영역과 접속된 전극을 형성하는 단계; 및 상기 전극과 접속된 배선을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다..
본 발명의 실시예들은 첨부 도면을 참조하여 설명하기로 한다. 도면 전반에 걸쳐서 대응되는 부분들에는 대응하는 참조 번호를 부여하였다. 다음의 실시예들 각각은 한 예로서 보여주고 있다. 그러므로, 본 발명은 본 발명의 정신을 벗어나지 않고도 다양하게 변형하여 실시할 수 있다.
본 발명의 한 실시예는, 게이트 전극 위가 아닌 게이트 전극들 사이에만 배치되어 있으며, 내부에 실리사이드 층을 갖는 게이트 전극의 측면들과만 접촉하도록 제공되는 수소 배리어 절연체를 포함하는 반도체 장치와 반도체 장치의 제조 방법을 제공한다. 그러한 반도체 장치의 한 실시예에 있어서, 수소 배리어 절연체는 제2 도전체 층(실리사이드 층)을 형성하기 전에 형성할 수 있으며, 실리사이드 층이 형성된 후의 고온 열 처리를 감축할 수 있다. 그 결과, 트랜지스터의 특성 열 화없이 그리고 게이트 전극의 저항 증가 없이 저저항을 성취할 수 있는 실리사이드 층을 포함하는 반도체 장치 및 그 제조 방법이 제공된다.
다음에는 비휘발성 반도체 저장 장치를 예로 취하여 본 발명의 몇몇 실시예들을 상세히 설명하기로 한다.
(제1 실시예)
본 발명에 따른 제1 실시예는, 게이트 전극들 사이의 공간 하부가 전극 간 절연체(inter-electrode insulator)로 채워지는 한편 게이트 전극의 상부가 노출되도록 하고 전극 간 절연체 위에는 U자형 수소 배리어 절연체가 제공되는 반도체 저장 장치 및 그 제조 방법을 제공한다. 수소 배리어 절연체는 각 게이트 전극의 측면에만 접촉하도록 된다.
도 1 및 도 2를 참조하여 본 실시예에 따른 NAND형 비휘발성 반도체 저장 장치를 설명하기로 한다. 도 1은 본 실시예에 따른 반도체 장치의 NAND형 메모리 셀을 보여주는 평면도이다. 도 2는 도 1의 면 절단선 A-A를 따라 취한 본 실시예에 따른 메모리 셀 어레이의 비트 선 방향 단면도이다. 도 1의 수직 방향으로 연장하는 NAND형 메모리 셀은: 직렬로 접속된 복수(이 도면에서는 4개)의 메모리 셀 MC; 이들 메모리 셀 MC의 한 단부(이 도면에서는 상단부)와 접속된 드레인 측 선택 트랜지스터 STD; 및 이들 메모리 셀 MC의 다른 단부와 접속된 소스 측 선택 트랜지스터 STS를 포함하고 있다. 각각의 메모리 셀 어레이는 분리부(14)에 의해 분리된 반도체 기판의 활성 영역(16) 위에 형성된다. 도면에서 수평 방향으로 배열된 인접 메모리 셀 어레이들의 메모리 셀 MC는 수평 방향으로 연장하는 제어 게이트 전 극(28)을 통해서 서로 접속되어 있다. 제어 게이트 전극(28)은 워드 선으로서 역할한다. 같은 식으로, 수평 방향으로 배열된 드레인 측 선택 트랜지스터 STD 또는 소스 측 선택 트랜지스터 STS도 공통 드레인 측 선택 게이트 선(22d) 또는 소스 측 선택 게이트 선(22s)을 통해서 각각 서로 접속되어 있다. 드레인 측 선택 트랜지스터 STD는, 확산 비트 선 콘택트(32d), 비트 선 콘택트 전극(44b), 비트 선 접속 패드(46) 및 배선 간 콘택트 전극(inter-wiring contact electrode)(52)를 통해서 제2 배선(비트 선)(54)과 접속되어 있다. 소스 측 선택 트랜지스터 STS는 확산 소스 선 콘택트(32s) 및 소스 선 콘택트 전극(44s)을 통해서 제1 배선(소스 선)(48)과 접속되어 있다.
각각의 메모리 셀 어레이는 비트 선(54)을 통해서 비트 선 방향(도 1의 수직 방향)으로 서로 접속되어 있고 또한 소스 선(48)을 통해 워드 선 방향(도 1의 수평 방향)으로 서로 접속되어 있다.
도 1에는 각각의 메모리 셀 어레이가 4개의 메모리 셀 MC를 포함하고 있는 것으로 도시되어 있지만, NAND형 메모리 셀 어레이는 임의 수의 메모리 셀 MC를 포함할 수 있다.
도 2를 참조해 보면, 메모리 셀 어레이가 반도체 기판(10), 예를 들어, 실리콘 기판에 제공된 웰(12) 위에 형성되어 있다. 메모리 셀 어레이에서, 각각의 메모리 셀 MC, 드레인 측 선택 트랜지스터 STD 및 소스 측 선택 트랜지스터 STS는 실리콘 기판(10)에 형성된 소스/드레인 영역(32)을 통해서 비트 선 방향으로 서로 접속되어 있다.
메모리 셀 MC은 실리콘 기판(10) 위에 형성된 게이트 절연체(20) 및 게이트 절연체(20) 위에 제공된 메모리 셀 게이트 전극(22)을 포함하고 있다. 메모리 셀 게이트 전극(22)은 부동 게이트 전극(floating gate electrode)으로서 역할을 하는 전하 저장 층(24), 전하 저장 층(24) 위에 형성된 폴리크리스털 간 실리콘 절연체(inter-polycrystal silicon insulator)(이하, 폴리실리콘 간 절연체(inter-polysilicon insulator)라고 함)(26), 및 폴리실리콘 간 절연체(26) 위에 형성된 제어 게이트 전극(28)을 포함하고 있다. 제어 게이트 전극(28)은 제1 및 제2 도전체 층(28-1 및 28-2), 예를 들어, 폴리실리콘 층(28-1) 및 코발트 실리사이드와 같은 저저항 실리사이드 층(28-2)으로 된 적층 구조를 가질 수 있다. 제어 게이트 전극(28)은 워드 선 방향(도 2의 페이지 공간에 수직인 방향)으로 배열된 그 외의 메모리 셀 어레이들에 있는 메모리 셀 MC와 접속되므로, 워드 선과 같은 역할을 한다.
메모리 셀 어레이의 각 단부에 형성된 드레인 측 및 소스 측 선택 트랜지스터 STD 및 STS의 게이트 전극들(22d 및 22s)은 메모리 셀 게이트 전극(22)의 구조와 유사한 구조를 가지기는 하나, 부동 게이트 전극(24)과 제어 게이트 전극(28)은 폴리실리콘 간 절연체(26)의 일부를 제거함으로써 형성된 접속부(27)를 통해서 서로 접속되어 있다.
각 메모리 셀 트랜지스터 MC와 드레인 측 및 소스 측 선택 트랜지스터 STD 및 STS의 게이트 전극들(22, 22d 및 22s) 간의 공간들은 제어 게이트 전극(28)의 상부를 제외하고 전극 간 절연체인 제2 절연체(36)로 채워진다. 수소 배리어 절연 체로서 역할을 하는 U자형 제3 절연체(38)는 게이트 전극들(22) 사이의 제2 절연체(36) 위에 형성되어 있다. 제3 절연체(38)는 제어 게이트 전극(28)의 측면들에만 직접 접촉하게 되더라도, 제어 게이트 전극(28)의 상면, 예를 들어, 실리사이드로 된 제2 도전체 층(28-2)의 상면에는 제공되지 않는다.
더욱이, 제4 절연체(40)는 게이트 전극들(22, 22d, 22s) 사이의 제3 절연체(38) 위에 형성되고, 제1 및 제2 층간 절연체(42 및 50)는 전체 구조를 덮도록 형성된다.
드레인 측 선택 트랜지스터 STD의 확산 비트 선 콘택트(32d)는, 제4 절연체(40) 및 제1 및 제2 층간 절연체(42 및 50)에 제공된, 비트 선 콘택트 전극(44b), 비트 선 접속 패드(46) 및 배선 간 콘택트 전극(52)를 통해서 워드 선 역할을 하는 제2 배선(54)과 접속되어 있다. 소스 측 선택 트랜지스터 STS의 확산 소스 선 콘택트(32c)는, 제4 절연체(40) 및 제1 층간 절연체(42)에 제공된, 소스 선 콘택트 전극(44s)을 통해서 소스 선 역할을 하는 제1 배선(48)에 접속되어 있다.
이러한 구성에 있어, 수소 배리어 성질을 가지고 있는 제3 절연체(38)는 제2 도전체 층(실리사이드 층)을 형성하기 전에 형성할 수 있어서, 실리사이드 층 형성 후의 고온 열 처리를 감축할 수 있다. 구체적으로는 제2 도전체 층의 재료로서 예를 들어 저저항을 가지고 있으나 고온 처리에서 안정하지 않은 코발트 실리사이드(CoSi)를 이용할 수 있다. 결과적으로, 제어 게이트 전극(28)의 저항 증가 없이 배선에서의 지연을 억제할 수 있다. 더욱이, 게이트 전극(22)의 측면들 과 접촉하는 수소 배리어 성질을 갖고 있는 제3 절연체(38)를 형성함으로써, 메모리 셀 게이트 전극들(32) 사이의 공간을 통해서 수소가 게이트 전극(20) 내로 확산 하는 것을 방지할 수 있다. 그 결과, 메모리 셀 트랜지스터 MC의 특성이 수소에 의해 영향받아 열화되는 것을 방지할 수 있다.
그러므로, 트랜지스터의 특성이 열화 되지 않고 저항 증가 없이도 실리사이트 층(28-2)이 제어 게이트 전극(28)에 이용되는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
이 실시예에 따른 NAND형 반도체 저장 장치의 제조 방법의 한 예를 도 3a 내지 3h에 도시된 비트 선 방향의 공정 단면도를 참조하여 설명하기로 한다.
(1) 먼저, 게이트 전극 형성을 위한 재료가 내부에 웰들 및 분리부들이 형성된 반도체 기판 위에 퇴적된다.
도 3a를 보면, 웰(12) 및 분리부(도시 안됨)가 반도체 기판(10), 예를 들어, 실리콘 기판 내에 형성되어 있다. 본 실시예에서, 웰(12)은 p-형이지만 n-형이어도 좋다. 분리를 위해, 얕은 트렌치 분리(STI), 로컬 실리콘 산화(LOCOS), 또는 임의 그외의 분리 기술을 이용할 수 있다.
이후, 게이트 절연체(20)와 제1 도전체 막(24m)이 분리부에 의해 분리된 활성 영역(16)을 포함하는 실리콘 기판(10)의 전체 면 위에 형성된다. 폴리실리콘 간 절연체(26), 제2 도전체 막(28m) 및 제1 절연체(30)가 순차적으로 제1 도전체 막(24m) 위에 형성된다. 게이트 절연체(20)는 메모리 셀 트랜지스터의 터널링 산화물로서 작용하며, 예를 들어, 대략 8 nm의 막 두께를 가지고 있는 실리콘 산화물 막(SiO2 막)이 이용될 수 있다. 제1 도전체 막(24m)은 전하 저장 층으로서 역할하는 부동 게이트 전극(24)이 되도록 패터닝될 것이고, 제2 도전체 막(28m)은 제어 게이트 전극(28)의 일부가 되도록 패터닝될 것이다. 제1 및 제2 도전체 막(24m 및 28m)으로서 예를 들어 고농도의 인(P) 또는 붕소(B)로 도핑된 폴리실리콘을 이용할 수 있다. 폴리실리콘 간 절연체(26)로서, 예를 들어, 각각의 막 두께가 3 nm 내지 10 nm 범위 내에 있는, SiO2 막, 실리콘 질화물 막(Si3N4 막) 및 SiO2 막으로 구성되는 적층 구조의 이른바 ONO 막을 이용할 수 있다. 제1 절연체(30)는 메모리 셀 게이트 전극(22)을 패터닝할 때 마스크의 역할을 하며, Si3N4 막은 예를 들어 박막으로 이용할 수 있다. 여기서, 제2 도전체 막(28m)을 퇴적하기 전에, 선택 트랜지스터 STD 또는 STS의 게이트 전극이 만들어지는 폴리실리콘 간 절연체(26)의 영역 중에서 일부를 제거하여 접속부(27)를 만듦으로써, 부동 게이트 전극(24)과 제어 게이트 전극(28)이 서로 접속되게 된다.
(2) 다음에는, 게이트 전극을 패터닝하여 게이트 전극들 사이에 소스/드레인 영역을 형성한다.
도 3b를 보면, 제1 절연체(30)를 리소그래피 및 에칭으로 처리하여 게이트 전극 패턴을 형성한다. 다음으로, 마스크로 사용되는 제1 도전체(30)에 대해 에칭을 실행하고, 그에 따라 제1 절연체(30)에 관해서 자기-정렬식으로 제2 도전체 막(28m), 폴리실리콘 간 절연체(26) 및 제1 도전체 막(24m)이 에칭되어, 메모리 셀 트랜지스터 MC의 게이트 전극(22), 드레인 측 선택 트랜지스터 STD의 게이트 전극(22d) 및 소스 측 선택 트랜지스터 STS의 게이트 전극(22s)이 형성된다. 게이트 전극들(22, 22d 및 22s) 사이의 실리콘 기판(10) 표면 위의 게이트 절연체(20)도 이러한 에칭에 의해 노출된다. 이러한 식으로, 제1 도전체 막(24m)을 패터닝하여 전하 저장 층으로서 역할하는 부동 게이트 전극(24)을 형성하고, 제2 도전체 막(28m)을 패터닝하여 제어 게이트 전극(28)의 일부가 되는 제2 도전체 층(28-1)을 형성한다.
더욱이, 게이트 전극 패터닝 동안에 게이트 전극들(22, 22d 및 22s) 표면에 생긴 에칭 손상을 복원하기 위해 포스트-산화(post-oxidation)를 실행하고, 적층 구조를 가진 게이트 전극들(22, 22d 및 22s) 표면에 포스트-산화물 막(34)을 형성한다.
이후, 게이트 전극들(22, 22d 및 22s)을 마스크로서 이용하여 게이트 전극(22 22d 및 22s) 사이의 실리콘 기판(10) 내로, 예를 들어 이온 주입식으로 도펀트를 도핑하여, 소스/드레인 영역(32), 콘택트 영역들(32d 및 32s)을 형성한다. 콘택트 영역(32d)은 확산 비트 선 콘택트이고, 콘택트 영역(32s)은 확산 소스 선 콘택트이다. 도핑되는 도펀트로는, 예를 들어 본 예에서는 n-형인 비소(As) 또는 인(P)을 이용할 수 있다. 그러나, 웰(12)이 n-형인 경우에, p-형 도펀트, 예를 들어, 붕소(B)를 이용할 수 있다.
메모리 셀 어레이 내의 드레인 측 선택 트랜지스터 STD, 메모리 셀 트랜지스터 MC 및 소스 측 트랜지스터 STS는 소스/드레인 영역들(32)을 통해서 서로 전기적으로 접속될 수 있다.
여기서 주목해야 할 것은 소스/드레인 영역을 형성하기 위한 이온 주입은, 앞서 설명한 바와 같이 포스트-산화 후이든 또는 포스트-산화 전이든 실행할 수 있다는 것이다.
(3) 이후, 메모리 셀 게이트 전극들 사이에 제2 절연체가 형성된다.
도 3c를 보면, 제2 절연체(36)가 전체 표면 위에 퇴적된다. 제2 절연체(36)의 두께는 메모리 셀 게이트 전극들(22) 간의 공간을 완전히 채우지만 확산 비트 선 및 소스 선 콘택트들(32d 및 32s)이 형성되게 될 콘택트 영역은 완전히 채우지 않도록 결정된다. 구체적으로, 제2 절연체(36)는 메모리 셀 게이트 전극(22)들 간의 거리의 1/2 보나 두꺼우나 확산 콘택트 영역들(32d 및 32s)의 각각의 폭의 1/2 보다 얇은 두께로 퇴적된다. 제2 절연체(36)로서는, 예를 들어 테트라에틸오쏘토실리케이트(TEOS)-SiO2 막 또는 저 유전 상수 절연체를 이용할 수 있다. 여기서 주목할 점은 서로 다른 막 품질을 가진 실리콘 산화물 막들을 두 번 이상 순차적으로 퇴적하여 제2 절연체(36)를 형성할 수 있다는 것이다.
(4) 이후, 제2 절연체(36)를 에칭 백 한다.
도 3d를 보면, 제2 절연체(36)를 이방성 에칭으로 에칭하여 제어 게이트 전극의 측면들의 레벨까지 에칭 백되도록 한다. 에칭된 제2 절연체(36)의 표면 레벨은 제1 도전체 층(28-1)과 제1 절연체(30) 간의 경계보다 낮지만 제1 도전체 층(28-1)과 폴리실리콘 간 절연체(26) 간의 경계보다 높은 것이 좋다. 에칭 공정에서, 콘택트 영역에 드레인 측 및 소스 측 선택 트랜지스터 STD 및 STS의 게이트 전극들(22d 및 22s)의 한 측면 상에 측벽 절연체(36s)가 형성된다.
부가적으로, 제2 절연체(36) 위의 게이트 전극(22)의 측면들 상에 형성된 포스트-산화물 막(34)이 또한 에칭-오프되어 제1 도전체 층(28-1)의 측면들이 노출되도록 한다.
(5) 이후, 수소 배리어 절연체인 제3 절연체가 제2 절연체 위에 형성되고, 제4 절연체에 의해 전체 표면이 평탄화된다.
도 3e를 보면, 제2 절연체(36) 위에 제3 절연체(38)가 형성되어 노출된 게이트 전극들(22, 22d 및 22s)이 덮여진다. 제3 절연체(38)는 제2 절연체(36)의 에칭 레이트와는 다른 에칭 레이트를 가지고 있으며 수소 배리어 성질을 가지고 있는 절연체이고, 예를 들어, Si3N4 막을 이 절연체로서 이용할 수 있다. 제3 절연체(38)은 이전 단계에서 노출된 부분에서 제2 도전체 막(28-1)의 측면과 직접 접촉하게 된다. 그러므로, 도 3e에 도시된 바와 같이, 제3 절연체(38)는 메모리 셀 게이트 전극들(22) 사이에서 U자형으로 형성된다. 여기서, 제3 절연체(38)를 형성하기 전에, 매우 얇은 네이티브 산화물 막을 제2 도전체 막(28-1)의 측면들에 형성될 수도 있다. 그렇지만, 메모리 셀 게이트 전극(22) 내로의 수소 침투와 관련하여 볼 때 이는 무시할 수 있다. 그러므로, 본 경우에 제3 절연체(38)가 제2 도전체 막(28-1)과 실질적으로는 직접 접촉하는 것으로 여겨질 수 있다.
이후, 게이트 전극들(22) 사이의 각각의 공간이 제4 절연체(40)로 채워지도록 제4 절연체(40)를 전체 표면 위에 두껍게 퇴적한다. 제4 절연체(40)로서, 깊고 넓은 홈(groove)을 평탄화하기에 적합한 절연체를 이용하는 것이 좋고, 예를 들어, 보로-포스포-실리케이트 유리(BPSG)를 이용할 수 있다. 제3 절연체(38)를 스토퍼(stopper)로서 이용하면서 게이트 전극(22) 위에 퇴적된 제4 절연체(40)를 예를 들어 화학 기계적 연마(CMP)로 제거 및 평탄화시킨다. 여기서, CMP는 제1 절연체(30)를 스토퍼로서 이용하여 또한 실행할 수 있다.
(6) 이후, 실리사이드 층이 제2 도전체 층으로서 게이트 전극(22)의 상부에 형성된다.
도 3f를 보면, 게이트 전극들(22, 22d 및 22s) 위의 제1 및 제3 절연체(30 및 38)을 에칭하여 제거한다. 제1 및 제3 절연체(30 및 38) 각각을 동일 재료, 예를 들어, Si3N4 로 형성하면, 이들 막은 동시에 제거할 수 있다. 에칭 동안에, 게이트 전극들(22) 간의 제4 절연체(40)가 적어도 부분적으로는 남게 된다. 도 3f에서, 제4 절연체(40)의 표면을 포함하는 전체 면이 평탄한 것으로 도시되어 있지만, 제4 절연체(40)가 완전히 평탄하지 않게 형성될지라도 문제는 없다. 이러한 식으로 에칭을 실행함으로써 수소 배리어 절연체로서의 제3 절연체(38)를 게이트 전극(22)의 상면으로부터 제거해서 게이트 전극들(22) 사이에 U자형 형태로 남게 된다. 이러한 식으로 각각의 게이트 전극(22)의 상면 위에, 제1 도전체 층(28-1) 즉, 폴리실리콘을 노출시킬 수 있다.
이후, 전체 표면 위에 실리사이드 금속(도시 안됨)이 퇴적된다. 실리사이드 금속으로서 실리사이드 층을 형성하는 데에, 저 저항의 금속, 예를 들어, 코발트(Co), 니켈(Ni), 백금(Pt), 티타늄(Ti), 탄탈륨(Ta) 또는 그외의 것을 이용할 수 있다. 또한, 텅스텐(W)이 활용될 수도 있다. 다음으로, 실리사이드 금속이 실리콘과 반응하도록 열 처리를 실행하면 실리사이드로 된 제2 도전체 층(28-2)이 형성된다. 이후, 반응하지 않은 실리사이드 금속이 제거된다. 이런 식으로, 제1 도전체 층(28-1)과 제2 도전체 층(28-2)으로 된 적층 구조, 즉, 실리사이드 층을 갖는 제어 게이트 전극(28)을 형성할 수 있다. 제2 도전체 층(28-2)을 예를 들어 코발트 실리사이드(CoSi)로 형성하면, 제어 게이트 전극(28)의 저항 감소가 실현될 수 있다.
(7) 이후, 콘택트 전극과 제2 배선을 형성한다.
도 3g를 보면, 제1 층간 절연체(42)를 전체 표면 위에 퇴적하고, 필요한 경우 이 표면을 평탄화시킨다. 이후, 확산 비트 선 콘택트(32d) 또는 확산 소스 선 콘택트(32s)에 도달하는 콘택트 홀(44h)은 제1 층간 절연체(42)에 형성된다. 콘택트 홀(44h)을 형성하기 위한 에칭에 관련해서, 제3 절연체(38)를 에칭 스토퍼로서 이용하여 제1 층간 절연체(42)와 제4 절연체(40)를 차례로 에칭한다. 이러한 식으로, 에칭 스토퍼로서 제3 절연체(38)를 이용함으로써, 콘택트 홀(44h)이 오정렬되어 있을지라도 분리 절연체가 불필요하게 에칭되는 것을 방지할 수 있다. 이후, 제3 절연체(38) 및 게이트 절연체(20)를 순차적으로 에칭하여 확산 비트 선 콘택트(32d) 및 확산 소스 선 콘택트(32s)를 노출시킨다.
다음으로, 각각의 콘택트 홀(44h)이 콘택트 전극 금속으로 채워진다. 콘택트 전극 금속으로서, 예를 들어, 알루미늄(Al) 또는 텅스텐(W)과 같은 금속 또는 저 저항을 가지고 있는 반도체를 이용할 수 있다. 이러한 식으로, 확산 비트 선 콘택트(32d)와 접속되는 비트 선 콘택트 전극(44b)과 확산 소스 선 콘택트(32s)와 접속되는 소스 선 콘택트 전극(32s)을 형성할 수 있다. 이후에, 제1 층간 절연체(42) 위에 제1 배선 금속을 퇴적하고 나서 패터닝한다. 그 결과, 비트 선 콘택트 전극(44b)과 접속되는 비트 선 접속 패드(46) 및 소스 선 콘택트 전극(44s)과 접속되는 제1 배선(소스 선)을 형성할 수 있다. 제1 배선 금속으로서는 콘택트 전극 금속용으로 쓰인 재료를 이용할 수 있다.
(8) 이후, 제2 배선을 형성한다.
도 3h를 보면, 제2 층간 절연체(50)가 제1 층간 절연체(42), 비트 선 접속 패드(46) 및 제1 배선(48)의 전체 표면 위에 퇴적되어 있다. 비트 선 접속 패드(46)에 도달하는 제2 콘택트 홀(52h)은 제2 층간 절연체(50) 내에 형성되어 있다. 제2 콘택트 홀(52h)은 콘택트 전극 금속으로 채워져서 배선 간 콘택트 전극(52)이 형성된다. 또한, 제2 배선 금속이 전체 표면 위에 퇴적되어 패터닝된다. 그 결과, 배선 간 콘택트 전극(52)과 접속되는 제2 배선(비트 선)이 형성된다. 이러한 식으로, 제2 배선(비트 선)(54)이 배선 간 콘택트 전극(52), 비트 선 접속 패드(46) 및 비트 선 콘택트 전극(44b)을 통해서 확산 비트 선 콘택트(32d)와 접속된다.
그러면, 반도체 장치에 요구되는 공정들, 예를 들어, 다층 배선이 완수되어 본 실시예에 따른 NAND형 반도체 저장 장치가 완성된다.
본 실시예에 따른 NAND형 메모리 셀 어레이가 선택 트랜지스터들 STD 및 STS 사이에 4개의 메모리 셀 트랜지스터 MC가 배치되어 있는 구조를 가진 것으로 도시되어 있을지라도, 메모리 셀 트랜지스터의 수는 4에만 제한되지 않으며, 메모리 셀 어레이는 임의 수, 예를 들어, 16 또는 32개의 메모리 셀 트랜지스터 MC를 이용하여 구현할 수 있다.
본 실시예에서, 수소 배리어 절연체로서 작용하는 제3 절연체(38)는 게이트 전극(22)의 상면에는 남겨 지지 않고 메모리 셀 게이트 전극들(22) 사이에서만 U자형태로 형성되고, 제3 절연체(38)의 양측 표면들은 각각의 게이트 전극(22)의 측면들과 접촉한다. 그 결과, 실리콘 산화물 막들, 예를 들어, 메모리 셀 게이트 전극(22)의 상면 위에 형성된 층간 절연체(42, 50)를 통해서 산소가 게이트 절연체(20) 내로 확산되는 것이 방지될 수 있다. 그러므로, 메모리 셀 트랜지스터 MC의 특성의 열화, 예를 들어, 수소의 침투에 기인한 임계 전압의 변동 또는 게이트 절연체의 내전압의 감소를 회피할 수 있다.
메모리 셀 게이트 전극(22)의 상면에는 제3 절연체(38)가 제공되어 있지 않기 때문에, 제2 도전체 층, 즉 게이트 전극(22)의 상부의 실리사이드 층(28-2)을 형성하기 전에 제3 절연체(38)를 형성할 수 있다. 그에 따라, 실리사이드 층(28-2)을 형성한 후의 열 처리를 감축할 수 있다. 결과적으로, 제2 도전체 층(28-2)으로서, 저 저항을 가지고 있으나 고온에서의 열처리에 영향받기 쉬운 실리사이드, 예를 들어, 코발트 실리사이드(CoSi)를 이용할 수 있다. 그러므로, 워드 선으로 역할하는 제어 게이트 전극(28)의 저항이 낮아질 수 있고 제어 게이트 전극(28)의 배선 지연에 기인한 반도체 장치의 열화를 줄일 수 있다.
더구나, 제3 절연체(38)는 메모리 셀 게이트 전극들(22) 사이의 제2 절연체(36) 위에 형성되어 있으나 폴리실리콘 간 절연체(26)와는 접촉하지 않는다. 그 결과, 전자들이 제3 절연체(38) 내에 트랩(trap)될 지라도, 예를 들어, 폴리실리콘 간 절연체 내의 전자 트랩에 의해 야기되는 메모리 셀 트랜지스터 MC의 임계 전압 변동과 같은 특성 열화를 피할 수 있다.
더욱이, 제3 절연체(38)는 메모리 셀 게이트 전극(22)을 위한 수소 배리어 절연체로서의 역할뿐만 아니라 에칭으로 콘택트 홀(44h)을 형성할 때 에칭 스토퍼로서의 역할을 한다. 그 결과, 콘택트 홀(44h)을 용이하게 형성할 수 있어 공정 마진이 증가한다.
앞서 설명한 바와 같이, 본 실시예에 따르면 반도체 장치의 전기적 특성 열화를 피할 수 있고 공정 마진 또한 증가한다. 그러므로, 본 발명에 따르면 게이트 전극의 저항 감소와 트랜지스터의 특성 안정화라는 효과 모두를 성취할 수 있어서 높은 신뢰도를 가지며 고속 연산 가능한 반도체 장치와 이것의 제조 방법을 제공할 수 있다.
본 실시예는 상술한 예에 제한되지 않으며 많은 방법으로 변형될 수 있다. 본 실시예의 몇몇 변형 예를 도 4 내지 9에 도시된 비트 선 방향으로의 메모리 셀 어레이의 단면도를 참조하여 설명하기로 한다. 그러나, 본 실시예는 이들 변형 예들로만 변형가능한 것은 아니다.
(제1 변형 예)
도 4는 본 실시예의 제1 변형에 따른 반도체 장치의 비트 선 방향 단면도를 보여주고 있다. 제1 변형 예는 수소 배리어 절연체로서의 제3 절연체(38a)가 메모리 셀 게이트 전극(22)의 레벨과 실질적으로 동등한 레벨로 형성되어 있는 비휘발성 반도체 저장 장치이다.
이 변형 예에서 제2 절연체(36)의 에칭량은 감소 되고, 제3 절연체(38a)는 메모리 셀 게이트 전극(22)의 레벨과 실질적으로 동등한 레벨로 형성된다. 즉, 제3 절연체(38a)는, 게이트 전극(22) 패터닝을 위한 마스크 재료로 이용되는 제1 절연체(30)의 하부면 레벨과 실질적으로 동등한 레벨로 게이트 전극들(22) 사이에 형성된다. 제3 절연체(38a)가 제1 절연체(30)의 에칭 동안에 제거되는 것을 방지 하기 위하여, 제3 절연체(38a)를 노출시키지 않도록 제4 절연체(40)를 에칭하여야 한다. 본 변형 예에서, 제3 절연체(38a)는 게이트 전극(22)의 제2 도전체 층(실리사이드 층)(28-2)의 측면들과만 접촉하는 식으로 게이트 전극(22)과 접촉한다.
이 변형 예에 따르면, 제3 절연체(38a)가 게이트 전극(22) 사이에 실질적으로 평탄하게 형성되기 때문에, 게이트 전극들(28) 사이의 제3 절연체(38a) 양이 감소될 수 있다. 제3 절연체(38a)는, 예를 들어 Si3N4 막으로 형성되며 그 상대적 유전 상수는 SiO2 막의 유전 상수보다 크다. 그러므로, 제어 게이트 전극들(28) 간의 제3 절연체(38a)의 양이 감소하면 제어 게이트 전극들(28) 간의 기생 캐패시턴스가 감소될 수 있다. 그 결과, 배선 간 캐패시턴스의 증가가 억제되어 배선 지연에 기인한 열화가 줄어든다.
또한, 제3 절연체(38a)는 메모리 셀 게이트 전극(22)의 상부면 위에는 제공 되지 않기 때문에, 게이트 전극(22)의 상부에 제2 도전체 층(실리사이드 층)(28-2)을 형성하기 전에 제3 절연체(38a)를 형성할 수 있다. 그 결과, 실리사이드 층(28-2)을 형성한 후의 열 처리를 감축할 수 있다. 결과적으로, 제2 도전체 층(28-2)으로서, 저저항 재료, 예를 들어, CoSi 재료를 이용할 수 있다. 그러므로, 제어 게이트 전극(29)의 저항이 낮추어질 수 있어 제어 게이트 전극(28)의 배선 지연에 기인한 반도체 장치의 열화가 감소 된다.
(제2 변형 예)
도 5는 본 실시예의 제2 변형에 따른 반도체 장치의 비트 선 방향 단면도이다. 제2 변형 예는, 전하 저장 층(24)의 측면들, 즉 부동 게이트 전극 및 제어 게이트 전극(28)과 접촉되도록 제3 절연체(38b)가 깊은 U자 형태를 갖도록 형성된 비휘발성 반도체 저장 장치이다.
본 변형 예에서, 제2 절연체(36)의 에칭 량은 증가하고, 제2 절연체(36)는 전하 저장 층(24)의 상부 면보다 낮은 레벨로 남게 된다. 제3 절연체(38b)는 제2 절연체(36) 위에 형성되므로 이 변형 예에 따른 반도체 장치를 제조하게 된다.
본 변형 예에 따른 제3 절연체(38b)는 깊은 U자 형태를 가지고 있고, 전하 저장 층(부동 게이트 전극)(24)의 일부와 전체 제어 게이트 전극(28)과 접촉하는 식으로 메모리 셀 게이트 전극(22)의 측면들과 접촉한다. 그러므로, 수소가 그 위에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것이 방지된다.
더구나, 제3 절연체(38b)는 메모리 셀 게이트 전극(22)의 상부 면에 제공되 지 않으므로, 제2 도전체 층(28-2), 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성하기 전에 제3 절연체(38b)를 형성할 수 있다. 그 결과, 제2 도전체 층(28-2)을 형성한 후의 열 처리를 감축할 수 있고, 저 저항의 재료, 예를 들어, CoSi를 제2 도전체 층(28-2)으로서 이용할 수 있다. 그러므로, 제어 게이트 전극(28)의 저항이 낮추어진다. 그러므로 제어 게이트 전극(28)의 배선 지연에 기인한 반도체 장치의 열화가 줄어든다.
(제3 변형 예)
도 6은 본 실시예의 제3 변형에 따른 반도체 장치의 비트 선 방향 단면도이다. 제3 변형 예는 메모리 셀 게이트 전극들(22) 사이의 공간이 제2 절연체(36)로 완전히 채워져 있지 않고 제2 절연체(36)가 게이트 전극(22)의 측벽처럼 형성되는 비휘발성 반도체 장치이다. 제2 절연체(36)는 게이트 전극(22)의 측면들의 상부들을 노출시키도록 형성된다.
이 변형 예에서, 제2 절연체(36)는 얇게 형성된다. 그러므로, 제2 절연체(36)는, 게이트 전극들(22) 간의 공간들이 제2 절연체(36)로 채워지는 제1 실시예 및 제1 및 제2 변형 예와 비교해 볼 때 더 높은 형성 온도 및/또는 더 낮은 형성 속도의 조건들 하에 형성될 수 있다. 이러한 조건 하에서 형성된 제2 절연체(36)는 더 나은 품질을 갖고 있으며, 예를 들어 절연체 내의 전하 트랩 사이트는 감소한다. 그러므로, 제2 절연체(36) 내에 트랩된 전하에 기인한 메모리 셀 트랜지스터의 특성 열화가 억제된다.
또한, 제3 절연체(38c)는 제2 절연체(36)가 덮여지도록 실리콘 기판(10)으로 부터 게이트 전극(22)의 측면들의 상부까지 형성된다. 제3 절연체(38c)는 제어 게이트 전극(28)의 측면들의 상부와 접촉하게 된다. 그러므로, 수소가 그 위에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것이 방지된다.
이 변형 예에서, 제3 절연체(38c)는 메모리 셀 게이트 전극(22)의 상부 면에는 형성되지 않으므로, 제2 도전체 층(28-2), 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성하기 전에 제3 도전체 층(38c)을 형성할 수 있다. 그 결과, 제2 도전체 층(28-2) 형성 후의 열 처리가 감축되고, 저 저항의 재료, 예를 들어, CoSi를 제2 도전체 층(28-2)으로 이용할 수 있다. 그러므로, 제어 게이트 전극(28)의 저항이 낮추어져서 제어 게이트 전극(28)의 배선 지연에 기인한 반도체 장치의 열화가 감소 된다.
도 6에는 제3 절연체(38c)가 게이트 전극들(22) 간의 하면 부에서 게이트 절연체(20)와 접촉하는 것이 도시되어 있다. 그러나, 제2 절연체(36)가 제3 절연체(38c)와 게이트 절연체(20) 사이에 남겨 지는 구성, 또는 게이트 절연체(20)가 제거되고 제3 절연체(38c)가 실리콘 기판(10)과 접촉하는 구성을 채택해도 좋다.
(제4 변형 예)
도 7은 본 실시예의 제4 변형에 따른 반도체 장치의 비트 선 방향 단면도이다. 제4 변형 예는 포스트-산화물 막 및 제2 절연체가 게이트 전극들(22) 사이에 제공되어 있지 않고 제3 절연체(38d)가 메모리 셀 트랜지스터의 게이트 전극(22)의 전체 측면들과 접촉하는 비휘발성 반도체 저장 장치이다.
이 변형 예에서, 게이트 전극(22)을 패터닝한 후에, 포스트-산화물 막이 형성되지 않거나 또는 포스트-산화물 막이 형성된 후 제거된다. 더구나, 제3 절연체(38c)는 제2 절연체를 형성함이 없이 형성되므로 제3 절연체(38d)가 게이트 전극(22)의 전체 측면들과 접촉되도록 된다. 그러므로, 수소가 그 위에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것을 효과적으로 방지할 수 있다.
또한, 제3 절연체(39d)는 메모리 셀 게이트 전극(22)의 상부 면에 형성되어 있지 않으므로, 제2 도전체 층(28-2), 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성하기 전에 제3 절연체(38d)를 형성할 수 있다. 그 결과, 제2 도전체 층(28-2) 형성 후의 열 처리를 감축할 수 있고, 저 저항의 재료, 예를 들어 CoSi를 제2 도전체 층(28-2)으로 이용할 수 있다.
이 변형 예에서, 제2 절연체(36)는 얇게 형성될 수 있으므로 제조 공정이 단순해져서 제조 비용이 줄어든다.
도 7에는 제3 절연체(38d)가 메모리 셀 게이트 전극들(22) 간의 하부에서 게이트 절연체(20)와 접촉하는 것이 도시되어 있다. 그러나, 게이트 절연체(20)가 메모리 셀 게이트 전극들(20) 간의 하부로부터 제거되고 제3 절연체(38d)가 실리콘 기판(10)과 접촉하는 구성을 채택할 수도 있다.
(제5 변형 예)
도 8은 본 실시예의 제5 변형에 따른 반도체 장치의 비트 선 방향 단면도이 다. 제5 변형 예는 제2 절연체(36)가 메모리 셀 어레이의 각각의 단부에 배치된 드레인 측 선택 트랜지스터 STD 및 소스 측 선택 트랜지스터 STS의 확산 콘택트 영역들(32d 및 32s)으로부터 제거되어 있는 비휘발성 반도체 저장 장치이다.
이 변형 예에 따르면, 드레인 측 및 소스 측 선택 트랜지스터들 STD 및 STS의 각각의 게이트 전극(22d 및 22s)과 대응하는 콘택트 전극들(44d 및 44s) 사이의 거리를 각각 줄일 수 있다. 그러므로, 반도체 장치의 고 집적도를 실현할 수 있고 이에 따라 제조 비용도 줄일 수 있다.
이 변형 예에서, 제3 절연체(38)는 제1 실시예와 같이 게이트 전극들(22) 사이에 U자형으로 형성되며 게이트 전극(22)의 상부의 측면들과 접촉한다. 그러므로, 수소가 그 상부에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것이 방지된다.
또한, 제3 절연체(38)는 메모리 셀 게이트 전극(22)의 상면에는 형성되지 않으므로, 제2 도전체 층(28-2), 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성 하기 전에 제3 절연체(38)를 형성할 수 있다. 그 결과, 제2 도전체 층(28-2)을 형성한 후의 열 처리를 감축할 수 있고, 저 저항의 재료, 예를 들어 CoSi를 제2 도전체 층(28-2)으로서 이용할 수 있다.
(제6 변형 예)
도 9는 본 실시예의 제 6 변형에 따른 반도체 장치의 비트 선 방향 단면도이다. 제6 변형 예는 확산 층을 이용해서 소스 선(56)을 실리콘 기판(10)에 형성한 비휘발성 반도체 저장 장치이다.
본 변형 예에서는, 분리부를 형성할 때, 분리부가, 소스 선이 형성되도록 소스 선 확산 층(56)이 형성된 영역에서 분리되도록 형성된다. 이러한 구조에서는 게이트 전극(22)을 패터닝한 후에, 소스 선이 형성되는 영역에서 실리콘 기판(10)을 노출시킬 수 있다. 이후에, 소스/드레인 영역과 같이, 도펀트가 도핑된다. 그럼으로써, 확산 층(56)을 이용하여 소스 선이 형성된다. 여기서 주목할 것은 게이트 전극들(22) 간의 소스/드레인 영역(32) 내의 도펀트 농도와 비교해 보았을 때 소스 선 확산 층(56) 내의 도펀트 농도가 증가할 수 있다는 것이다.
이 변형 예에서는 배선 단계가 단순화되기 때문에 제조 비용이 줄어든다.
본 변형 예에서, 제3 절연체(38)는 제1 실시예와 같이 게이트 전극들(22) 사이에 U자형으로 형성되며, 게이트 전극(22)의 상부의 측면들과 접촉한다. 그러므로, 수소가 그 상부에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것을 효과적으로 방지할 수 있다.
또한, 제3 절연체(38)는 메모리 셀 게이트 전극(22)의 상면에는 형성되지 않으므로, 제2 도전체 층(28-2), 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성하기 전에 제3 절연층(38)을 형성할 수 있다. 그 결과, 제2 도전체 층(28-2) 형성 후의 열 처리를 감축할 수 있으며 저 저항 재료, 예를 둘어 CoSi를 제2 도전체 층(28-2)으로서 이용할 수 있다.
(제2 실시예)
본 발명은 NAND형 비휘발성 반도체 저장 장치뿐만 아니라 임의의 다른 반도체 저장 장치에도 적용할 수 있다.
제2 실시예는 본 발명에 따른 NOR형 비휘발성 반도체 저장 장치이며 도 10 및 11을 참조해서 설명하기로 한다. 도 10은 제2 실시예에 따른 NOR형 비휘발성 반도체 저장 장치의 구성을 개략적으로 보여주는 평면도이다. 도 11은 도 10의 평면 절단 선 B-B를 따라서 절취한 비트 선 방향 단면도이다.
본 실시예에 따른 NOR형 비휘발성 반도체 저장 장치는 비트 선 콘택트 전극들(44b) 사이에 두 개의 메모리 셀 트랜지스터 MC를 포함하고 있으나 NAND형 비휘발성 반도체 저장 장치에서와 같은 선택 트랜지스터를 포함하고 있지는 않다. 소스 선(56)은 두 개의 메모리 셀 트랜지스터 MC 간의 실리콘 기판(10)의 확산 층에 의해 형성된다.
메모리 셀 게이트 전극(22)의 구성은 제1 실시예의 것과 동일하다. 게이트 전극(22)은, 전하 저장 층(24) 즉 게이트 절연체(20) 위에 형성된 부동 게이트 전극, 전하 저장 층(24) 위에 형성된 폴리실리콘 간 절연체(26), 및 폴리실리콘 간 절연체(26) 위에 형성된 제어 게이트 전극(28)을 포함하고 있다. 제어 게이트 전극(28)은, 제1 및 제2 도전체 층(28-1 및 28-2)의 적층 구조, 예를 들어, 폴리실리콘 층(28-1), 및 코발트 실리사이드와 같은 실리사이드 층(28-2)을 가질 수 있다. 제어 게이트 전극(28)은 도 10의 측 방향에서 인접한 또 다른 메모리 셀 MC와 접속되므로 워드 선으로서의 역할을 한다.
또한, 확산 비트 선 콘택트(32b)는 두 개의 메모리 셀의 양 단부에 형성되고 소스 선 확산 층(56)은 두 개의 메모리 셀 사이에 형성된다.
메모리 셀 게이트 전극(22) 측면의 일부는 포스트-산화물 막(34)으로 덮여있 다. 예를 들어 실리콘 산화물로 구성되는 제2 절연체(36)는 포스트- 산화물 막(34)과 게이트 절연체(20) 위에 형성된다. 수소 배리어 절연체로서의 제3 절연체(38)는 제2 절연체(36) 위에 형성된다. 제3 절연체(38)는 메모리 셀 게이트 전극들(22) 사이에 U자형으로 형성되고, 제3 절연체(38)의 양 측면은 게이트 전극들(22)의 상부 측면들과 접촉한다. 제4 절연체(40)는 제3 절연체(38) 위에 형성되고 이후 전체 표면이 평탄화된다. 제어 제이트 전극(28)의 상부는 실리사이드화되어 제2 도전체 층(28-2)이 형성된다. 제2 도전체 층으로서, 저 저항을 갖는 재료, 예를 들어, 코발트 실리사이드(CoSi)를 이용할 수 있다. 제1 층간 절연체(42)는 제4 절연체(40) 및 제어 게이트 전극(28) 위에 제공된다. 확산 비트 선 콘택트(32b)와 접속된 비트 선 콘택트 전극(44b)은 제1 층간 절연체(42) 및 제4 절연체(40) 내에 형성되고, 비트 선 콘택트 전극(44b)과 접속되는 비트 선(54)은 제1 층간 절연체(42) 위에 형성된다.
본 실시예에서, 제3 절연체(38)는 또한 제1 실시예와 같이 게이트 전극들(22) 사이에 U자형으로 형성되고, 게이트 전극들(22)의 상부의 측면들과 접촉한다. 그러므로, 수소가 그 상부에 형성된 층간 절연체를 통해서 이것의 바깥으로부터 게이트 전극(22) 내로 침투하는 것이 효과적으로 방지된다.
또한, 제3 절연체(38)는 메모리 셀 게이트 전극(22)의 상면에는 형성되지 않으므로, 제2 도전체 층(28-2) 즉 게이트 전극(22)의 상부의 실리사이드 층을 형성하기 전에 제3 절연체(38)를 형성할 수 있다. 그 결과, 제2 도전체 층(28-2)의 형성 후의 열 처리를 감축할 수 있다. 결과적으로, 제2 도전체 층(28-2)으로서, 예 를 들어 저 저항을 가지고 있으나 고온 처리에서는 안정적이지 않은 CoSi를 이용할 수 있다. 그러므로, 워드 선으로 작용하는 제어 게이트 전극(28)의 저항을 줄일 수 있어서, 제어 게이트 전극(28)의 배선 지연에 기인한 반도체 장치의 열화를 경감시킬 수 있다.
앞서 설명한 바와 같이, 본 발명은 NOR형 비휘발성 반도체 저장 장치에 적용할 수 있다.
본 실시예에서, 제3 절연체(38)가 제1 실시예에서와 같이 U자형으로 형성되어 있는 구조에 관해서 설명이 이루어졌지만, 본 실시예는 앞서 설명한 제1 실시예에 대한 제1 내지 제5 변형 예들 중 어느 한 예와 같이 변형해서 실행할 수 있다. 본 발명은 또한 이것에만 한정되는 것이 아니다.
앞서 설명한 바와 같이, 본 발명은 NAND형 비휘발성 반도체 저장 장치뿐만 아니라 NOR형 비휘발성 반도체 장치에도 적용할 수 있다. 또한, 본 발명은 AND 형 및 DiNOR 형과 같은 임의 다른 비휘발성 반도체 저장 장치에도 같은 식으로 적용할 수 있다.
(제3 실시예)
본 발명은 부동 게이트 전극형 비휘발성 반도체 저장 장치뿐만 아니라 임의의 다른 반도체 저장 장치에도 적용할 수 있다. 앞서 설명한 실시예들에서 부동 게이트 전극 내에 전하를 저장하는 메모리 셀에 관해서 설명이 이루어졌으나, 본 발명은 예를 들어 절연체 내에 전하를 저장하는 MONOS(metal oxide nitride oxide silicon)형 메모리 셀에도 적용할 수 있다.
본 발명에 따른 제3 실시예에서, 본 발명은 MONOS형 메모리 셀이 이용되는 NAND형 비휘발성 반도체 저장 장치에 적용된다. 도 12는 본 실시예에 따른 반도체 장치의 단면 구조의 한 예를 도시하고 있다. 본 실시예에 따르면, MONOS형 비휘발성 반도체 저장 장치의 구성은 도 1의 평면도에 도시된 것과 동일하다. 도 12는 도 1의 평면 절단선 A-A를 따라서 취한 비트 선 방향의 반도체 장치의 단면도이다.
MONOS형 메모리 셀은 앞서의 실시예들과는 달리 부동 게이트 전극 대신에 메모리 셀 트랜지스터 MC의 전하 저장 층으로서 절연체를 이용한다. 여기서는 제1 실시예와 다른 점에 주안점을 두어 설명하기로 한다.
본 실시예에 따른 메모리 셀 MC는 실리콘 기판(10) 위에 제공된 메모리 셀 게이트 전극(62)을 포함하고 있다. 메모리 셀 게이트 전극(62)은 실리콘 기판(10)위에 형성된 제5 절연체(60), 제5 절연체(60) 위에 형성되어 전하 저장 층으로서 역할하는 제6 절연체(64), 제6 절연체(64) 위에 형성된 제7 절연체(66), 및 제7 절연체(66) 위에 형성된 제어 게이트 전극(68)을 포함하고 있다. 제5 절연체(60)로서, 예를 들어, SiO2 막을 이용할 수 있다. 제6 절연체(64)로서는 예를 들어 Si3N4 막을 이용할 수 있다. 제7 절연체(66)로서는 예를 들어 SiO2 막을 이용할 수 있다. 제어 게이트 전극(68)은, 제1 및 제2 도전체 층(68-1 및 68-2)의 적층 구조, 예를 들어, 제1 실시예에서와 같이 폴리실리콘 층(68-1) 및 코발트 실리사이드와 같은 실리사이드 층(68-2)으로 된 적층 구조를 가질 수 있다. 제어 게이트 전극(68)은 도 12의 페이지 공간에 수직한 방향으로 인접한 다른 메모리 셀 어레이들의 메모리 셀들 MC와 접속되어 워드 선으로서 작용을 한다.
메모리 셀 어레이의 각 단부에 형성된 드레인 측 및 소스 측 선택 트랜지스터 STD 및 STS의 게이트 전극들(62d 및 62c)이 메모리 셀 게이트 전극(62)과 유사한 구성을 가지고 있기는 하지만, 게이트 절연체(20)가, 제5 절연체(60), 제6 절연체(64) 및 제7 절연체(66)를 포함하는 적층 막 대신에 형성된다.
각각의 메모리 셀 트랜지스터 MC의 게이트 전극들(62, 62d, 및 62s)과 드레인 측 및 소스 측 선택 트랜지스터 STD 및 STS 간의 공간들은 전극 간 절연체로서의 제2 절연체(36)로 채워진다. 제어 게이트 전극(68)의 상부는 제2 절연체(36) 내에 매립되지 않는다. 수소 배리어 절연체로서 작용하는 제3 절연체(38)는 게이트 전극들(62) 간의 제2 절연체(36) 위에 U자형으로 형성된다. 제3 절연체(38)는 제어 게이트 전극(68)의 상부 측면들과 직접 접촉할지라도, 제어 게이트 전극(68)의 상부면, 즉 제2 도전체 층(68-2)의 위에는 제공되지 않는다.
게이트 전극(62), 배선 구성 및 다른 것들에 대한 임의의 또 다른 구조는 제1 실시예와 거의 유사하므로 이들에 대한 설명은 생략한다.
이런 구성에 있어서, 제2 도전체 층(68-2)으로서 실리사이드 층을 형성하기 전에 수소 배리어 성질을 가지고 있는 제3 절연체(38)를 형성할 수 있으므로, 제2 도전체 층 형성 후의 고온 열 처리를 감축할 수 있다. 그러므로, 제2 도전체 층(68-2)으로서, 저 저항을 가지고 있으나 고온 처리에는 안정적이지 않은 재료, 예를 들어 CoSi를 이용할 수 있다. 그 결과, 제어 게이트 전극(68)의 저항 증가 없이 배선 지연을 억제할 수 있다. 또한, 수소 배리어 성질을 가지고 있는 제3 절 연체(38)는 게이트 전극(62)의 측면들과 접촉하며 형성되어 있기 때문에, 수소가 메모리 셀 게이트 전극들(62) 사이의 전극 간 절연체를 통해서 제5 절연체(60) 내로 확산되는 것이 방지된다. 따라서, 수소 침투에 기인한 메모리 셀 트랜지스터 MC의 특성 열화를 피할 수 있다.
그러므로, 트랜지스터의 특성 열화를 피할 수 있고, 저항을 줄일 수 있는 실리사이드 층이 제어 게이트 전극(68)의 제2 도전체 층(68-2)로서 이용되는 반도체 장치 및 그 제조 방법이 제공된다.
앞서 설명한 바와 같이, 본 발명은 또한 MONOS형 비휘발성 반도체 저장 장치에도 적용된다.
본 실시예에서, 제3 절연체(38)가 제1 실시예에서와 같이 U자형으로 형성되어 있는 구조에 관해서 설명이 이루어졌으나, 제3 절연체(38)를 제1 실시예의 제1 변형 예에 관련해서 설명한 바와 같이 평탄하게 형성할 수도 있다. 또한, 제1 실시예의 제3 변형 예를 참조하여 설명한 바와 같이, 메모리 셀 게이트 전극들(62) 간의 공간을 제2 절연체(62)로 완전히 채우지는 않음으로써 각 게이트 전극(62)의 측벽들처럼 제2 절연체(36)를 형성할 수 있다. 또한, 제1 실시예의 제4 변형 예에 관련해서 설명한 바와 같이, 제3 절연체(38)를 메모리 셀 트랜지스터의 각 게이트 전극(62)의 전체 측면들과 접촉하도록 형성할 수 있지만, 본 발명은 이들 예에만 제한되는 것은 아니다.
메모리 셀이 MONOS형 구성을 갖는 경우일지라도, 본 발명은, 제2 실시예에서 설명한 바와 같이, NAND형 비휘발성 반도체 저장 장치는 물론이고 임의의 다른 비 휘발성 반도체 저장 장치, 예를 들어, NOR형, AND형 및 DiNOR형 비휘발성 반도체 저장 장치에도 널리 적용할 수 있다. 즉, 본 발명은 복수의 게이트 전극이 직렬로 접속되어 있고 게이트 전극들 사이에 접촉이 없는 구성을 갖는 한 어떤 반도체 장치에도 적용할 수 있다. 더 특정하게는, 본 발명은 콘택트 전극이 액티브 영역에 대해서 작은 마진으로 배치되고 게이트 절연체에 높은 전기적 스트레스가 가해지는 비휘발성 반도체 저장 장치와 같은 반도체 장치에 유리하게 적용할 수 있다.
따라서, 본 발명에 따르면, 콘택트 영역에 콘택트 홀을 형성하기 위한 에칭의 공정 마진을 향상시킴은 물론이고, 제어 게이트 전극의 저항을 줄이고 메모리 셀 게이트 전극들 사이의 전극 간 절연체를 통해 수소가 게이트 절연체 내로 확산되는 것을 방지할 수 있다. 그 결과, 메모리 셀 트랜지스터의 임계 전압의 변동, 게이트 절연체의 내전압 감소, 및 배선 지연과 같은 반도체 장치의 전기적 특성 열화를 피할 수 있다.
본 기술 분야에 숙련된 자이면 부가적인 장점 및 변형을 쉽게 이해할 수 있을 것이다. 그러므로, 넓은 관점에서 볼 때 본 발명은 본 명세서에서 도시하고 설명한 상세한 설명 및 대표적인 실시예들에만 제한되는 것이 아니다. 따라서, 첨부된 특허청구범위 및 그 균등물이 정의하고 있는 바와 같은 전반적인 발명 개념의 정신 및 범위를 벗어나지 않고도 다양한 변형을 실현할 수 있다.
앞서 설명한 바와 같이, 본 발명에 따르면, 반도체 장치의 전기적 특성이 열화 되는 것이 방지되고 공정 마진 또한 향상된다. 그러므로, 게이트 전극의 저항 감소 및 트랜지스터의 특성 안정화 모두를 실현할 수 있으며 고 신뢰도로 고속 연산을 가능케 해 주는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
Claims (20)
- 반도체 기판;각각이, 상기 반도체 기판 위에 제1 절연체를 통해 형성된 전하 저장 층, 제1 및 제2 도전체 층, 및 상기 전하 저장 층과 상기 제1 도전체 층 사이에 배치된 제2 절연체를 포함하는 복수의 게이트 전극;상기 게이트 전극들 사이에 제공되며 상기 게이트 전극들의 측면들과만 접촉되는 배리어 절연체(barrier insulator); 및상기 제2 도전체 층의 상면과 접촉하게 제공되는 층간 절연체를 포함하는 반도체 장치.
- 제1항에 있어서, 상기 배리어 절연체는 실리콘 질화물 막을 포함하는 반도체 장치.
- 제1항에 있어서, 상기 배리어 절연체는 적어도 상기 제2 도전체 층의 측면들과 접촉하게 되는 반도체 장치.
- 제1항에 있어서, 상기 배리어 절연체는 상기 게이트 전극들의 상부 레벨과 실질적으로 동등한 레벨로 형성되는 반도체 장치.
- 제1항에 있어서, 상기 배리어 절연체는 상기 전하 저장 층과 상기 제1 및 제2 도전체 층의 측면들과 접촉하게 되는 반도체 장치.
- 제1항에 있어서, 상기 배리어 절연체는 상기 게이트 전극들의 전체 측면들과 접촉하게 되는 반도체 장치.
- 제1항에 있어서, 상기 제2 도전체 층은, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 티타늄 실리사이드 및 탄탈륨 실리사이드 중의 하나를 포함하는 반도체 장치.
- 전기적으로 직렬로 접속되게 반도체 기판 위에 형성되어 있으며, 각각이, 제1 및 제2 도전체 층을 포함하는 제1 게이트 전극 - 상기 제2 도전체 층은 상기 제1 게이트 전극의 상부에 제공되어 있음 - 을 포함하는 복수의 메모리 셀;상기 복수의 메모리 셀의 양단부에 제공되어, 상기 메모리 셀들과 전기적으로 직렬로 접속되어 있으며, 각각이, 제1 및 제2 도전체 층을 포함하는 제2 게이트 전극 - 상기 제2 도전체 층은 상기 제2 게이트 전극의 상부에 제공되어 있음 - 을 포함하는 제1 및 제2 선택 트랜지스터;상기 반도체 기판에서 상기 제1 선택 트랜지스터의 상기 제2 게이트 전극의 외측에 제공된 제1 콘택트 영역;상기 반도체 기판에서 상기 제2 선택 트랜지스터의 상기 제2 게이트 전극의 외측에 제공된 제2 콘택트 영역;상기 제1 콘택트 영역과 접속된 제1 콘택트 전극;상기 제2 콘택트 영역과 접속된 제2 콘택트 전극;상기 제1 및 제2 게이트 전극과 상기 제1 및 제2 콘택트 전극의 측면들과만 접촉하는 배리어 절연체;상기 제2 도전체 층의 상면과 접촉하게 제공된 층간 절연체;상기 제1 콘택트 전극과 접속된 제1 배선(wiring); 및상기 제2 콘택트 전극과 접속된 제2 배선을 포함하는 반도체 장치.
- 제8항에 있어서, 상기 메모리 셀들의 게이트 전극은 제1 절연체를 통해 상기 반도체 기판 위에 형성된 전하 저장 층을 더 포함하며, 상기 제1 도전체 층은 제2 절연체를 통해서 상기 전하 저장 층 위에 형성되는 반도체 장치.
- 제8항에 있어서, 상기 배리어 절연체는 실리콘 질화물 막을 포함하는 반도체 장치.
- 제8항에 있어서, 상기 제2 도전체 층은 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 티타늄 실리사이드 및 탄탈륨 실리사이드 중의 하나를 포함하는 반도체 장치.
- 반도체 기판 위에 제1 절연체를 통해서 전하 저장 층을 형성하는 단계;상기 전하 저장 층 위에 제2 절연체를 통해서 제1 도전체 층을 형성하여 복수의 게이트 전극을 형성하는 단계;상기 게이트 전극들 사이에 상기 게이트 전극들의 측면들과만 접촉되는 배리어 절연체를 형성하는 단계;상기 도전체 층의 상부에 제2 도전체 층을 형성하는 단계; 및상기 제2 도전체 층의 상면과 접촉하게 되는 층간 절연체를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 배리어 절연체는 실리콘 질화물 막을 포함하는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 배리어 절연체는 상기 제2 절연체의 레벨보다 높은 레벨로 형성되는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 배리어 절연체는 상기 제2 절연체의 레벨보다 낮은 레벨로 형성되는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 배리어 절연체는 상기 게이트 전극들의 전체 측면들 에 접촉하게 형성되는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 배리어 절연체는 상기 게이트 전극들의 상부 레벨과 실질적으로 동등한 레벨로 형성되는 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 제2 도전체 층은, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 티타늄 실리사이드 및 탄탈륨 실리사이드 중의 하나를 포함하는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법으로서,반도체 기판 위에 게이트 절연체를 통해서 제1 도전체 층을 형성하여 제1 및 제2 선택 트랜지스터의 제1 게이트 전극들을 형성하는 단계;상기 반도체 기판 위에 제1 절연체를 통해서 전하 저장 층을 형성하는 단계;상기 전하 저장 층 위에 제2 절연체를 통해서 제2 도전체 층을 형성하여, 상기 제1 및 제2 선택 트랜지스터 사이에 배열되는 메모리 셀들의 복수의 제2 게이트 전극을 형성하는 단계;상기 제1 및 제2 선택 트랜지스터의 상기 제1 및 제2 게이트 전극들과 상기 메모리 셀들 사이의 상기 반도체 기판의 복수 영역에 소스/드레인 영역들 - 이 소스/드레인 영역들은 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀들을 전기적으로 직렬로 접속함 - 을 형성하는 단계;상기 제1 또는 제2 선택 트랜지스터의 제1 게이트 전극에 대해서 상기 소스/드레인 영역의 반대 측의 상기 반도체 기판에 제1 또는 제2 콘택트 영역을 형성하는 단계;상기 제1 및 제2 게이트 전극 사이에 제3 절연체를 퇴적하는 단계;상기 제3 절연체의 일부를 제거하여 상기 제1 및 제2 게이트 전극의 측면들 중 적어도 일부를 노출시키는 단계;상기 제3 절연체 및 상기 제1 및 제2 게이트 전극의 노출된 표면들 위에 배리어 절연체를 형성하는 단계;상기 제1 및 제2 게이트 전극의 상면 위의 상기 배리어 절연체를 제거하는 단계;상기 제1 및 제2 도전체 층의 상부에 제3 도전체 층을 형성하는 단계;상기 제3 도전체 층의 상면과 접촉하게 되는 층간 절연체를 형성하는 단계;상기 제3 절연체, 상기 배리어 절연체 및 층간 절연체를 통해서 상기 콘택트 영역과 접속된 전극을 형성하는 단계; 및상기 전극과 접속된 배선을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제19항에 있어서, 상기 배리어 절연체는 상기 제2 절연체의 레벨보다 높은 레벨로 형성되는 반도체 장치 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120322 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |