JP2014022431A - 半導体装置 - Google Patents

Abstract

【課題】素子分離領域に形成された素子分離用絶縁膜と接触するように、活性領域に、電荷捕獲膜が形成された場合、電荷のロスが生じることが判明した。
【解決手段】素子分離領域と、当該素子分離領域と接するように設けられた活性領域と、活性領域から突出するように設けられた素子分離用絶縁膜と、前記活性領域に設けられ、前記素子分離用絶縁膜の前記活性領域上に突出した部分を含む電荷捕獲膜とを備え、前記電荷捕獲膜は、前記素子分離用絶縁膜よりもトラップ準位の少ない絶縁膜で隔離された構造を有する半導体装置が得られる。
【選択図】図２Ａ

Description

本発明は電荷捕獲（Charge Trap）膜を有する半導体装置に関する。

この種の半導体装置は、特許文献１及び２に記載されているように、半導体基板上に設けられ、電荷捕獲膜を含むゲート絶縁膜積層体によって特徴付けられる。例えば、特許文献１に示された半導体装置は、下部酸化物層（Ｏ）、シリコンリッチ窒化物層（ＳｉＲＮ：Ｎ）、及び上部酸化物層（Ｏ）によって構成されたＯＮＯ構造を有するフラッシュメモリを開示している。ここで、シリコンリッチ窒化物層（ＳＩＲＮ層）は電荷捕獲膜を形成している。更に、特許文献１は、シリコンリッチ窒化物層（ＳｉＲＮ）と上部酸化物層（Ｏ）との間に、上記したＳｉＲＮ層に比較して低濃度のシリコンを含むシリコン窒化膜層を設けることにより、シリコンリッチ窒化物層から上部酸化物層への電子の移動をブロック或いは遅くすることにより、漏れ電流を少なくできることを開示している。更に、特許文献１は、上部酸化物層と、ゲート電極との間に、高誘電率（ｈｉｇｈ−ｋ）膜を設けることにより、イレーズ（消去）動作を高速化できることも記載している。

一方、特許文献２は、素子分離領域（ＳＴＩ：Shallow Trench Isolation）によって区画された活性領域に、下部酸化物層（Ｏ）、ＳｉＲＮ層（Ｎ）、及び上部酸化物層（Ｏ）によって形成されたＯＮＯ層構造を有する半導体装置を開示している。特許文献２には、活性領域から突出するように素子分離用絶縁物層が素子分離領域に埋設されている。素子分離用絶縁物層は、活性領域から突出しているため、上記したＯＮＯ構造のＳｉＲＮ層及びＳｉＲＮ層上に設けられた上部酸化物層は、素子分離用絶縁物層の突出した部分上にも形成されている。特に、ＳｉＲＮ層は突出した素子分離用絶縁物層の側面に接触している。

米国特許出願公開２００８／００７９０６１号 米国特許出願公開２０１１／０１９５５７８号

特許文献２に示された半導体装置では、電荷のロスが不可避的に発生することが見出された。

本発明は、特許文献２に示された構造の半導体装置における電荷のロスの原因を追究して、電荷のロスを低減できる半導体装置を得ることにある。

通常、素子分離用絶縁物層は、オゾン（Ｏ_３）−ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）膜、高密度プラズマ化学気相堆積（ＨＤＰ−ＣＶＤ）膜、或いは、塗布型溶液を塗布することによって得られたＳＯＧ膜によって形成されている。しかしながら、本発明者の研究によれば、素子分離用絶縁物層として用いられるＯ_３−ＴＥＯＳ膜、ＨＤＰ−ＣＶＤ膜、ＳＯＧ膜等は、多くのトラップ準位を含んでいることが判明した。この結果、多くのトラップ準位を含んでいる素子分離用絶縁物層と電荷捕獲層とが接触した状態で、熱或いは電界が加わると、トラップ準位を介して電荷のロスが生じる現象が見出された。

このような電荷のロスが生じると、フラッシュメモリとして用いられる半導体装置の信頼性が劣化してしまうことが分った。このような電荷のロスは、フラッシュメモリのプログラム（書込）時或いはイレーズ（消去）時にも同様に発生するため、プログラム時の飽和特性が劣化したり、イレーズ時のデ−トラップ（de-trap）特性が劣化してしまう。

そこで、本発明は、素子分離用絶縁物層と電荷捕獲層との直接接触をなくした構造を有する半導体装置及びその製造方法を得ることにある。

本発明の第1の態様によれば、第１の方向に延在する活性領域と、当該活性領域と隣接して平行に配置され，前記活性領域から突出した形状を有し，各々が第１の方向と概略平行に延在する側面部および上面部とを備える素子分離絶縁膜と、前記活性領域上の第１の下部絶縁膜と、当該第１の下部絶縁膜を覆い、前記素子分離絶縁膜の側面部へ延在する島状の第２の下部絶縁膜と、当該第２の下部絶縁膜を覆う島状の電荷捕獲膜と、当該電荷捕獲膜の上表面を覆う上部絶縁膜と、前記第１の方向と交差する第２の方向に延在し、前記上部絶縁膜を覆うゲート電極と、を備えることを特徴とする半導体装置が得られる。

本発明の第２の態様によれば、活性領域と素子分離領域とに区画され、前記活性領域上方から前記素子分離領域上方へ延在する電荷捕獲膜を有し、当該電荷捕獲膜上方から素子分離領域上方へ延在するゲート電極を配置される半導体装置であって、前記活性領域と前記電荷捕獲膜の間にあり前記活性領域と接する第１の下部絶縁膜と、前記前記電荷捕獲膜と接し、かつ前記第１の下部絶縁膜および前記素子分離絶縁膜の両方と接する第２の下部絶縁膜と、前記電荷捕獲膜と前記ゲート電極の間にあり、前記電荷捕獲膜と接する第１の上部絶縁膜と、前記ゲート電極と接する第２の上部絶縁膜と、を備える半導体装置が得られる。

本発明によれば、素子分離絶縁膜と電荷捕獲膜との接触による電荷のロスを低減した半導体装置が得られる。

本発明を適用される半導体装置の平面図を示し、ここでは、メタル配線後の状態が示されている。 本発明の一実施形態に係る半導体装置の図１のＡ−Ａ線に沿う断面図である。 本発明の一実施形態に係る半導体装置の図１のＢ−Ｂ線に沿う断面図である。 図２Ａの円で囲まれた部分を説明する部分拡大図である。 本発明の一実施形態に係る半導体装置の製造方法の一工程を説明する断面図である。 図３に示された工程の次に行なわれる工程を説明する断面図である。 図４の工程後に行われる工程を説明する断面図である。 図５に示された工程の後に行なわれる工程を示す断面図である。 図６に示された工程後に行われる工程を示す断面図である。 図７に示された工程後に行われる工程を示す断面図である。 図８に示された工程後に行われる工程を説明する断面図である。 図９に示された工程後に行われる工程を説明する断面図である。 図１０に示された工程後に行われる工程を説明する断面図である。 図１１に示された工程後に行われる工程を説明する断面図である。 図１２に示された工程後に行われる工程を説明する断面図である。 図１３に示された工程後に行われる工程を説明する断面図である。 図１４に示された工程後に行われる工程を説明する断面図である。 図１５に示された工程後に行われる工程を説明する断面図である。 図１のＡ−Ａ線に沿う断面図であり、ここでは、関連技術に係る半導体装置の断面図を示している。 図１のＢ−Ｂ線に沿う断面図であり、ここでは、関連技術に係る半導体装置の断面図を示している。 図１７Ａの円で囲まれた部分を拡大して示す部分断面図である。

図１、図１７Ａ、図１７Ｂ、及び図１７Ｃを参照して、本発明の理解を容易にするために、本発明に関連する関連技術に係る半導体装置の構成及びその問題点について説明する。図１を参照すると、この種の半導体装置の平面図が示されており、ここでは、電荷捕獲（Charge Trap）型ＮＡＮＤフラッシュメモリの例が示されている。なお、本発明の実施形態に係る半導体装置は、図１と同様な平面形状を有しているため、図１は本発明の実施形態を説明するのにも用いるものとする。

図１に示された半導体装置は、ｘ方向（即ち、第１の方向）に平行に延在する複数の活性領域３０と、各活性領域３０と平行に且つ隣接して配置されたＳＴＩ素子分離領域（以下、単に素子分離領域と呼ぶ）３２を有している。活性領域３０上の上面には、第１の方向に、メタル配線Ｍ１が施され、ビット線を構成している。メタル配線Ｍ１の第１の方向端部は、１本置きに配置されたビアホールに設けられたコンタクトホールプラグを介して、下部に配置された選択用トランジスタのドレイン／ソース（図示せず）に電気的に接続されている。

また、第１の方向（ｘ方向）と直交するｙ方向（即ち、第２の方向）には、第１の方向に対して間隔を置いて、セル用トランジスタ及び選択用トランジスタのゲート電極３４が配置され、これらゲート電極３４はワード線に接続されている。

図１７Ａには、図１の第２の方向に引かれたＡ−Ａ線に沿う断面図が示されており、ここでは、関連技術に係る半導体装置を示している。図１７Ｂには、図１の第１の方向に引かれたＢ−Ｂ線に沿う断面図が示されている。図１７Ａに示された半導体装置は、半導体基板（ここでは、シリコン基板）３６、半導体基板３６上に形成された素子分離領域３２、及び、素子分離領域３２間に設けられた活性領域３０を有している。活性領域３０には、閾値調整用コアＶｔ注入層３１が形成されている。

一方、素子分離領域３２に形成されたＳＴＩトレンチ溝３２’の内面には、ライナー酸化膜３２１が形成され、当該ライナー酸化膜３２１によって覆われたＳＴＩトレンチ溝３２’内部には、素子分離用絶縁物層としてＳＴＩ絶縁膜３２３が形成されている。図１７Ａに示されているように、ＳＴＩ絶縁膜３２３の上部は、半導体基板３６の表面から突出している。

ＳＴＩ絶縁膜３２３の突出した部分の側面及び素子分離領域３２間の活性領域３０上には、所謂ＯＮＯ膜３８が形成されている。図示されたＯＮＯ膜３８は、シリコン酸化膜（ＳｉＯ_２）によって形成され、トンネリング層として動作する下部酸化膜３８１、シリコンリッチ窒化膜（ＳｉＲＮ）によって形成された電荷捕獲膜３８３、及びシリコン酸化膜によって形成された上部酸化膜３８５によって構成されている。図示されているように、電荷捕獲膜３８３を形成するＳｉＲＮ膜は、活性領域３０及びＳＴＩ絶縁膜３２３の突出した側面部をも覆っている。更に、上部酸化膜３８５は電荷捕獲膜３８３を覆っている。ＯＮＯ膜３８は、活性領域３０上で且つ素子分離領域３２の間に、島状に形成されている。

また、図１７Ａに示されているように、ＯＮＯ膜３８及びＳＴＩ絶縁膜３２３の上部を覆うように、ポリシリコンコアゲート電極４２、ニッケルシリサイドコアゲート電極４４、エッチングストッパ膜（ＥＳＬ）として設けられたシリコン窒化膜４６、第１層間絶縁膜４８、及び第２層間絶縁膜５０が順次第２の方向に形成されており、第２層間絶縁膜５０には、メタル配線Ｍ１が第１の方向に埋設され、延在している。ここで、ポリシリコンコアゲート電極４２、ニッケルシリサイドコアゲート電極４４は、ゲート電極３４を形成すると共に、第２の方向に延在するワード線を形成している。

更に、図１７Ｂに示されているように、半導体基板３６には、選択用トランジスタのソース／ドレイン領域５２/５４、セルトランジスタのソース／ドレイン領域を形成するコア拡散層５６が形成されており、コア拡散層５６上には、絶縁性材料によって形成されたコアスペーサ５８が設けられている。

また、ソース／ドレイン領域５２/５４間、及び、コア拡散層５６間には、図１７Ａを参照して説明したＯＮＯ膜３８が設けられると共に、ＯＮＯ膜３８上には、ポリシリコンコアゲート電極４２、及びニッケルシリサイドコアゲート電極４４がゲート電極３４として設けられている。また、ニッケルシリサイドコアゲート電極４４上には、シリコン窒化膜４６、第１及び第２層間絶縁膜４８及び５０が形成されており、第２層間絶縁膜５０上には、ビット線として機能するメタル配線Ｍ1が第１の方向に延在している。

メタル配線Ｍ１は、コンタクトホールプラグ６０及びビアホールプラグ６２を介して、半導体基板３６上に形成された選択トランジスタのソース／ドレイン領域５２/５４に電気的に接続されている。これらコンタクトホールプラグ６０及びビアホールプラグ６２はタングステン等によって形成され、メタル配線Ｍ１はダマシン法等により形成される。

図１７Ａの一部を拡大して示す図１７Ｃからも明らかなように、関連技術に係る半導体装置におけるＯＮＯ膜３８の電荷捕獲膜（即ち、ＳｉＲＮ）３８３は、ＳＴＩ絶縁膜３２３に直接接触している。ここで、ＳＴＩ絶縁膜３２３は、通常、ＳＯＧ膜等によって形成されている。本発明者の研究によれば、上記したＳＴＩ絶縁膜３２３は、多くのトラップ準位を含んでいることが判明した。このように、トラップ準位の多いＳＴＩ絶縁膜３２３と、電荷捕獲膜３８３としてのＳｉＲＮが直接接触している場合、前述したように、電荷捕獲膜３８３に捕獲された電荷が失われてしまい、信頼性が劣化してしまうことが見出された。この現象はプログラム時或いはイレーズ時にも生じることが確認された。

図２Ａ及び図２Ｂを参照すると、本発明の一実施形態に係る半導体装置の一例が示されている。ここで、図２Ａは図１のＡ−Ａ線に沿う断面図であり、図１７Ａに対応している。他方、図２Ｂは図１のＢ−Ｂ線に沿う断面図であり、図１７Ｂに対応し、図２Ｃは図１７Ｃに対応している。

この関係で図２Ａ〜２Ｃでは、図１７Ａ〜１７Ｃに対応する部分には同一参照番号が付されている。即ち、図２Ａ〜２Ｃに示された半導体装置は、図１７Ａ〜Ｃに示されたＯＮＯ膜３８の代わりに、多層膜７０を設けた点で異なっている。図２Ａ〜Ｃに示された多層膜７０は、酸化シリコン（ＳｉＯ_２）膜によって形成され、半導体基板３６上の活性領域３０に直接接触した第１下層絶縁膜７０１、当該第１下層絶縁膜７０１を覆い、且つ、素子分離領域３２に設けられたＳＴＩ絶縁膜３２３の側面部へ延在する第２下層絶縁膜７０２、及び第２下層絶縁膜７０２上に形成された第３下層絶縁膜７０３を有している。ここで、第２下層絶縁膜７０２及び第３下層絶縁膜７０３はそれぞれ窒化シリコン膜（ＳｉＮ）及び酸化シリコン膜（ＳｉＯ_２）によって形成されている。

ここでは、活性領域３０を覆う第１下層絶縁膜７０１を第１の下部絶縁膜と呼び、第２下層絶縁膜７０２及び第３下層絶縁膜７０３を第２の下部絶縁膜と呼ぶものとすると、第２下層絶縁膜７０２及び第３下層絶縁膜７０３は島状に形成されている。

第３下層絶縁膜７０３上には、ＳｉＲＮによって形成された島状の電荷捕獲膜７０４が設けられている。更に、電荷捕獲膜７０４上には、酸化シリコン膜（ＳｉＯ_２）によって形成された第１上層絶縁膜７０５が形成され、且つ、第１上層絶縁膜７０５を覆うと共に、第２の方向に延在する第２上層絶縁膜７０６が形成されている。ここで、第１上層絶縁膜７０５は、電荷捕獲膜７０４を熱酸化することによって形成されたトラップ準位の少ない熱酸化膜である。第２上層絶縁膜７０６はＣＶＤ法等によって形成されている。なお、第１及び第２上層絶縁膜７０５及び７０６はまとめて上部絶縁膜と呼ぶこともできる。

実際には、第２上層絶縁膜７０６は実際には酸化シリコン膜と窒化シリコン膜との多層構造を備えているが、図では簡略化のために省略されている。

図示された多層膜７０は、電荷捕獲膜７０４の下部絶縁膜として第１〜第３下層絶縁膜７０１〜７０３を有し、電荷捕獲膜７０４の上部絶縁膜として第１及び第２上層絶縁膜７０５、７０６を有している。

また、図２Ａからも明らかな通り、第１下層絶縁膜７０１は活性領域３０上に島状に形成され、第２及び第３下層絶縁膜７０２及び７０３は活性領域３０上、及びＳＴＩ絶縁膜３２３の側面を覆うように、島状に形成されている。電荷捕獲膜７０４は第３下層絶縁膜７０３を熱酸化することによって形成されているため、当該電荷捕獲膜７０４も島状に形成されている。このように、電荷捕獲膜７０４とＳＴＩ絶縁膜３２３との間には、第２及び第３下層絶縁膜７０２及び７０３が介在しているため、電荷捕獲膜７０４はＳＴＩ絶縁膜３２３と接触していない。

更に、電荷捕獲膜７０４の上部も、第１及び第２上層絶縁膜７０５及び７０６で覆われているため、電荷捕獲膜７０４は完全にＳＴＩ絶縁膜３２３から隔離されている。

第２上層絶縁膜７０６上には、図１７Ａと同様に、ポリシリコンコアゲート電極４２、ニッケルシリサイドコアゲート電極４４、ＥＳＬシリコン窒化膜４６、第１層間絶縁膜４８、及び、第２層間絶縁膜５０が順次形成されている。また、第２層間絶縁膜５０には、ビット線として動作するメタル配線Ｍ1が埋設されている。

図２Ｂを参照すると、活性領域３０内のソース／ドレイン間及びコア拡散層５８間に、図２Ａを参照して説明した多層膜７０が形成されている。即ち，多層膜７０は、電荷捕獲膜７０４の下層に配置された第１〜第３下層絶縁膜７０１〜７０３と、電荷捕獲膜７０４の上層に配置された第１及び第２上層絶縁膜７０５、７０６を有している。第２上層絶縁膜７０６上には、ポリシリコンコアゲート電極４２及びニッケルシリサイドゲート電極４４は、図１に示されたゲート電極３４を形成している。更に、図２Ｂには、ポリシリコンによって形成された選択トランジスタの選択ゲート電極４３も示されており、当該選択ゲート電極４３上にもニッケルシリサイドゲート電極４４が形成されている。これらコアゲート電極４２、選択ゲート電極４３、及びニッケルシリサイドゲート電極４４によって形成されたゲート電極３４はワード線を構成している。

ソース／ドレイン領域５２／５４、及びコア拡散層５６上には、コアスペーサ５８が設けられている。また、ニッケルシリサイドコアゲート電極４４及びコアスペーサ５８は、ＥＳＬシリコン窒化膜４６によって覆われると共に、第１及び第２層間絶縁膜４８及び５０によって覆われている。第２層間絶縁膜５０上には、メタル配線Ｍ１が第１の方向に延在するように形成され、ビット線を構成している。当該メタル配線Ｍ１は、第１及び第２層間絶縁膜４８、５０等を貫通するように設けられたコンタクトホールプラグ６０及びビアホールプラグ６２により、選択用トランジスタのソース／ドレイン領域５２に電気的に接続されている。

ここで、図２Ｃを参照して、図２Ａの円形で示された部分をより詳細に説明する。素子分離用絶縁体膜としてＳＴＩ絶縁膜３２３の側面には、第２の下部絶縁膜として、ＳｉＮによって形成された第２下層絶縁膜７０２及びＳｉＯ_２によって形成された第３下層絶縁膜７０３が形成されており、これによって、電荷捕獲膜７０４の側面がＳＴＩ絶縁膜３２３に接触するのを防止している。

また、電荷捕獲膜７０４のＳＴＩ絶縁膜３２３とは反対側の側面には、第１上層絶縁膜７０５が電荷捕獲膜７０４を熱酸化することによって形成されている。このため、第１上層絶縁膜７０５はトラップ準位の少ない熱酸化膜である。更に、第１上層絶縁膜７０５の側面及び電荷絶縁膜７０４の上部を覆うように，第２上層絶縁膜７０６が形成されている。図２Ｃに示された例では、第２上層絶縁膜７０６は、ＳｉＮによって形成された第１上部絶縁膜７０６ａと、ＳｉＯ_２によって形成された第２上部絶縁膜７０６ｂとによって形成されている。

この構成により、導電性を有する電荷捕獲膜７０４の側面及び上部は、第２、第３下層絶縁膜７０２、７０３、及び、第１及び第２上層絶縁膜７０５、７０６によって完全に覆われており、多くのトラップ準位を含むＳＴＩ絶縁膜３２３から完全に分離されている。

次に、図３乃至図１６を参照して、図２Ａ〜２Ｃに示された本発明の一実施形態に係る半導体装置の製造方法について説明する。なお、図３乃至図１５は、第２の方向に延びる図１のＡ−Ａ線に対応する位置での各工程における断面を表している。

まず、図３に示すように、半導体基板３６としてシリコン基板を用意し、その上にパッド酸化膜８０及びシリコン窒化膜（ＳＴＩトレンチエッチング用ハードマスク）８１を順に形成する。

次に、フォトリソグラフィ技術を用いてシリコン窒化膜８１の所定の位置に開口を形成する。ここで、所定の位置は、半導体基板３６に形成しようとする素子分離領域３２のＳＴＩトレンチ溝３２’に対応する位置である。次に、開口が形成されたシリコン窒化膜８１をマスクとしてパッド酸化膜８０及び半導体基板３６をドライエッチングし、図４に示すように、素子分離領域３２にＳＴＩトレンチ溝３２’を形成する。この結果、半導体基板３６上には、パターニングされたシリコン窒化膜８１’、パッド酸化膜８０’が残される。

続いて、図５に示すように、ＳＴＩトレンチ溝３２’の内壁を酸化させてライナー酸化膜３２１を形成する。次に、ＳＴＩトレンチ溝３２’を埋め込むようにここでは、ＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜を堆積し、ＳＴＩ絶縁膜３２３を形成する。ＳＴＩ絶縁膜３２３形成後、形成したＳＴＩ絶縁膜３２３の表面を、ＣＭＰ（Chemical Vapor deposition）法により、パターニングされたシリコン窒化膜８１’が露出するまで平坦化する。

次に、図６に示すように、パターニングされたシリコン窒化膜８１’を除去し、引き続きパターニングされたパッド酸化膜８０’も除去する。

以上のようにして、その一部が半導体基板３６に埋め込まれ、残りの一部が半導体基板３６の表面から突出するＳＴＩ絶縁膜３２３が形成される。ＳＴＩ絶縁膜３２３は素子分離領域３２を形成し、素子分離領域３２間に活性領域３０を規定する。前述のように、活性領域３０及び素子分離領域３２は、第１の方向に沿って延在しており、ＳＴＩ絶縁膜３２３の半導体基板３６から突出した部分の側面部８３及び上面部８４も第１の方向に沿って延在する。

次に、図７に示すように、活性領域３０に、閾値（Ｖｔ）を調整するための不純物を注入し、コアＶｔ注入層３１を形成する。その後、半導体基板３６を熱酸化し、基板の表面に、第１下層絶縁膜７０１として機能する酸化シリコン膜を形成する。第１下層絶縁膜７０１は第１の下部絶縁膜を形成している。

続いて、図８に示すように、第１下層絶縁膜７０１及びＳＴＩ絶縁膜３２３の露出する側面部８３及び上面部８４を覆うように、第２下層絶縁膜７０２として、窒化シリコン（ＳｉＮ）膜をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって形成する。窒化シリコン膜はＡＬＤ（Atomic Layer Deposition）法によって形成されても良い。この場合、第２下層絶縁膜７０２を形成する窒化シリコン膜は、絶縁性を有している。

次に、図９に示すように、第２下層絶縁膜７０２を第３下層絶縁膜７０３によって覆う。第３下層絶縁膜７０３は、ＬＰＣＶＤ又はＡＬＤ法によって形成された酸化シリコン（ＳｉＯ_２）膜である。第２下層絶縁膜７０２及び第３下層絶縁膜７０３は、第２の下部絶縁膜を形成しており、このような多層構造の下部絶縁膜は、ＳＴＩ絶縁膜３２３に比較してトラップ準位の少ない膜である。

続いて、図１０に示すように、第３下層絶縁膜７０３を覆うように、電荷捕獲膜７０４として機能するシリコンリッチシリコン窒化膜（ＳｉＲＮ）をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて形成する。

シリコンリッチ窒化膜は、Ｓｉ_３Ｎ_４膜に比べてシリコンの組成比が高い膜である。即ち、（シリコンの原子数／窒素の原子数）を組成比として定義したとき、シリコンリッチ窒化膜は、その組成比が３対４、即ち、０．７５よりも大きい膜である。この実施形態で用いられるシリコンリッチ窒化膜の組成比は、０．９以上であることが望ましい。なお、シリコンリッチ窒化膜の組成は、成膜条件を変更することにより変更することができる。このようにして形成された電荷捕獲膜７０４は導電性を有している。

次に、図１１に示すように、電荷捕獲膜７０４を覆い、ＳＴＩ絶縁膜３２３間を埋めるマスク層９１を形成する。マスク層９１として、ポリマー系材料を用いることができる。そして、形成したマスク層９１をエッチバックする。

このエッチバックは、図１２に示すように、ＳＴＩ絶縁膜３２３の上面部８４の上に形成された電荷捕捉層３２３、第２及び第３下層絶縁膜７０２、７０３が除去されるまで行う。その後、マスク層９１をウエットエッチ等により全て除去する。

続いて、ＳＴＩ絶縁膜３２３の側面部上に残された電荷捕獲膜７０４を熱酸化することにより、第１上層絶縁膜７０５が形成される。これによって、電荷捕獲膜７０４の側面部及び表面は、熱酸化された第１上層絶縁膜７０５によって覆われることになる。

次に、図１３に示すように、第２上層絶縁膜７０６がＳＴＩ絶縁膜３２３の上面をも覆うように、ＣＶＤ法により形成される。この例に示された第２上層絶縁膜７０６は、図２Ｃに示されているように、ＳｉＮによって形成された第１上部絶縁膜と、ＳｉＯ_２によって形成された第２上部絶縁膜とによって構成されており、何れもＣＶＤ法によって形成されている。

図１３からも明らかな通り、シリコンリッチで導電性のある電荷捕獲膜７０４は、上下及び側面に設けられた絶縁膜によって覆われている。これら絶縁膜のうち、電荷捕獲膜７０４上の第１上層絶縁膜７０５は電荷捕獲膜７０４を熱酸化することによって形成された酸化膜であり、トラップ準位の少ない良質な酸化膜である。このため、電荷捕獲膜７０４は、捕獲準位を有するＳＴＩ絶縁膜３２３から完全に分離され、ＳＴＩ絶縁膜３２３との接触に起因するチャージロスを減少させることができる。また、高温動作時にトラップ準位からデトラップによるチャージゲインを抑制できる。したがって、プログラム、イレーズ特性において、捕獲準位からのチャージロス、チャージゲインを防止できるため、プログラム、イレーズの際における電圧の飽和現象が改善できる。

次に、半導体基板３６上の第２上層絶縁膜７０６を覆うように、ポリシリコンを堆積し、ボロンをイオン注入してＰ＋型とする。続いて、リソグラフィ技術、ドライエッチング技術を用いて、Ｐ＋型の導電性を示すポリシリコン、第１及び第２上層絶縁膜７０５、７０６、電荷捕捉膜７０４、及び第１〜第３下層絶縁膜７０１〜７０３をパターニングし、ポリシリコンコアゲート電極４２を形成する。これにより、電荷捕獲膜７０４、第２及び第３下層絶縁膜７０２、７０３、及び、第１上層絶縁膜７０５は島状の形状を有することになる。

次に、パターニングされたポリシリコンコアゲート電極４２をマスクとして、活性領域３０に不純物を注入し、コア拡散層５６、ソース／ドレイン領域５２/５４（ＬＤＤ：Lightly Doped drain）を形成する。

次に、ワード線の一部となる隣接ポリシリコンコアゲート電極４２間を埋めるように、シリコン酸化膜を形成する。このシリコン酸化膜の厚みは、ワード線となるポリシリコンコアゲート電極４２と選択ゲート電極４３の間を完全には埋め込まない厚みとする。

続いて、堆積したシリコン酸化膜をエッチバックし、ポリシリコンコアゲート電極４２及び選択ゲート電極４３の上に形成された部分を除去する。この結果、選択ゲート電極４３の両側には、図２Ｂに示すように、シリコン酸化膜によって形成されたコアスペーサ５８が形成される。

次に、選択ゲート電極４３とコアスペーサ５８をマスクとして、不純物を注入し、選択トランジスタのソース／ドレイン層（図２Ｂの５２）を形成する。さらに、レジストをマスクにして、Ｎ＋のソース／ドレインイオン注入を行ない、図２Ｂのソース／ドレイン５４を形成する。

その後、ポリシリコンコアゲート電極４２及び選択ゲート電極４３の上面を含む全面にニッケル膜を形成し、ＲＴＡ（Rapid Thermal Anneal）等の熱処理を行う。これにより、ポリシリコンコアゲート電極４２及び選択ゲート電極４３の上面には、ポリシリコンとニッケルとの反応物であるニッケルシリサイドコアゲート及び選択ゲートが形成される。この後、未反応のニッケルをエッチングにより除去する。これにより、図１５に示すように、ポリシリコンとニッケルシリサイド層４４からなる積層構造のコアゲート電極及び選択ゲート電極が形成される。

次に、図１６に示すように、コアゲート電極及び選択ゲート電極の上面を含む全面に、ＣＶＤ法を用いて、ＥＳＬシリコン窒化膜４６を形成する。このＥＳＬシリコン窒化膜４６は、電荷捕捉膜７０４を劣化させることがないように含有水素量を極小化するように形成される。

次に、ＥＳＬシリコン窒化膜４６の上に、第１層間絶縁膜４８を形成する。そして、形成した第１層間絶縁膜４８に、選択トランジスタのソース／ドレイン層に達するコンタクトホールを形成する。続いて、コンタクトホールを埋めるコンタクトホールプラグ（図２Ｂの６０）を形成する。このプラグは、例えば、タングステン（Ｗ）プラグである。

続いて、第１層間絶縁膜４８の上に、第２層間絶縁膜５０を形成し、形成した第２層間絶縁膜５０に、コンタクトホールプラグの一部を露出させるビアホールを形成する。次に、ビアホールを埋めるとともにコンタクトホールプラグ６０に接続されるビアホールプラグ（図２Ｂの６２）と、ビアホールプラグ６２に接続されるメタル配線Ｍ１を形成する。これらプラグと配線は、例えば、タングステンを用いるデュアルダマシン法により同時に形成することができる。

以上説明した工程によって、図１、図２Ａ〜２Ｃに示された本発明の一実施形態に係る半導体装置を製造することができる。

このようにして形成された本発明の一実施の形態に係る半導体装置では、各活性領域３０上に形成された電荷捕獲膜７０４がＳＴＩ絶縁膜３２１から電気的に完全に分離されている。このため、チャージロス、チャージゲイン等を防止することができ、より安定した動作の半導体装置を実現できる。

以上、本発明の一実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲で、種々の変形、変更が可能である。例えば、上述した成膜材料、成膜方法、加工（エッチング）方法は、単なる例示に過ぎず、所定の目的を達成できるものであれば任意に選択することができる。また、本発明は、電荷捕獲膜を有する半導体装置であれば、一実施形態に示した半導体装置に限定されない。

３０ 活性領域
３１ コアＶｔ注入層
３２ 素子分離領域
３２’ ＳＴＩトレンチ溝
３２１ ライナー酸化膜
３２３ ＳＴＩ絶縁膜
３４ ゲート電極
３６ 半導体基板
３８ ＯＮＯ膜
３８１ 下層酸化膜
３８３，７０４ 電荷捕獲膜
３８５ 上層酸化膜
４２ ポリシリコンコアゲート電極
４３ 選択ゲート電極
４４ ニッケルシリサイドコアゲート電極
４６ シリコン窒化膜
４８ 第１層間絶縁膜
５０ 第２層間絶縁膜
５２／５４ ソース／ドレイン領域
５６ コア拡散層
５８ コアスペーサ
６０ コンタクトホールプラグ
６２ ビアホールプラグ
７０ 積層膜
７０１ 第１下層絶縁膜（第１の下部絶縁膜）
７０２ 第２下層絶縁膜（第２の下部絶縁膜）
７０３ 第３下層絶縁膜（第２の下部絶縁膜）
７０４ 電荷捕獲膜
７０５ 第１上層絶縁膜
７０６ 第２上層絶縁膜
７０６ａ 第１上部絶縁膜
７０６ｂ 第２上部絶縁膜
８０，８０’ パッド酸化膜
８１，８１’ シリコン窒化膜
８３ 側面部
８４ 上面部
９１ マスク層
Ｍ１ メタル配線

Claims (10)

1. 第１の方向に延在する活性領域と、
   当該活性領域と隣接して平行に配置され、前記活性領域から突出した形状を有し、各々が第１方向と概略平行に延在する側面部および上面部とを備える素子分離絶縁膜と、
   前記活性領域上の第１の下部絶縁膜と、
   当該第１の下部絶縁膜を覆い、前記素子分離絶縁膜の側面部へ延在する島状の第２の下部絶縁膜と、
   当該第２の下部絶縁膜を覆う島状の電荷捕獲膜と、
   当該電荷捕獲膜の上表面を覆う上部絶縁膜と、
   前記第１の方向と交差する第２の方向に延在し、前記上部絶縁膜を覆うゲート電極と、を備えることを特徴とする半導体装置。
2. 前記第１の下部絶縁膜が酸化シリコン膜であること、を特徴とする請求項１に記載の半導体装置。
3. 前記第２の下部絶縁膜が窒化シリコン膜とその上表面を覆う酸化シリコン膜との積層膜であること、を特徴とする請求項２に記載の半導体装置。
4. 前記上部絶縁膜が、前記電荷捕獲膜の上表面を覆う酸化シリコン膜と、当該酸化シリコン膜上を覆い、かつ前記素子分離絶縁膜の上面部へ延在する窒化シリコン膜と、当該窒化シリコン膜の上表面を覆う酸化シリコン膜との積層膜であること、を特徴とする請求項１に記載の半導体装置。
5. 前記電荷捕獲膜がシリコンと窒素の化合物であって、（シリコン原子数）/（窒素原子数）で定義される組成比が０．９以上であること、を特徴とする請求項１に記載の半導体装置。
6. 前記電荷捕獲層がシリコンと窒素の化合物であって、（シリコン原子数）/（窒素原子数）で定義される組成比がそれぞれ０．７５以上である複数の化合物の積層膜であること、を特徴とする請求項１に記載の半導体装置。
7. 前記第１の下部絶縁膜が酸化シリコン膜であり、前記第２の下部絶縁膜が窒化シリコン膜とその上表面を覆う酸化シリコン膜との積層膜であり、
   前記上部絶縁膜が、前記電荷蓄積膜を覆う酸化シリコン膜と、当該酸化シリコン膜上を覆い、かつ前記素子分離絶縁膜の上面部へ延在する窒化シリコン膜と、当該窒化シリコン膜の上表面を覆う酸化シリコン膜との積層膜であること、を特徴とする請求項６に記載の半導体装置。
8. 活性領域と素子分離領域とに区画され、前記活性領域上方から前記素子分離領域上方へ延在する電荷捕獲膜を有し、当該電荷捕獲膜上方から素子分離領域上方へ延在するゲート電極を配置される半導体装置であって、
   前記活性領域と前記電荷捕獲膜の間にあり前記活性領域と接する第１の下部絶縁膜と、
   前記前記電荷捕獲膜と接し、かつ前記第１の下部絶縁膜および前記素子分離絶縁膜の両方と接する第２の下部絶縁膜と、
   前記電荷捕獲膜と前記ゲート電極の間にあり、前記電荷捕獲膜と接する第１の上部絶縁膜と、
   前記ゲート電極と接する第２の上部絶縁膜と、を備える半導体装置。
9. 素子分離領域と、当該素子分離領域と接するように設けられた活性領域と、活性領域から突出するように、前記素子分離領域に設けられた素子分離用絶縁膜と、前記活性領域に設けられ、前記素子分離用絶縁膜の前記活性領域上に突出した部分を含む電荷捕獲膜とを備え、前記電荷捕獲膜の突出した部分と前記素子分離用絶縁膜との間には、前記素子分離用絶縁膜よりもトラップ準位の少ない絶縁膜を設けると共に、前記電荷捕獲膜の表面をトラップ準位の少ない熱酸化膜によって覆うことにより、前記電荷捕獲膜を前記素子分離用絶縁膜から隔離した構造を有していることを特徴とする半導体装置。
10. 素子分離領域と活性領域を備えた半導体基板の前記素子分離領域に、前記半導体基板表面から突出させることによって、側面部及び上面部を備えた素子分離用絶縁膜を形成する工程と、
    前記活性領域を覆う第１の下部絶縁膜を形成する工程と、
    前記素子分離用絶縁膜の側面部と前記第１の下部絶縁膜上に、前記素子分離用絶縁膜よりもトラップ準位の少ない第２の下部絶縁膜を形成する工程と、
    前記第２の下部絶縁膜上に電荷捕獲膜を形成する工程と、
    前記電荷捕獲膜を熱酸化することによって第１上層絶縁膜を形成する工程と、
    前記第１上層絶縁膜上及び前記素子分離用絶縁膜の前記上面部を覆う第２上層絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。

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