JP2002231835A - 半導体装置及びその形成方法 - Google Patents
半導体装置及びその形成方法Info
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- JP2002231835A JP2002231835A JP2001390144A JP2001390144A JP2002231835A JP 2002231835 A JP2002231835 A JP 2002231835A JP 2001390144 A JP2001390144 A JP 2001390144A JP 2001390144 A JP2001390144 A JP 2001390144A JP 2002231835 A JP2002231835 A JP 2002231835A
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Abstract
(57)【要約】
【課題】 数多くの部分にかけてシリコン材質で長く形
成される配線を有する半導体装置及びその形成方法を提
供する。 【解決手段】 本発明による装置は、複数のトランジス
タでゲート電極の機能をするように線型に形成され、上
部に金属シリサイド層１４７を有し、下部はゲート絶縁
膜を通じて半導体層から離隔されるゲートラインと、ゲ
ートラインを横切る半導体層のゲートラインの両側に不
純物ドーピングだけによって形成されるソースドレイン
領域とを含むことを特徴とする。
成される配線を有する半導体装置及びその形成方法を提
供する。 【解決手段】 本発明による装置は、複数のトランジス
タでゲート電極の機能をするように線型に形成され、上
部に金属シリサイド層１４７を有し、下部はゲート絶縁
膜を通じて半導体層から離隔されるゲートラインと、ゲ
ートラインを横切る半導体層のゲートラインの両側に不
純物ドーピングだけによって形成されるソースドレイン
領域とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
形成方法にかかり、より詳細には、ゲートラインのよう
に装置の数多くの部分にかけて、シリコン材質で長く形
成される配線を有する半導体装置及びその形成方法に関
するものである。
形成方法にかかり、より詳細には、ゲートラインのよう
に装置の数多くの部分にかけて、シリコン材質で長く形
成される配線を有する半導体装置及びその形成方法に関
するものである。
【０００２】
【従来の技術】半導体装置のうち、ＤＲＡＭ又はフラッ
シュメモリ等では、熱負担（thermalbudget）、他の工
程上の便宜のために、通常、ゲートライン等の金属に比
べて導電性が低いシリコン配線を長く形成して使用す
る。従って、行列型のセルを形成する時、並行に形成さ
れるゲートラインの中間に、ゲートラインの線抵抗に降
下された電圧を補充する手段が必要である。結果的に、
チップ全体にかけて連続されるゲートラインを形成でき
ない。素子高集積化に従ってセルの間の間隔が減少する
場合にも、配線の幅が減少し、それによって、線抵抗が
増加するので、ゲートラインに従って降下されるゲート
電圧を一定以上に維持し、容量及び抵抗による信号遅延
を防止するために、ゲートラインの中間に新たに電圧を
印加したり、電圧を補正する手段がさらに必要である。
このような手段を形成するためには、メモリ装置の周辺
構造が複雑になり、デザインも難しくなり、セル行列の
中間にこれを設置するために集積度の損失が誘発され
る。そして、このような問題点を軽減するために、シリ
コン配線を金属と複層で形成したり、シリコン配線の表
面に金属シリサイドを形成して使用する場合がある。
シュメモリ等では、熱負担（thermalbudget）、他の工
程上の便宜のために、通常、ゲートライン等の金属に比
べて導電性が低いシリコン配線を長く形成して使用す
る。従って、行列型のセルを形成する時、並行に形成さ
れるゲートラインの中間に、ゲートラインの線抵抗に降
下された電圧を補充する手段が必要である。結果的に、
チップ全体にかけて連続されるゲートラインを形成でき
ない。素子高集積化に従ってセルの間の間隔が減少する
場合にも、配線の幅が減少し、それによって、線抵抗が
増加するので、ゲートラインに従って降下されるゲート
電圧を一定以上に維持し、容量及び抵抗による信号遅延
を防止するために、ゲートラインの中間に新たに電圧を
印加したり、電圧を補正する手段がさらに必要である。
このような手段を形成するためには、メモリ装置の周辺
構造が複雑になり、デザインも難しくなり、セル行列の
中間にこれを設置するために集積度の損失が誘発され
る。そして、このような問題点を軽減するために、シリ
コン配線を金属と複層で形成したり、シリコン配線の表
面に金属シリサイドを形成して使用する場合がある。
【０００３】図１は、従来のＮＡＮＤ型フラッシュメモ
リのうち、１つについて、その形成過程の一段階でフラ
ッシュメモリのセル領域の単位区間平面を概略的に示
す。
リのうち、１つについて、その形成過程の一段階でフラ
ッシュメモリのセル領域の単位区間平面を概略的に示
す。
【０００４】図１を参照すると、図の左右にゲートライ
ンが形成され、上下に素子分離膜の形成によって、フラ
ッシュメモリの各線型活性領域２２が規定される。線型
活性領域２２に従って反復される構成を有する単位区間
では、上からストリング選択ゲートライン３３ｓ、８
つ、１６つ又は３２つで形成されるセルメモリに関した
ワードラインＷＰ、接地選択ゲートライン３３ｇが横切
って形成される。ゲートラインの下に共通ソースライン
４５が形成され、共通ソースライン４５を中心に線対称
の形態に、下に順次に接地選択ゲートライン３３ｇ、複
数のワードラインＷＰ及びストリング選択ゲートライン
３３ｓが形成される。従って、共通ソースライン４５は
２つの接地選択ゲートライン３３ｇの間に形成される。
そして、ストリング選択ゲートライン３３ｓのドレイン
を構成する単位区間の両端にはビットライン５５とのコ
ンタクト５１が形成される。
ンが形成され、上下に素子分離膜の形成によって、フラ
ッシュメモリの各線型活性領域２２が規定される。線型
活性領域２２に従って反復される構成を有する単位区間
では、上からストリング選択ゲートライン３３ｓ、８
つ、１６つ又は３２つで形成されるセルメモリに関した
ワードラインＷＰ、接地選択ゲートライン３３ｇが横切
って形成される。ゲートラインの下に共通ソースライン
４５が形成され、共通ソースライン４５を中心に線対称
の形態に、下に順次に接地選択ゲートライン３３ｇ、複
数のワードラインＷＰ及びストリング選択ゲートライン
３３ｓが形成される。従って、共通ソースライン４５は
２つの接地選択ゲートライン３３ｇの間に形成される。
そして、ストリング選択ゲートライン３３ｓのドレイン
を構成する単位区間の両端にはビットライン５５とのコ
ンタクト５１が形成される。
【０００５】図２は図１の状態でI−Iに沿って切った断
面を示し、図３は図１の状態でII−IIに沿って切った断
面を示す。
面を示し、図３は図１の状態でII−IIに沿って切った断
面を示す。
【０００６】図２を参照すると、左右に共通ソースライ
ン４５が基板２０で図１の上下接地選択ゲートライン３
３ｇのソース３５’ｓを構成する活性領域及びその間の
素子分離膜と接続された状態に形成され、その上に層間
絶縁膜４９から離隔してビットライン５５が垂直に形成
される。
ン４５が基板２０で図１の上下接地選択ゲートライン３
３ｇのソース３５’ｓを構成する活性領域及びその間の
素子分離膜と接続された状態に形成され、その上に層間
絶縁膜４９から離隔してビットライン５５が垂直に形成
される。
【０００７】図３を参照すると、図１の上下方向に形成
されたストリング又は活性領域２２が、図３では左右方
向に基板２０の上部に形成される。その上に各ゲートラ
インがストリングを横切るように形成される。共通ソー
スライン４５は、左右に形成された対称された２つのス
トリングにある２つの接地選択ゲートライン３３ｇの間
の共通ソース３５’ｓ領域と接続される。
されたストリング又は活性領域２２が、図３では左右方
向に基板２０の上部に形成される。その上に各ゲートラ
インがストリングを横切るように形成される。共通ソー
スライン４５は、左右に形成された対称された２つのス
トリングにある２つの接地選択ゲートライン３３ｇの間
の共通ソース３５’ｓ領域と接続される。
【０００８】前述したフラッシュメモリ構造を形成する
工程過程を説明すると、先ず、基板２０に図示しない素
子分離のための絶縁膜が、通常ＳＴＩ方法によって形成
される。素子分離絶縁膜によって活性領域が規定され
る。そして、活性領域にゲート絶縁膜２４が形成された
後、ストリング選択ゲートライン３３ｓ、複数のワード
ラインＷＰ、接地選択ゲートライン３３ｇのようなゲー
トラインが活性領域を横切るように形成される。又、ゲ
ートラインの間に露出された活性領域には不純物ドーピ
ングされて、同一の線型活性領域に従って隣接したトラ
ンジスタのソースドレイン領域３５’が重ねるように形
成される。通常、イオン注入によって形成されたソース
ドレイン領域３５’はゲートラインの側壁に形成され得
るスペーサ３７を利用してＬＤＤ構造を形成する。以上
の過程は、フラッシメモリ分野の当業者には周知であ
る。次に、層間絶縁膜４１を積層し、平坦化を実施す
る。接地選択ゲートライン３３ｇの共通ソース領域３５
ｓ’が露出されるようにグルーブを形成し、ポリシリコ
ン等の導電体を充填して、共通ソースライン４５を形成
する。再び、層間絶縁膜４９を覆い、ストリング選択ゲ
ートライン３３ｓのドレイン領域３５ｄ’が露出される
ようにコンタクトホールを形成し、ビットライン５５を
形成しながら導電層を充填して、ビットラインコンタク
ト５１も共に形成する。
工程過程を説明すると、先ず、基板２０に図示しない素
子分離のための絶縁膜が、通常ＳＴＩ方法によって形成
される。素子分離絶縁膜によって活性領域が規定され
る。そして、活性領域にゲート絶縁膜２４が形成された
後、ストリング選択ゲートライン３３ｓ、複数のワード
ラインＷＰ、接地選択ゲートライン３３ｇのようなゲー
トラインが活性領域を横切るように形成される。又、ゲ
ートラインの間に露出された活性領域には不純物ドーピ
ングされて、同一の線型活性領域に従って隣接したトラ
ンジスタのソースドレイン領域３５’が重ねるように形
成される。通常、イオン注入によって形成されたソース
ドレイン領域３５’はゲートラインの側壁に形成され得
るスペーサ３７を利用してＬＤＤ構造を形成する。以上
の過程は、フラッシメモリ分野の当業者には周知であ
る。次に、層間絶縁膜４１を積層し、平坦化を実施す
る。接地選択ゲートライン３３ｇの共通ソース領域３５
ｓ’が露出されるようにグルーブを形成し、ポリシリコ
ン等の導電体を充填して、共通ソースライン４５を形成
する。再び、層間絶縁膜４９を覆い、ストリング選択ゲ
ートライン３３ｓのドレイン領域３５ｄ’が露出される
ようにコンタクトホールを形成し、ビットライン５５を
形成しながら導電層を充填して、ビットラインコンタク
ト５１も共に形成する。
【０００９】一方、図３の黒色で示す部分（３３ｓ、３
３ｇ、WP1、WPｎ）のように、ゲートラインの抵抗を低
めるために、露出されたゲートラインの上部にコバルト
又はチタン金属シリサイドを形成することもできる。金
属シリサイドを形成する過程で、基板のソースドレイン
領域にも金属シリサイドが形成される。素子高集積化に
従って、高集積ＮＡＮＤ型フラッシュメモリでは、ゲー
トラインの幅及びゲートラインの間の距離が０．１５μ
ｍ以下になることによって、セルゲートの左右のソース
ドレイン領域の間に印加される電圧によってチャンネル
ブレークダウンが発生する可能性が高くなる。特に、ソ
ースドレイン領域が不純物によって高濃度でドーピング
される場合、アニーリング過程でドーピング領域が拡散
され、チャンネルの長さが適正水準を維持できなくなっ
て、ブレークダウンが発生しやすい。又、ソースドレイ
ン領域が高濃度でドーピングされる場合、基板への漏洩
電流が増加する問題点がある。従って、ストリングに形
成される各トランジスタのソースドレイン領域は、メモ
リの集積度が高いほど、不純物が低濃度でドーピングさ
れなければならない。そして、ソースドレイン領域に金
属シリサイドが形成される場合、導電性が増加して、チ
ャンネルブレークダウンと電流漏洩の問題がさらに深刻
となって、工程が進行できなくなる。
３ｇ、WP1、WPｎ）のように、ゲートラインの抵抗を低
めるために、露出されたゲートラインの上部にコバルト
又はチタン金属シリサイドを形成することもできる。金
属シリサイドを形成する過程で、基板のソースドレイン
領域にも金属シリサイドが形成される。素子高集積化に
従って、高集積ＮＡＮＤ型フラッシュメモリでは、ゲー
トラインの幅及びゲートラインの間の距離が０．１５μ
ｍ以下になることによって、セルゲートの左右のソース
ドレイン領域の間に印加される電圧によってチャンネル
ブレークダウンが発生する可能性が高くなる。特に、ソ
ースドレイン領域が不純物によって高濃度でドーピング
される場合、アニーリング過程でドーピング領域が拡散
され、チャンネルの長さが適正水準を維持できなくなっ
て、ブレークダウンが発生しやすい。又、ソースドレイ
ン領域が高濃度でドーピングされる場合、基板への漏洩
電流が増加する問題点がある。従って、ストリングに形
成される各トランジスタのソースドレイン領域は、メモ
リの集積度が高いほど、不純物が低濃度でドーピングさ
れなければならない。そして、ソースドレイン領域に金
属シリサイドが形成される場合、導電性が増加して、チ
ャンネルブレークダウンと電流漏洩の問題がさらに深刻
となって、工程が進行できなくなる。
【００１０】従って、シリコンゲートラインの線抵抗に
よる電圧降下と信号遅延を防止すると同時に、狭く形成
されるゲートの両側の基板に形成されるソースドレイン
領域の不純物濃度又は導電性を低く維持して、チャンネ
ルブレークダウンと漏洩電流を抑制できる手段が必要で
ある。
よる電圧降下と信号遅延を防止すると同時に、狭く形成
されるゲートの両側の基板に形成されるソースドレイン
領域の不純物濃度又は導電性を低く維持して、チャンネ
ルブレークダウンと漏洩電流を抑制できる手段が必要で
ある。
【００１１】
【発明が解決しようとする課題】本発明は、前述した問
題点を解決するためのものであって、シリコンゲートラ
インの線抵抗を低め、同時に、ゲートラインの両側の基
板のソースドレイン領域の導電性を低く維持できる半導
体装置及びその形成方法を提供することを目的とする。
題点を解決するためのものであって、シリコンゲートラ
インの線抵抗を低め、同時に、ゲートラインの両側の基
板のソースドレイン領域の導電性を低く維持できる半導
体装置及びその形成方法を提供することを目的とする。
【００１２】本発明は、上部に金属シリサイドを採択す
るシリコンゲートラインを形成し、ソースドレイン領域
の基板に金属シリサイドが形成されない半導体装置及び
その形成方法を提供することを他の目的とする。
るシリコンゲートラインを形成し、ソースドレイン領域
の基板に金属シリサイドが形成されない半導体装置及び
その形成方法を提供することを他の目的とする。
【００１３】本発明は、金属シリサイドを採択するゲー
トラインの幅が０．１５μｍ以下に形成される時、スト
リングの内部の各チャンネルでのブレークダウン及びソ
ースドレイン領域の漏電を抑制できるフラッシュメモリ
装置及びその形成方法を提供することを他の目的とす
る。
トラインの幅が０．１５μｍ以下に形成される時、スト
リングの内部の各チャンネルでのブレークダウン及びソ
ースドレイン領域の漏電を抑制できるフラッシュメモリ
装置及びその形成方法を提供することを他の目的とす
る。
【００１４】
【課題を解決するための手段】前述の目的を達成するた
めの１つの構成による本発明の半導体装置は、複数のト
ランジスタでゲート電極の機能をするように線型に形成
され、上部に金属シリサイド層を有し、下部はゲート絶
縁膜を通じて半導体層から離隔されるゲートラインと、
ゲートラインが横切る半導体層のゲートラインの両側に
不純物ドーピングだけによって形成されるソースドレイ
ン領域とを含む。
めの１つの構成による本発明の半導体装置は、複数のト
ランジスタでゲート電極の機能をするように線型に形成
され、上部に金属シリサイド層を有し、下部はゲート絶
縁膜を通じて半導体層から離隔されるゲートラインと、
ゲートラインが横切る半導体層のゲートラインの両側に
不純物ドーピングだけによって形成されるソースドレイ
ン領域とを含む。
【００１５】本発明で半導体層は、通常、シリコン基板
からなる。又、不純物ドーピングはゲートラインの幅に
従って異なるが、ブレークダウンを安定的に防止できる
ように、例えば、０．１５μｍ以下のゲートライン幅を
有する半導体装置に適用され得るように、不純物１Ｅ１
５イオン／ｃｍ2のドーズでドーピングされ、‘不純物
ドーピングだけ’というのは、ソースドレインには半導
体層に不純物ドーピングを除いた金属シリサイドのよう
な導電性影響要素が形成されないことを意味する。
からなる。又、不純物ドーピングはゲートラインの幅に
従って異なるが、ブレークダウンを安定的に防止できる
ように、例えば、０．１５μｍ以下のゲートライン幅を
有する半導体装置に適用され得るように、不純物１Ｅ１
５イオン／ｃｍ2のドーズでドーピングされ、‘不純物
ドーピングだけ’というのは、ソースドレインには半導
体層に不純物ドーピングを除いた金属シリサイドのよう
な導電性影響要素が形成されないことを意味する。
【００１６】前述の目的を達成するための本発明の方法
の１つの構成によると、先ず、半導体基板にゲート絶縁
膜を形成し、ゲート絶縁膜の上にシリコンゲート層を形
成する。そして、シリコンゲート層をパターニングして
ゲートラインを形成し、ゲートラインをマスクとして低
濃度不純物ドーピングを実施して、ＭＯＳトランジスタ
構造を形成する。トランジスタ構造が形成された基板に
層間絶縁膜を積層し、平坦化エッチングによってゲート
ラインの上部のシリコン層を露出させる。そして、シリ
サイドを形成する金属層を積層し、アニーリングによっ
てシリコン層の上部に金属シリサイドの層を形成する。
の１つの構成によると、先ず、半導体基板にゲート絶縁
膜を形成し、ゲート絶縁膜の上にシリコンゲート層を形
成する。そして、シリコンゲート層をパターニングして
ゲートラインを形成し、ゲートラインをマスクとして低
濃度不純物ドーピングを実施して、ＭＯＳトランジスタ
構造を形成する。トランジスタ構造が形成された基板に
層間絶縁膜を積層し、平坦化エッチングによってゲート
ラインの上部のシリコン層を露出させる。そして、シリ
サイドを形成する金属層を積層し、アニーリングによっ
てシリコン層の上部に金属シリサイドの層を形成する。
【００１７】シリサイド用金属としては、通常、コバル
ト又はチタンを使用する。シリサイドを形成できない残
余金属層は、エッチング工程によって除去される。従っ
て、基板のソースドレイン領域に金属シリサイドを形成
せずに、低導電性を維持しながら、ゲートラインの上部
には金属シリサイドを形成できる。
ト又はチタンを使用する。シリサイドを形成できない残
余金属層は、エッチング工程によって除去される。従っ
て、基板のソースドレイン領域に金属シリサイドを形成
せずに、低導電性を維持しながら、ゲートラインの上部
には金属シリサイドを形成できる。
【００１８】層間絶縁膜を積層した時点で、基板の一定
領域を露出させるコンタクトホール又はグルーブのよう
な開口部を形成し、導線の役割を果たすシリコン層を充
填できる。この時、本発明の平坦化エッチングは、シリ
コン層と層間絶縁膜に対して実施され、ゲートラインの
シリコン層が露出され、開口部領域にもシリコン層が露
出される。
領域を露出させるコンタクトホール又はグルーブのよう
な開口部を形成し、導線の役割を果たすシリコン層を充
填できる。この時、本発明の平坦化エッチングは、シリ
コン層と層間絶縁膜に対して実施され、ゲートラインの
シリコン層が露出され、開口部領域にもシリコン層が露
出される。
【００１９】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２０】図４は本発明の一実施形態のＮＡＮＤ型フ
ラッシュメモリ装置のセル領域の一部に対する平面図で
あり、図５は図４のII−IIに沿って切った面を示す側断
面図である。
ラッシュメモリ装置のセル領域の一部に対する平面図で
あり、図５は図４のII−IIに沿って切った面を示す側断
面図である。
【００２１】これは、従来技術を示す図１及び図３に対
応するものであって、図４及び図５を参照すると、本発
明のフラッシュメモリ装置は、基板１２０の上のセル領
域で素子分離絶縁膜によって、一方向に並行に形成され
た複数の線型活性領域１２２を有する。図に示す単位区
間を基準とすると、線型活性領域１２２の中央部には活
性領域１２２を横切りながら接する共通ソースライン１
４８が形成される。共通ソースライン１４８は上部に金
属シリサイド層１４７を有するシリコン壁１４５の形態
を有する。共通ソースライン１４８が形成された中央部
を基準に、両方向にゲートラインが共通ソースライン１
４８と並行に形成される。
応するものであって、図４及び図５を参照すると、本発
明のフラッシュメモリ装置は、基板１２０の上のセル領
域で素子分離絶縁膜によって、一方向に並行に形成され
た複数の線型活性領域１２２を有する。図に示す単位区
間を基準とすると、線型活性領域１２２の中央部には活
性領域１２２を横切りながら接する共通ソースライン１
４８が形成される。共通ソースライン１４８は上部に金
属シリサイド層１４７を有するシリコン壁１４５の形態
を有する。共通ソースライン１４８が形成された中央部
を基準に、両方向にゲートラインが共通ソースライン１
４８と並行に形成される。
【００２２】ゲートラインは、ＮＯＲ型フラッシュメモ
リでは共通ソースラインの両側に共通ソースラインとビ
ットラインコンタクトとの間に１つずつ形成され得る。
本実施形態のＮＡＮＤ型フラッシュメモリでは、共通ソ
ースライン１４８が形成される中央部で、線型活性領域
１２２に沿って単位区間の上部及び下部に対称されるよ
うに、接地選択ゲートライン１３３ｇと複数のワードラ
インＷＰとストリング選択ゲートライン１３３ｓのよう
な複数のゲートラインが順次に形成される。ゲートライ
ンのうち、少なくとも複数のワードラインＷＰでは上部
に連続される金属シリサイド層を有する制御ゲート用シ
リコン層を備える。
リでは共通ソースラインの両側に共通ソースラインとビ
ットラインコンタクトとの間に１つずつ形成され得る。
本実施形態のＮＡＮＤ型フラッシュメモリでは、共通ソ
ースライン１４８が形成される中央部で、線型活性領域
１２２に沿って単位区間の上部及び下部に対称されるよ
うに、接地選択ゲートライン１３３ｇと複数のワードラ
インＷＰとストリング選択ゲートライン１３３ｓのよう
な複数のゲートラインが順次に形成される。ゲートライ
ンのうち、少なくとも複数のワードラインＷＰでは上部
に連続される金属シリサイド層を有する制御ゲート用シ
リコン層を備える。
【００２３】ゲートラインは、ゲートラインのうち、少
なくとも複数のワードラインＷＰと複数の線型活性領域
１２２が交差する接合点上で、各接合点に対応して形成
されるセルトランジスタのゲート電極になる。接合点の
上に形成されるゲート電極の構造は、活性領域とゲート
電極を離隔させるゲート絶縁膜１２４の上に浮遊ゲー
ト、誘電膜、制御ゲートからなる不揮発性メモリトラン
ジスタの典型的な二重ゲート層状構造を有する。同一の
ワードラインＷＰの上にある隣接したストリングのトラ
ンジスタは制御ゲート層を通じて連結されるが、浮遊ゲ
ート層では連結されない。
なくとも複数のワードラインＷＰと複数の線型活性領域
１２２が交差する接合点上で、各接合点に対応して形成
されるセルトランジスタのゲート電極になる。接合点の
上に形成されるゲート電極の構造は、活性領域とゲート
電極を離隔させるゲート絶縁膜１２４の上に浮遊ゲー
ト、誘電膜、制御ゲートからなる不揮発性メモリトラン
ジスタの典型的な二重ゲート層状構造を有する。同一の
ワードラインＷＰの上にある隣接したストリングのトラ
ンジスタは制御ゲート層を通じて連結されるが、浮遊ゲ
ート層では連結されない。
【００２４】ゲートラインの両側の活性領域には、不純
物ドーピングが実施されて、ソースドレイン領域１３
５’を形成する。従って、１つの線型活性領域に形成さ
れた隣接したセルトランジスタは各々のソースとドレイ
ンが重ねる。接地選択ゲートライン１３３ｇとストリン
グ選択ゲートライン１３３ｓは、線型活性領域１２２を
横切る接合点で浮遊ゲートと制御ゲートの二重ゲート構
造を有する必要はない。従って、ゲートラインは連続す
る浮遊ゲート層だけで形成されたり、形成された制御ゲ
ートがダミーパターンに存在したり、バッティングコン
タクトを通じて浮遊ゲート層と制御ゲート層が電気的に
接続される場合を有することができる。
物ドーピングが実施されて、ソースドレイン領域１３
５’を形成する。従って、１つの線型活性領域に形成さ
れた隣接したセルトランジスタは各々のソースとドレイ
ンが重ねる。接地選択ゲートライン１３３ｇとストリン
グ選択ゲートライン１３３ｓは、線型活性領域１２２を
横切る接合点で浮遊ゲートと制御ゲートの二重ゲート構
造を有する必要はない。従って、ゲートラインは連続す
る浮遊ゲート層だけで形成されたり、形成された制御ゲ
ートがダミーパターンに存在したり、バッティングコン
タクトを通じて浮遊ゲート層と制御ゲート層が電気的に
接続される場合を有することができる。
【００２５】各ゲートラインの両側壁には、通常、絶縁
スペーサ１３７が形成される。そして、絶縁スペーサ１
３７を利用して基板１２０のソースドレイン領域１３
５’には通常のＬＤＤ構造が形成され得る。即ち、ゲー
トラインの両側に基板１２０の活性領域１２２に低濃度
ドーピング領域が薄く形成され、ゲートラインの両側に
絶縁スペーサと重ねない領域には相対的に高濃度のドー
ピング領域が形成され得る。しかし、相対的に高濃度の
ドーピング領域もゲートラインの下部のチャンネルを通
じてブレークダウンが発生しないように、例えば、ゲー
トラインの幅、即ち、チャンネルの長さが０．１５μｍ
以下である時、濃度がイオン注入の時のドーズ量を基準
で１Ｅ１５イオン／ｃｍ2以下に制限される。スペーサ
１３７が形成されたゲートラインの上に薄く絶縁補助層
１３９が形成されることが望ましい。
スペーサ１３７が形成される。そして、絶縁スペーサ１
３７を利用して基板１２０のソースドレイン領域１３
５’には通常のＬＤＤ構造が形成され得る。即ち、ゲー
トラインの両側に基板１２０の活性領域１２２に低濃度
ドーピング領域が薄く形成され、ゲートラインの両側に
絶縁スペーサと重ねない領域には相対的に高濃度のドー
ピング領域が形成され得る。しかし、相対的に高濃度の
ドーピング領域もゲートラインの下部のチャンネルを通
じてブレークダウンが発生しないように、例えば、ゲー
トラインの幅、即ち、チャンネルの長さが０．１５μｍ
以下である時、濃度がイオン注入の時のドーズ量を基準
で１Ｅ１５イオン／ｃｍ2以下に制限される。スペーサ
１３７が形成されたゲートラインの上に薄く絶縁補助層
１３９が形成されることが望ましい。
【００２６】ゲートライン及び共通ソースライン１４８
を囲むように基板全体にかけて層間絶縁膜１４１，１４
９が存在する。層間絶縁膜１４１，１４９は２つの層で
形成され、下層層間絶縁膜１４１はゲートライン又は共
通ソースライン１４８の金属シリサイド層の形成レベル
と同一のレベルに形成される。ストリング選択ゲートラ
イン１３３ｓの上のストリング選択トランジスタで、ド
レイン領域１３５ｄ’に該当する領域に、層間絶縁膜１
４１，１４９に形成されたビットラインコンタクト１５
１とパッドを形成するシリコンパッドと金属シリサイド
層１４５’，１４７’を通じてビットライン１５５が接
続される。ビットライン１５５は、線型活性領域１２２
の上に活性領域１２２と並行に形成される。共通ソース
ライン１４８は、各線型活性領域１２２と２つの接地選
択ゲートライン１３３ｇが重ねる部分に形成される２つ
の接地選択トランジスタの共通ソース領域１３５ｓ’を
通じて接続される。
を囲むように基板全体にかけて層間絶縁膜１４１，１４
９が存在する。層間絶縁膜１４１，１４９は２つの層で
形成され、下層層間絶縁膜１４１はゲートライン又は共
通ソースライン１４８の金属シリサイド層の形成レベル
と同一のレベルに形成される。ストリング選択ゲートラ
イン１３３ｓの上のストリング選択トランジスタで、ド
レイン領域１３５ｄ’に該当する領域に、層間絶縁膜１
４１，１４９に形成されたビットラインコンタクト１５
１とパッドを形成するシリコンパッドと金属シリサイド
層１４５’，１４７’を通じてビットライン１５５が接
続される。ビットライン１５５は、線型活性領域１２２
の上に活性領域１２２と並行に形成される。共通ソース
ライン１４８は、各線型活性領域１２２と２つの接地選
択ゲートライン１３３ｇが重ねる部分に形成される２つ
の接地選択トランジスタの共通ソース領域１３５ｓ’を
通じて接続される。
【００２７】図５に示す構成のＮＡＮＤ型フラッシュメ
モリ装置を形成する方法について、図６乃至図１３を参
照して説明する。
モリ装置を形成する方法について、図６乃至図１３を参
照して説明する。
【００２８】先ず、フラッシュメモリのセル領域を形成
するにおいて、基板に素子分離膜を形成して、一方向に
並行に形成される線型の活性領域を規定する。素子分離
は高集積フラッシュメモリの場合、通常、ＳＴＩ方法に
よって実行される。しかし、自己整列型ＳＴＩ方法を使
用する場合、素子分離の前にゲート絶縁膜と浮遊ゲート
用シリコン層の一部を先に積層する。セル領域で素子分
離膜と活性領域が交互に並行に形成される。
するにおいて、基板に素子分離膜を形成して、一方向に
並行に形成される線型の活性領域を規定する。素子分離
は高集積フラッシュメモリの場合、通常、ＳＴＩ方法に
よって実行される。しかし、自己整列型ＳＴＩ方法を使
用する場合、素子分離の前にゲート絶縁膜と浮遊ゲート
用シリコン層の一部を先に積層する。セル領域で素子分
離膜と活性領域が交互に並行に形成される。
【００２９】図６を参照すると、素子分離された基板１
２０の活性領域に薄いゲート絶縁膜１２４を形成する。
ゲート絶縁膜１２４の上にシリコン浮遊ゲート層が形成
し、パターニングして浮遊ゲート中間パターンを形成す
る。この時、シリコン浮遊ゲート層は活性領域と並行に
重ねるように残り、活性領域の間の素子分離膜の上では
除去される。ただし、接地選択ライン又はストリング選
択ラインが形成される領域では素子分離膜の上で除去さ
れず、活性領域を横切る連続される線型パターンを形成
できる。
２０の活性領域に薄いゲート絶縁膜１２４を形成する。
ゲート絶縁膜１２４の上にシリコン浮遊ゲート層が形成
し、パターニングして浮遊ゲート中間パターンを形成す
る。この時、シリコン浮遊ゲート層は活性領域と並行に
重ねるように残り、活性領域の間の素子分離膜の上では
除去される。ただし、接地選択ライン又はストリング選
択ラインが形成される領域では素子分離膜の上で除去さ
れず、活性領域を横切る連続される線型パターンを形成
できる。
【００３０】そして、中間パターンが形成された基板１
２０の全面に分離誘電膜とシリコン制御ゲート層を形成
する。通常、誘電膜としてはＯＮＯ（oxide nitride ox
ide）膜を使用する。シリコン制御ゲート層としては、
導電性を増加させるために、ドーピングされたポリシリ
コン層を使用する。そして、シリコン制御ゲート層と誘
電膜、そして、予め形成されている中間パターンをエッ
チングして、活性領域が形成された方向に垂直に必要な
複数のゲートラインを形成する。この時、ゲートライン
と活性領域が交差する部分のゲート電極１３３は、ゲー
ト絶縁膜１２４の上に浮遊ゲートパターン１２６，誘電
膜パターン１２８，シリコン制御ゲート層からなる制御
ゲートパターン１３０が重ねる層状構造を有する。
２０の全面に分離誘電膜とシリコン制御ゲート層を形成
する。通常、誘電膜としてはＯＮＯ（oxide nitride ox
ide）膜を使用する。シリコン制御ゲート層としては、
導電性を増加させるために、ドーピングされたポリシリ
コン層を使用する。そして、シリコン制御ゲート層と誘
電膜、そして、予め形成されている中間パターンをエッ
チングして、活性領域が形成された方向に垂直に必要な
複数のゲートラインを形成する。この時、ゲートライン
と活性領域が交差する部分のゲート電極１３３は、ゲー
ト絶縁膜１２４の上に浮遊ゲートパターン１２６，誘電
膜パターン１２８，シリコン制御ゲート層からなる制御
ゲートパターン１３０が重ねる層状構造を有する。
【００３１】ゲート絶縁膜１２４はパターニングされた
り、イオン注入のためのバッファ膜として残される。従
って、本実施形態では、中央を基準として対称されるよ
うに両側に接地選択ゲートライン１３３ｇ、複数のワー
ドラインＷＰ、ストリング選択ゲートライン１３３ｓの
ような複数のゲートラインが形成される。この時、各ゲ
ートラインの両側に薄いゲート絶縁膜１２４が覆われた
基板１２０の活性領域が露出される。露出された活性領
域には低濃度イオンドーピングを実施して、低濃度不純
物領域１３５を形成する。
り、イオン注入のためのバッファ膜として残される。従
って、本実施形態では、中央を基準として対称されるよ
うに両側に接地選択ゲートライン１３３ｇ、複数のワー
ドラインＷＰ、ストリング選択ゲートライン１３３ｓの
ような複数のゲートラインが形成される。この時、各ゲ
ートラインの両側に薄いゲート絶縁膜１２４が覆われた
基板１２０の活性領域が露出される。露出された活性領
域には低濃度イオンドーピングを実施して、低濃度不純
物領域１３５を形成する。
【００３２】図７を参照すると、共通ソースラインが形
成される領域はゲートラインパターニングによって基板
１２０に浮遊ゲート中間パターン、誘電膜、制御ゲート
層が全部除去されて、素子分離膜１２３と低濃度不純物
領域の一部分の共通ソース領域１３５ｓが交互に位置す
る。又、活性領域にゲート絶縁膜１２４が形成された状
態でゲート絶縁膜１２４の上に他の層が存在しない形態
を有する。
成される領域はゲートラインパターニングによって基板
１２０に浮遊ゲート中間パターン、誘電膜、制御ゲート
層が全部除去されて、素子分離膜１２３と低濃度不純物
領域の一部分の共通ソース領域１３５ｓが交互に位置す
る。又、活性領域にゲート絶縁膜１２４が形成された状
態でゲート絶縁膜１２４の上に他の層が存在しない形態
を有する。
【００３３】図８を参照すると、イオン注入方法によっ
て低濃度不純物ドーピングを実施した状態で、後続工程
が実施される。イオン注入の時、ゲートラインはイオン
注入マスクとして作用する。制御ゲートパターン１３
０、誘電膜パターン１２８、浮遊ゲートパターン１２
６、パターニングされたゲート絶縁膜１２４からなるゲ
ート電極１３３の側壁に窒化膜又は酸化膜の絶縁スペー
サ１３７を形成する。スペーサ１３７はゲート電極１３
３が形成された基板１２０の上に絶縁膜を積層し、全面
異方性エッチング方法によって形成される。側壁に絶縁
スペーサ１３７が形成されたゲートラインをマスクとし
て、再び相対的な高濃度不純物ドーピングを実施する。
ただし、ゲートラインの下部に形成されるチャンネルを
通じてブレークダウンが発生しないように不純物濃度を
制限する。これによって、ＬＤＤ構図のソースドレイン
領域１３５’が形成され、ＭＯＳトランジスタ構造が形
成される。後続工程のために、エッチング阻止膜１３９
としてシリコン窒化膜を基板全体にかけて１０００Å程
度積層する。
て低濃度不純物ドーピングを実施した状態で、後続工程
が実施される。イオン注入の時、ゲートラインはイオン
注入マスクとして作用する。制御ゲートパターン１３
０、誘電膜パターン１２８、浮遊ゲートパターン１２
６、パターニングされたゲート絶縁膜１２４からなるゲ
ート電極１３３の側壁に窒化膜又は酸化膜の絶縁スペー
サ１３７を形成する。スペーサ１３７はゲート電極１３
３が形成された基板１２０の上に絶縁膜を積層し、全面
異方性エッチング方法によって形成される。側壁に絶縁
スペーサ１３７が形成されたゲートラインをマスクとし
て、再び相対的な高濃度不純物ドーピングを実施する。
ただし、ゲートラインの下部に形成されるチャンネルを
通じてブレークダウンが発生しないように不純物濃度を
制限する。これによって、ＬＤＤ構図のソースドレイン
領域１３５’が形成され、ＭＯＳトランジスタ構造が形
成される。後続工程のために、エッチング阻止膜１３９
としてシリコン窒化膜を基板全体にかけて１０００Å程
度積層する。
【００３４】図９を参照すると、ゲート電極１３３とソ
ースドレイン領域１３５’が形成されて、ＭＯＳトラン
ジスタ構造を有する基板１２０の全面に層間絶縁膜１４
１を形成する。層間絶縁膜１４１はゲートラインの間の
ギャップを十分に充填できる程度の厚さで積層、平坦化
する。そして、中央に隣接して並行に形成された２つの
接地選択ライン１３３ｇの中間の活性領域の共通ソース
領域１３５ｓ’を露出させるように、層間絶縁膜１４１
にグルーブをエッチングして形成する。グルーブの形成
領域でエッチング阻止膜１３９もエッチングによって除
去する。この時、ビットラインコンタクトホールのため
のパッドを形成するために、ストリング選択ラインの一
側部のドレイン領域１３５ｄ’にコンタクトホールが共
に形成され得る。又、グルーブ及びコンタクトホールが
形成された基板１２０の全面にシリコン層１４０、例え
ば、ドーピングされたポリシリコン層を積層してグルー
ブ及びコンタクトホールを充填する。層間絶縁膜１４１
が露出されるように、シリコン層１４０を平坦化エッチ
ングする。
ースドレイン領域１３５’が形成されて、ＭＯＳトラン
ジスタ構造を有する基板１２０の全面に層間絶縁膜１４
１を形成する。層間絶縁膜１４１はゲートラインの間の
ギャップを十分に充填できる程度の厚さで積層、平坦化
する。そして、中央に隣接して並行に形成された２つの
接地選択ライン１３３ｇの中間の活性領域の共通ソース
領域１３５ｓ’を露出させるように、層間絶縁膜１４１
にグルーブをエッチングして形成する。グルーブの形成
領域でエッチング阻止膜１３９もエッチングによって除
去する。この時、ビットラインコンタクトホールのため
のパッドを形成するために、ストリング選択ラインの一
側部のドレイン領域１３５ｄ’にコンタクトホールが共
に形成され得る。又、グルーブ及びコンタクトホールが
形成された基板１２０の全面にシリコン層１４０、例え
ば、ドーピングされたポリシリコン層を積層してグルー
ブ及びコンタクトホールを充填する。層間絶縁膜１４１
が露出されるように、シリコン層１４０を平坦化エッチ
ングする。
【００３５】図１０を参照すると、グルーブをシリコン
層１４０が充填することによって、活性領域の共通ソー
ス領域１３５ｓに接し、活性領域を横切る共通ソースラ
インのシリコン壁の前段型を形成する。
層１４０が充填することによって、活性領域の共通ソー
ス領域１３５ｓに接し、活性領域を横切る共通ソースラ
インのシリコン壁の前段型を形成する。
【００３６】図１１及び図１２を参照すると、図９及び
図１０に示す段階で平坦化エッチングを実施してグルー
ブを充填するシリコン層１４０と層間絶縁膜１４１の上
部を除去し、ゲートラインの制御ゲートパターン１３０
を露出させる。従って、ゲートラインに沿って深く形成
され、一定深さを有する共通ソースラインのシリコン壁
１４５とビットラインコンタクト用シリコンパッド１４
５’がシリコン層１４０から形成される。露出されたシ
リコン表面、即ち、シリコン壁１４５、シリコンパッド
１４５’，制御ゲートパターン１３０に、金属シリサイ
ド層１４７，１４７’，１４７’’を形成する。従っ
て、ゲートラインと共通ソースラインのシリコン壁１４
５及びビットラインコンタクト用シリコンパッド１４
５’の上部には金属シリサイド層１４７，１４７’が形
成されて、配線による抵抗を減少させ得る。
図１０に示す段階で平坦化エッチングを実施してグルー
ブを充填するシリコン層１４０と層間絶縁膜１４１の上
部を除去し、ゲートラインの制御ゲートパターン１３０
を露出させる。従って、ゲートラインに沿って深く形成
され、一定深さを有する共通ソースラインのシリコン壁
１４５とビットラインコンタクト用シリコンパッド１４
５’がシリコン層１４０から形成される。露出されたシ
リコン表面、即ち、シリコン壁１４５、シリコンパッド
１４５’，制御ゲートパターン１３０に、金属シリサイ
ド層１４７，１４７’，１４７’’を形成する。従っ
て、ゲートラインと共通ソースラインのシリコン壁１４
５及びビットラインコンタクト用シリコンパッド１４
５’の上部には金属シリサイド層１４７，１４７’が形
成されて、配線による抵抗を減少させ得る。
【００３７】金属シリサイド層の形成のための金属とし
ては、コバルト、チタン等を使用できる。例えば、コバ
ルトを使用する場合、基板に先ずコバルトをスパッタリ
ング方法によって１００乃至５００Åの厚さで形成す
る。先ず、ＲＴＡ（rapid thermal annealing）によっ
て４５０℃程度の温度でＣｏ2Ｓｉのようなコバルトシ
リサイドを形成する。シリサイド化されないコバルト金
属は選択的エッチングによって基板で除去する。再び、
８５０℃程度の高温でＲＴＡを実施して特性のいいＣｏ
2Ｓｉのようなコバルトシリサイドを形成する。
ては、コバルト、チタン等を使用できる。例えば、コバ
ルトを使用する場合、基板に先ずコバルトをスパッタリ
ング方法によって１００乃至５００Åの厚さで形成す
る。先ず、ＲＴＡ（rapid thermal annealing）によっ
て４５０℃程度の温度でＣｏ2Ｓｉのようなコバルトシ
リサイドを形成する。シリサイド化されないコバルト金
属は選択的エッチングによって基板で除去する。再び、
８５０℃程度の高温でＲＴＡを実施して特性のいいＣｏ
2Ｓｉのようなコバルトシリサイドを形成する。
【００３８】従って、ゲートラインと共通ソースライン
の上部で同一のレベルに金属シリサイド層１４７，１４
７’’が形成される。これは、従来共通ソースラインの
上部がゲートラインの上部より高レベルに形成されるこ
とと比較する時、後続工程の進行において、段差を減少
させ得、共通ソースラインは上部に金属シリサイドが形
成されるので、導電性が改善される。又、接地選択トラ
ンジスタの共通ソースに金属シリサイドが形成されない
ので、ゲートラインの幅が狭い高集積のフラッシュメモ
リを形成する場合にも、基板に電流が漏出されたり、チ
ャンネルを通じてブレークダウンが発生することを抑制
できる。
の上部で同一のレベルに金属シリサイド層１４７，１４
７’’が形成される。これは、従来共通ソースラインの
上部がゲートラインの上部より高レベルに形成されるこ
とと比較する時、後続工程の進行において、段差を減少
させ得、共通ソースラインは上部に金属シリサイドが形
成されるので、導電性が改善される。又、接地選択トラ
ンジスタの共通ソースに金属シリサイドが形成されない
ので、ゲートラインの幅が狭い高集積のフラッシュメモ
リを形成する場合にも、基板に電流が漏出されたり、チ
ャンネルを通じてブレークダウンが発生することを抑制
できる。
【００３９】図１３を参照すると、金属シリサイド層１
４７，１４７’の形成の後、後続的に再び層間絶縁膜１
４９を覆い、層間絶縁膜１４９にビットラインコンタク
トホールを形成する。そして、導電層を積層パターニン
グして、ビットラインコンタクト１５１とビットライン
１５５を形成する工程が実施される。
４７，１４７’の形成の後、後続的に再び層間絶縁膜１
４９を覆い、層間絶縁膜１４９にビットラインコンタク
トホールを形成する。そして、導電層を積層パターニン
グして、ビットラインコンタクト１５１とビットライン
１５５を形成する工程が実施される。
【００４０】ビットラインコンタクトホールのためのパ
ッドを共通ソースラインと共に形成する場合、コンタク
トパッドの上部には金属シリサイドが形成される。そし
て、上に層間絶縁膜を覆い、コンタクトホールを形成す
る過程でコンタクトホールの深さが減少して、工程時間
と費用の節約及び工程エラーを減少させ得る。特に、ビ
ットラインを金属で形成する場合、金属シリサイド層が
パッドのシリコン層とビットライン及びビットラインコ
ンタクトの金属層の間にオーミックコンタクトを形成す
るように役にたつことができる。
ッドを共通ソースラインと共に形成する場合、コンタク
トパッドの上部には金属シリサイドが形成される。そし
て、上に層間絶縁膜を覆い、コンタクトホールを形成す
る過程でコンタクトホールの深さが減少して、工程時間
と費用の節約及び工程エラーを減少させ得る。特に、ビ
ットラインを金属で形成する場合、金属シリサイド層が
パッドのシリコン層とビットライン及びビットラインコ
ンタクトの金属層の間にオーミックコンタクトを形成す
るように役にたつことができる。
【００４１】
【発明の効果】本発明によると、多数のトランジスタに
かける線型ゲートラインの形成のためにゲートラインの
上部に導電性を増加させるように、金属シリサイド層を
形成する過程で、ゲートラインの横に露出された金属シ
リサイドが形成されることを防止することによって、ト
ランジスタのチャンネルでブレークダウンが発生するこ
とを防止でき、基板ソースドレイン領域の導電性増加に
よる漏洩電流の増加を防止できる。
かける線型ゲートラインの形成のためにゲートラインの
上部に導電性を増加させるように、金属シリサイド層を
形成する過程で、ゲートラインの横に露出された金属シ
リサイドが形成されることを防止することによって、ト
ランジスタのチャンネルでブレークダウンが発生するこ
とを防止でき、基板ソースドレイン領域の導電性増加に
よる漏洩電流の増加を防止できる。
【図１】 従来のＮＡＮＤ型フラッシュメモリうち、１
つについて、その形成過程の一段階でフラッシュメモリ
のセル領域の単位区間を概略的に示す平面図である。
つについて、その形成過程の一段階でフラッシュメモリ
のセル領域の単位区間を概略的に示す平面図である。
【図２】 図１の状態でI−Iに沿って切る断面を示す断
面図である。
面図である。
【図３】 図１の状態でII−IIに沿って切る断面を示す
断面図である。
断面図である。
【図４】 本発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリ装置のセル領域一部に対する平面図である。
シュメモリ装置のセル領域一部に対する平面図である。
【図５】 図４のII−IIに沿って切る断面を示す側断面
図である。
図である。
【図６】 図５に示す構成のＮＡＮＤ型フラッシュメモ
リ装置を形成する重要段階を示す工程断面図である。
リ装置を形成する重要段階を示す工程断面図である。
【図７】 図５に示す構成のＮＡＮＤ型フラッシュメモ
リ装置を形成する重要段階を示す工程断面図である。
リ装置を形成する重要段階を示す工程断面図である。
【図８】 図５に示す構成のＮＡＮＤ型フラッシュメモ
リ装置を形成する重要段階を示す工程断面図である。
リ装置を形成する重要段階を示す工程断面図である。
【図９】 図５に示す構成のＮＡＮＤ型フラッシュメモ
リ装置を形成する重要段階を示す工程断面図である。
リ装置を形成する重要段階を示す工程断面図である。
【図１０】 図５に示す構成のＮＡＮＤ型フラッシュメ
モリ装置を形成する重要段階を示す工程断面図である。
モリ装置を形成する重要段階を示す工程断面図である。
【図１１】 図５に示す構成のＮＡＮＤ型フラッシュメ
モリ装置を形成する重要段階を示す工程断面図である。
モリ装置を形成する重要段階を示す工程断面図である。
【図１２】 図５に示す構成のＮＡＮＤ型フラッシュメ
モリ装置を形成する重要段階を示す工程断面図である。
モリ装置を形成する重要段階を示す工程断面図である。
【図１３】 図５に示す構成のＮＡＮＤ型フラッシュメ
モリ装置を形成する重要段階を示す工程断面図である。
モリ装置を形成する重要段階を示す工程断面図である。
１２０ 基板 １２２ 線型活性領域 １３９ エッチング阻止膜 １４１ 層間絶縁膜 １４５ シリコン壁 １４５’，１４７’ 金属シリサイド層 １４７ 金属シリサイド層 １４８ 共通ソースライン １４９ 層間絶縁膜 １５１ ビットラインコンタクト １５５ ビットライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 源弘 大韓民国京畿道水原市八達区靈通洞963− ２番地双龍エーピーティ543棟1302号 (72)発明者 崔 正達 大韓民国京畿道水原市八達区靈通洞（番地 なし）チュンミョウンタウン東新エーピー ティ316棟1002号 Ｆターム(参考） 4M104 BB01 BB39 CC01 CC05 DD07 DD37 DD63 DD79 DD80 DD84 DD91 EE03 EE05 EE08 EE09 EE12 EE16 EE17 FF14 FF22 GG09 GG16 HH16 5F083 EP02 EP23 EP55 EP56 EP63 EP76 EP77 ER22 JA04 JA35 JA53 LA12 LA16 NA01 NA08 PR34 5F101 BA01 BA29 BA36 BB05 BD07 BD34 BD35 BE07
Claims (18)
- 【請求項１】 複数のトランジスタでゲート電極の機能
をするように線型に形成され、上部に金属シリサイド層
を有し、下部はゲート絶縁膜を通じて半導体層から離隔
されるゲートラインと、 半導体層の前記ゲートラインの両側に不純物ドーピング
だけによって形成されるソースドレイン領域とを含むこ
とを特徴とする半導体装置。 - 【請求項２】 前記半導体層はシリコン基板からなるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記不純物ドーピングは、不純物１Ｅ１
５イオン／ｃｍ2以下のドーズで実施されることを特徴
とする請求項１に記載の半導体装置。 - 【請求項４】 前記金属は、コバルト又はチタンのうち
の１つであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】 半導体基板にゲート絶縁膜を形成する段
階と、 前記ゲート絶縁膜の上にシリコンゲート層を形成する段
階と、 前記シリコンゲート層をパターニングしてゲートライン
を形成する段階と、 前記ゲートラインをマスクとして不純物ドーピングを実
施する段階と、 前記低濃度不純物ドーピングが実施された基板に層間絶
縁膜を積層する段階と、 前記層間絶縁膜に対する平坦化エッチングによって前記
ゲートラインの上部のシリコンゲート層を露出させる段
階と、 露出された前記シリコンゲート層の表面に金属シリサイ
ド層を形成する段階とを含むことを特徴とする半導体装
置の形成方法。 - 【請求項６】 前記層間絶縁膜を積層する段階の後、前
記層間絶縁膜をエッチングして前記基板の一部を露出さ
せる開口部を形成する段階と、 シリコン層を積層して前記開口部を充填する段階とを含
み、 前記平坦化エッチング段階では、前記層間絶縁膜より先
に前記シリコン層を除去することを特徴とする請求項５
に記載の半導体装置の形成方法。 - 【請求項７】 前記金属シリサイド層を形成する段階
は、 金属層をスパッタリングによって積層する段階と、 積層された前記金属層に対するアニーリングを実施する
段階と、 未反応された残留金属をエッチングによって除去する段
階とを含むことを特徴とする請求項５に記載の半導体装
置の形成方法。 - 【請求項８】 基板の上のセル領域で素子分離絶縁膜に
よって、一方向に並行に形成された複数の線型半導体活
性領域と、 前記活性領域を横切り、接するように壁型で形成され、
上部に金属シリサイド層を有するシリコン材質の共通ソ
ースラインと、 前記共通ソースラインの両側に対称で、前記共通ソース
ラインと並行に２の倍数に形成され、下部は前記活性領
域とゲート絶縁膜に離隔され、上部は金属シリサイド層
で形成される複数のゲートラインと、 前記複数のゲートラインを構成する各ゲートラインの両
側の前記活性領域に不純物がドーピングされたソース／
ドレイン領域と、 前記共通ソースライン及び前記ゲートラインを囲んで形
成される層間絶縁膜と、 前記層間絶縁膜を通過するコンタクトを通じて、前記複
数のゲートラインの両側の前記活性領域部分と接続さ
れ、前記活性領域と並行に形成されるビットラインとを
含み、 前記複数のゲートラインのうち、少なくとも一部ゲート
ラインは前記ゲートラインと前記活性領域が交差する接
合点の上で下からシリコン層浮遊ゲート、分離誘電膜
層、シリコン層及びシリサイド層制御ゲートの積層構造
を形成することを特徴とするのフラッシュメモリ装置。 - 【請求項９】 前記共通ソースラインの金属シリサイド
層と前記ゲートラインの金属シリサイド層は同一のレベ
ルで同一の材質で形成されることを特徴とする請求項８
に記載のラッシュメモリ装置。 - 【請求項１０】 前記複数のゲートラインは、前記共通
ソースラインの両側に１つずつ、２つが形成されること
を特徴とする請求項８に記載のフラッシュメモリ装置。 - 【請求項１１】 前記複数のゲートラインは、前記共通
ソースラインを中心に両側に順次に形成される接地選択
ゲートライン、複数のワードライン、ストリング選択ゲ
ートラインで構成され、 前記複数のゲートラインのうち、複数のワードラインが
前記活性領域と交差する複合点の上には浮遊されたゲー
トと制御ゲートが誘電膜に分離される二重構造を有する
ことを特徴とする請求項８に記載のフラッシュメモリ装
置。 - 【請求項１２】 前記ソース／ドレイン領域は１Ｅ１５
イオン／ｃｍ2以下の低ドーズ不純物ドーピング領域で
形成されることを特徴とする請求項８に記載のフラッシ
ュメモリ装置。 - 【請求項１３】 前記コンタクトは、前記ゲートライン
及び前記共通ソースラインの上部と同一のレベルで金属
シリサイド層を有するシリコンパッド部と、 ビットラインと同一の材質からなる上部に分けられるこ
とを特徴とする請求項８に記載のフラッシュメモリ装
置。 - 【請求項１４】 前記ビットラインは、金属シリサイド
層を形成した金属と同一の金属材質からなることを特徴
とする請求項１３に記載のフラッシュメモリ装置。 - 【請求項１５】 前記ゲートラインの両側壁には絶縁ス
ペーサを備え、 前記ゲートラインの両側のソースドレイン領域はＬＤＤ
型の不純物ドーピング構造を有することを特徴とする請
求項８に記載のフラッシュメモリ装置。 - 【請求項１６】 フラッシュメモリのセル領域を形成す
るにおいて、 半導体基板に素子分離膜を形成して、一方向に並行に形
成される線型活性領域を規定する段階と、 前記活性領域にゲート絶縁膜とシリコン浮遊ゲート層を
積層する段階と、 前記浮遊ゲート層をパターニングして、浮遊ゲート中間
パターンを形成する段階と、 前記中間パターンが形成された基板の全面に誘電膜を形
成する段階と、 前記誘電膜を形成した前記基板にシリコン制御ゲート層
を形成する段階と、 前記シリコン制御ゲート層、誘電膜、前記中間パターン
をエッチングして、前記活性領域が形成された方向に垂
直に複数のゲートラインを形成する段階と、 前記複数のゲートラインの間の活性領域に１Ｅ１５イオ
ン／ｃｍ2以下の低濃度不純物ドーピングを実施する段
階と、 不純物ドーピングされた基板の全面に下部層間絶縁膜を
形成する段階と、 前記下部層間絶縁膜をエッチングして、前記活性領域の
中央に共通ソース領域を露出させるグルーブを形成する
段階と、 前記グルーブを充填するためのシリコン層を積層する段
階と、 前記シリコン層及び前記下部層間絶縁膜に対する平坦化
エッチングを実施して、前記ゲートラインの上部を露出
させ、壁型のシリコン共通ソースラインを形成する段階
と、 露出された前記ゲートラインの上部及び前記シリコン共
通ソースラインの上部に金属シリサイド層を形成する段
階とを含むことを特徴とするフラッシュメモリの形成方
法。 - 【請求項１７】 前記不純物ドーピング段階と前記下部
層間絶縁膜の形成段階との間に、基板全体にエッチング
阻止膜を形成する段階を含むことを特徴とする請求項１
６に記載のフラッシュメモリの形成方法。 - 【請求項１８】 前記グルーブを形成する段階は、ビッ
トラインコンタクト領域にコンタクトホールを形成する
段階を含み、 前記金属シリサイド層を形成する段階の後、上部層間絶
縁膜を積層する段階と、 前記上部層間絶縁膜をエッチングして、前記ビットライ
ンコンタクト領域にコンタクトホールを形成する段階
と、 ビットライン及びビットラインコンタクトのために配線
金属層を積層する段階と、 前記配線金属層をパターニングして、ビットラインを形
成する段階とを含むことを特徴とする請求項１６に記載
のフラッシュメモリの形成方法。
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