KR19990030937A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
NAND형 플래쉬 EEPROM 장치 및 그 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 적층된 플로팅 게이트와 컨트롤 게이트, 및 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 n개의 셀 트랜지스터; 첫 번째 셀 트랜지스터에 직렬 연결된 스트링 선택 트랜지스터; 서로 이웃하는 스트링 선택 트랜지스터 사이에 형성된 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결된 비트라인; 및 상기 비트라인 콘택의 하부에 형성된 제2 도전형의 불순물 영역을 구비하며, 상기 비트라인 콘택 하부의 제2 도전형의 불순물 영역의 농도가 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역의 농도보다 낮다. 비트라인의 접합 캐패시턴스가 줄어들어 판독 동작시 속도를 향상시킬 수 있다.
Description
본 발명은 불휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 폴리사이드(polycide) 비트라인 구조를 갖는 NAND형 플래쉬 EEPROM(flash electrically erasable and programmable read only memory; flash EEPROM) 셀에 있어서 비트라인의 접합 캐패시턴스(junction capacitance)를 감소시킬 수 있는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 플래쉬 EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하며, 메모리 셀의 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다.
플래쉬 EEPROM 장치를 회로적 관점에서 살펴보면, 2셀당 1개의 콘택이 필요하여 셀 면적이 커지지만 큰 셀 전류로 인해 고속화에 유리한 NOR형과, 셀 전류가 작아 고속화에 불리하지만 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.
도 1은 종래의 NAND형 플래쉬 EEPROM 장치의 평면도이다 (참조 문헌: Symp. on VLSI Technology Dig. 1996, pp236∼237).
도 1을 참조하면, 종래의 NAND형 플래쉬 EEPROM 셀은 하나의 액티브 영역(14)을 공통으로 하여 스트링 선택 라인(string select line; SSL)과 접지 선택 라인(ground select line; GSL)을 각각 게이트로 하는 두 개의 선택 트랜지스터 사이에 워드라인(W/L1, W/L2, …, W/Ln)을 게이트로 하는 다수의 셀 트랜지스터가 직렬로 연결되어 하나의 스트링(string)을 구성한다. 상기 스트링은 비트라인(B/L1, B/L2, …, B/Lk; 30)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 상기 블록은 비트라인 콘택(27)을 중심으로 대칭적으로 배치되어 있다. 상기 스트링 선택 트랜지스터(SSL)의 드레인에는 비트라인(B/L; 30)이 연결되고, 상기 접지 선택 트랜지스터(GSL)의 소오스에는 공통 소오스 라인(common source line; CSL)이 연결된다.
도 2a 및 도 2b는 각각 도 1의 a-a'선 및 b-b'선에 따른, 종래의 NAND형 플래쉬 EEPROM 장치의 단면도들이다. 여기서, 참조 부호 10은 포켓 P웰, 11은 채널 스톱 영역, 12는 필드 산화막, 16은 선택 트랜지스터의 게이트 산화막, 18은 셀 트랜지스터의 게이트 산화막 (터널 산화막), 20은 플로팅 게이트(floating gate), 22는 층간 유전막, 24는 컨트롤 게이트(control gate), 25는 스트링 선택 라인, 26은 버팅 콘택(butting contact), 29은 평탄화층, 29는 비트라인 콘택, 그리고 30은 비트라인을 각각 나타낸다.
도 2a 및 도 2b를 참조하면, 셀 트랜지스터는 기판 (또는 포켓 P웰)(10)의 상부에 터널 산화막(18)을 개재하여 형성된 플로팅 게이트(20)와 상기 플로팅 게이트(20)의 상부에 층간 유전막(22)을 개재하여 형성된 컨트롤 게이트(24)가 적층된 스택형 게이트 구조로 형성된다. 상기 플로팅 게이트(20)는 불순물이 도핑된 폴리실리콘으로 형성되고, 워드라인으로 제공되는 상기 컨트롤 게이트(24)는 그 저항을 감소시키기 위하여 불순물이 도핑된 폴리실리콘(24a)과 텅스텐 실리사이드(24b)가 적층된 폴리사이드 구조로 형성된다. 상기 셀 트랜지스터의 소오스/드레인 접합은 N-영역과 N+영역으로 구성된 LDD(lightly doped drain) 구조로 형성된다.
스트링 선택 트랜지스터(25)는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 셀 어레이 내의 필드 산화막(12) 상부에서 버팅 콘택(26)을 통해 플로팅 게이트(20)와 컨트롤 게이트(24)를 금속 링크(metal link)로 연결한다. 따라서, 상기 스트링 선택 트랜지스터(25)는 전기적으로는 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다. 상기 스트링 선택 트랜지스터(25)의 소오스/드레인 접합 또한 셀 트랜지스터와 마찬가지로 LDD 구조로 형성된다.
비트라인(30)은 저항을 감소시키기 위하여 불순물이 도핑된 폴리실리콘(30a)과 텅스텐 실리사이드(30b)가 적층된 폴리사이드 구조로 형성되며, 비트라인 콘택(29)을 통해 스트링 선택 트랜지스터(25)의 드레인 접합에 전기적으로 연결된다. 상기 비트라인 콘택(29) 하부의 접합 농도(N+)는 셀 트랜지스터의 소오스/드레인보다 높은 농도로 도핑되어 있다.
한편, 최근에는 소자의 스케일 다운(scale down)과 함께 데이터의 억세스 시간이 갈수록 짧아지고 있으며, 플래쉬 소자에서도 이러한 조건이 요구되고 있다. 이러한 요구 조건을 만족하기 위해서는 컨트롤 게이트(24)에 인가한 전압이 셀 트랜지스터의 채널에 얼마나 많은 전압이 유기되는냐 하는 것이 중요한 관건으로, 이와 같이 컨트롤 게이트(24)에 인가한 전압이 채널에 유기되는 것을 부스팅(boosting)이라 한다. 이때, 채널에 부스팅되는 전압은 채널의 캐패시턴스가 작을 때 큰 값이 유기되며, 높은 부스팅 효과를 얻기 위해서는 채널의 캐패시턴스를 감소시켜야 한다.
종래에는 이와 같은 문제를 해결하기 위하여, 채널 주변에 소자분리 특성을 강화시키기 위한 이온주입(즉, 채널 스톱 이온주입)을 하는 공정을 생략하여 접합 캐패시턴스를 감소시키는 방법과, 셀 트랜지스터의 소오스/드레인 영역에 N+소오스/드레인 이온주입을 생략하여 접합 캐패시턴스를 감소시키는 방법을 사용하여 왔다. 후자의 방법에 의하면, 셀 전류가 감소하여 판독 동작시 속도의 저하가 초래될 수 있으며, 설계시 작은 전류 값에서도 고속 동작을 얻을 수 있는 별도의 기술을 개발하여야 하는 기술적인 문제가 있다. 또한, 전자의 방법에 의하면, P형의 채널 스톱 이온주입 영역이 형성되지 않아 셀 트랜지스터의 N+소오스/드레인 이온주입이 측면 확산됨으로써 비트라인과 비트라인 사이에 소자분리 특성이 취약해질 수 있다. 또한, N+고농도로 형성되는 비트라인 콘택 하부의 불순물 영역으로 인하여 비트라인의 접합 캐패시턴스가 증가함으로써, 판독 동작시 전하의 충·방전에 많은 시간이 소도되어 고속 동작에 장애가 될 수 있다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 폴리사이드 비트라인 구조를 갖는 NAND형 플래쉬 EEPROM 셀에 있어서 비트라인의 접합 캐패시턴스를 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 폴리사이드 비트라인 구조를 갖는 NAND형 플래쉬 EEPROM 셀에 있어서 비트라인의 접합 캐패시턴스를 감소시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래의 NAND형 플래쉬 EEPROM 장치의 평면도이다.
도 2a 및 도 2b는 각각 도 1의 a-a'선 및 b-b'선에 따른, 종래의 NAND형 플래쉬 EEPROM 장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 평면도이다.
도 4a 및 도 4b는 각각 도 2의 c-c'선 및 d-d'선에 따른, 본 발명의 NAND형 플래쉬 EEPROM 장치의 단면도들이다.
도 5 내지 도 9는 상기 도 4a에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 평면도이다.
도 11은 도 10의 e-e'선에 따른, 본 발명의 NAND형 플래쉬 EEPROM 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 포켓 P웰 102 : 필드 산화막
108 : 터널 산화막 110 : 플로팅 게이트
112 : 층간 유전막 114 : 컨트롤 게이트
115 : 스트링 선택 라인 116 : 버팅 콘택
118 : 절연막 122 : 평탄화층
124 : 비트라인 콘택 126 : 비트라인
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 적층된 플로팅 게이트와 컨트롤 게이트, 및 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 n개의 셀 트랜지스터; 첫 번째 셀 트랜지스터에 직렬 연결된 스트링 선택 트랜지스터; 서로 이웃하는 스트링 선택 트랜지스터 사이에 형성된 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결된 비트라인; 및 상기 비트라인 콘택의 하부에 형성된 제2 도전형의 불순물 영역을 구비하며, 상기 비트라인 콘택 하부의 제2 도전형의 불순물 영역의 농도가 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역의 농도보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 비트라인은 제2 도전형으로 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 구조로 형성된다.
바람직하게는, 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역은 LDD 구조로 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 적층된 플로팅 게이트와 컨트롤 게이트, 및 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 n개의 셀 트랜지스터; 첫 번째 셀 트랜지스터에 직렬 연결되며, 상기 반도체 기판의 상부에 형성된 게이트와 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 스트링 선택 트랜지스터; 서로 이웃하는 스트링 선택 트랜지스터 사이에 형성된 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결된 비트라인; 및 상기 비트라인 콘택의 하부에 형성된 제2 도전형의 불순물 영역을 구비하며, 상기 스트링 선택 트랜지스터의 제2 도전형의 소오스/드레인 영역 및 상기 비트라인 콘택 하부의 제2 도전형의 불순물 영역의 농도가 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역의 농도보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 스트링 선택 트랜지스터의 게이트는 상기 플로팅 게이트와 컨트롤 게이트를 버팅 콘택으로 연결하여 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 비트라인에 연결된 스트링 선택 트랜지스터와 공통 소오스 라인에 연결된 접지 선택 트랜지스터의 사이에 다수의 셀 트랜지스터가 직렬 연결되는 불휘발성 메모리 장치의 제조 방법에 있어서, 액티브 영역과 소자분리 영역으로 구분되어진 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 형성하는 단계; 상기 제1 도전층의 상부에 층간 유전막 및 제2 도전층을 순차적으로 형성하는 단계; 상기 제2 도전층, 층간 유전막 및 제1 도전층을 패터닝하여 상기 메모리 셀 트랜지스터 및 선택 트랜지스터들의 게이트를 형성하는 단계; 상기 반도체 기판의 전면에 제2 도전형의 제1 불순물을 이온주입하여 제1 농도를 갖는 제2 도전형의 제1 불순물 영역을 형성하는 단계; 상기 결과물의 상부에 상기 비트라인이 형성될 영역을 피복하도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 제2 도전형의 제2 불순물을 이온주입함으로써, 상기 제1 농도보다 높은 제2 농도를 갖는 제2 도전형의 제2 불순물 영역을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 도전층을 형성하는 단계 후, 상기 소자분리 영역 상부의 제1 도전층을 식각한다.
상기 게이트 절연막을 형성하는 단계는, 반도체 기판의 상부에 상기 선택 트랜지스터들의 제1 게이트 절연막을 형성하는 단계; 상기 셀 트랜지스터가 형성될 부위의 제1 게이트 절연막을 식각하는 단계; 및 상기 셀 트랜지스터의 제2 게이트 절연막을 상기 제1 게이트 절연막보다 얇게 형성하는 단계를 포함한다.
상기 비트라인이 형성될 영역을 피복하도록 감광막 패턴을 형성하는 단계에서, 상기 감광막 패턴은 상기 스트링 선택 트랜지스터가 형성될 영역도 피복하도록 형성할 수 있다.
상기 감광막 패턴을 제거하는 단계 후, 상기 결과물의 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 이웃하는 스트링 트랜지스터 사이의 상기 제2 도전형의 제1 불순물 영역의 일부를 노출시키는 비트라인 콘택을 형성하는 단계; 상기 결과물의 상부에 도전층을 형성하는 단계; 및 상기 도전층을 패터닝하여 상기 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결되는 비트라인을 형성하는 단계를 더 구비한다. 바람직하게는, 상기 도전층을 형성하는 단계는, 상기 비트라인 콘택이 형성된 결과물의 상부에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층에 불순물을 도핑하여 도전체를 만드는 단계; 및 상기 불순물로 도핑된 폴리실리콘층의 상부에 금속 실리사이드층을 형성하는 단계를 포함한다. 상기 불순물의 도핑은 이온주입 공정으로 이루어지는 것이 바람직하다.
본 발명은 N-채널 MOS 트랜지스터와 셀 트랜지스터의 N+소오스/드레인 영역을 형성하기 위한 이온주입시 상기 N+불순물이 비트라인 콘택 부위에 이온주입되지않도록 함으로써, 비트라인 콘택 하부의 접합 농도를 셀 트랜지스터의 소오스/드레인 농도보다 낮게 만든다. 따라서, 종래의 N_/N+가 동시에 형성된 경우에 비해 비트라인의 접합 캐패시턴스가 감소되어 판독 동작시 속도를 증가시킬 수 있으며, N-불순물 영역의 측면 확산이 작기 때문에 비트라인과 비트라인 사이의 소자분리 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 일 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 평면도이다.
도 3을 참조하면, 본 발명의 NAND형 플래쉬 EEPROM 셀은 종 방향으로 신장되는 비트라인(B/L1, B/L2, …, B/Lk)과 횡 방향으로 신장되는 워드라인(W/L1, W/L2, …, W/Ln)의 배열로 구성된다. 즉, 하나의 액티브 영역(104)을 공통으로 하여 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 각각 게이트로 하는 두 개의 선택 트랜지스터 사이에 워드라인(W/L1, W/L2, …, W/Ln)을 게이트로 하는 다수의 셀 트랜지스터가 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링은 비트라인(B/L1, B/L2, …, B/Lk)에 다수개 병렬로 연결되어 하나의 블록을 구성하고, 상기 블록은 비트라인 콘택(124)을 중심으로 대칭적으로 배치되어 있다. 통상 한 개의 비트라인에 달려있는 워드라인의 셀은 16개 (하나의 스트링이 8개의 셀일 경우)이거나 32개 (하나의 스트링이 16개의 셀일 경우)로 이루어진다.
또한, 상기 스트링 선택 트랜지스터(SSL)의 드레인에는 비트라인(30)이 연결되고, 상기 접지 선택 트랜지스터(GSL)의 소오스에는 공통 소오스 라인(CSL)이 연결된다.
도 3에서, 참조 부호 119는 N+소오스/드레인 이온주입을 블로킹하기 위한 감광막 패턴을 나타내며, 본 발명에서는 비트라인 콘택(124) 부위에 상기 N+소오스/드레인 이온주입이 실시되지 않음을 알 수 있다.
도 4a 및 도 4b는 각각 도 2의 c-c'선 및 d-d'선에 따른, 본 발명의 NAND형 플래쉬 EEPROM 장치의 단면도들이다. 여기서, 참조 부호 100은 포켓 P웰, 101은 채널 스톱 영역, 102는 필드 산화막, 106은 선택 트랜지스터의 게이트 산화막, 108은 셀 트랜지스터의 게이트 산화막 (터널 산화막), 110은 플로팅 게이트, 112는 층간 유전막, 114는 컨트롤 게이트, 115는 스트링 선택 라인, 116은 버팅 콘택, 122는 평탄화층, 124는 비트라인 콘택, 그리고 126은 비트라인을 각각 나타낸다.
도 4a 및 도 4b를 참조하면, 셀 트랜지스터는 기판 (또는 포켓 P웰)(100)의 상부에 터널 산화막(108)을 개재하여 형성된 플로팅 게이트(110)와 상기 플로팅 게이트(110)의 상부에 층간 유전막(112)을 개재하여 형성된 컨트롤 게이트(114)가 적층된 스택형 게이트 구조로 형성된다. 상기 플로팅 게이트(110)는 불순물이 도핑된 폴리실리콘으로 형성되고, 워드라인으로 제공되는 상기 컨트롤 게이트(114)는 그 저항을 감소시키기 위하여 불순물이 도핑된 폴리실리콘(114a)과 텅스텐 실리사이드(114b)가 적층된 폴리사이드 구조로 형성된다. 상기 셀 트랜지스터의 소오스/드레인 접합은 N-영역과 N+영역으로 구성된 LDD 구조로 형성된다.
스트링 선택 트랜지스터(115)는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 셀 어레이 내의 필드 산화막(102) 상부에서 버팅 콘택(118)을 통해 플로팅 게이트(110)와 컨트롤 게이트(114)를 금속 링크로 연결한다. 따라서, 상기 스트링 선택 트랜지스터(115)는 전기적으로는 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다. 상기 스트링 선택 트랜지스터(115)의 소오스/드레인 접합 또한 셀 트랜지스터와 마찬가지로 LDD 구조로 형성된다.
비트라인(126)은 저항을 감소시키기 위하여 불순물이 도핑된 폴리실리콘(126a)과 텅스텐 실리사이드(126b)가 적층된 폴리사이드 구조로 형성되며, 비트라인 콘택(124)을 통해 스트링 선택 트랜지스터(115)의 드레인 접합에 전기적으로 연결된다. 상기 비트라인 콘택(124) 하부의 접합 농도(N-)는 셀 트랜지스터의 소오스/드레인보다 낮은 농도로 도핑된다. 따라서, 비트라인의 접합 캐패시턴스가 감소되어 판독 동작시 속도를 증가시킬 수 있으며, N-불순물 영역의 측면 확산이 작기 때문에 비트라인과 비트라인 사이의 소자분리 특성을 향상시킬 수 있다. 또한, 셀 트랜지스터에 N+소오스/드레인 이온주입을 실시할 수 있으므로, 셀 전류의 감소를 방지할 수 있다.
도 5 내지 도 9는 상기 도 4a에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 터널 산화막(108) 및 제1 도전층(110)을 형성하는 단계를 도시한다. P형 반도체 기판의 표면에 사진 및 이온주입 공정을 사용하여 N형 불순물을 주입한 후 고온 열처리를 통해 상기 N형 불순물을 원하는 깊이까지 확산시킴으로써 N웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 N웰을 제외한 기판 표면 및 상기 N웰 내의 셀 어레이 영역에 P형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P웰(100)을 형성한다. 통상적으로, 주변회로부의 P-채널 MOS 트랜지스터가 형성되어질 웰을 P웰(도시하지 않음)이라 칭하고, 상기 N웰 내의 셀 어레이 영역에 형성되어질 웰을 포켓 P웰(100)이라 칭한다.
이어서, 소자분리 특성을 강화시키기 위하여 사진 및 이온주입 공정을 통해 필드 산화막이 형성되어질 기판의 표면에 채널 스톱용 불순물(101)을 이온주입한 후, 통상의 소자분리 공정, 예컨대 선택적 폴리실리콘 산화(selective polysilicon oxidation; SEPOX) 을 실시하여 상기 기판의 상부에 필드 산화막(102)을 형성하여 기판을 액티브 영역(도 3의 참조 부호 104)과 소자분리 영역으로 구분한다. 다음에, 상기 액티브 영역과 소자분리 영역의 경계 부분에 생긴 옥시나이트라이드(oxynitride)막을 제거하기 위하여 희생 산화막(도시하지 않음)을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 결과물의 전면에 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트 산화막(도시하지 않음)을 성장시킨 후, 사진 공정을 통해 셀 트랜지스터가 형성될 영역을 오픈시킨다. 이어서, 상기 오픈된 셀 트랜지스터 영역의 게이트 산화막을 식각한 후, 셀 트랜지스터의 게이트 산화막 (이하, 터널 산화막이라 한다)(108)을 70∼100Å 정도의 두께로 얇게 성장시킨다. 바람직하게는, 상기 터널 산화막(108)은 전기적으로 프로그램 및 소거 동작을 실시할 때 10V 정도의 전압으로도 충분히 터널링이 일어날 수 있을 정도의 두께로 형성한다.
또는, 이에 선택적으로 상기 선택 트랜지스터와 셀 트랜지스터의 게이트 산화막을 동일하게 형성할 수도 있다.
다음에, 상기 터널 산화막(108)이 형성된 결과물의 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(110)을 저압 화학 기상 증착(low chemical vapor deposition; 이하 "LPCVD"라 한다) 방법으로 증착한 후, 소정의 불순물, 예컨대 N형 불순물을 이온주입하거나 침적하여 상기 제1 폴리실리콘층(110)을 도전체로 만든다. 계속해서, 사진 공정을 통해 제1 폴리실리콘층(110)을 패터닝하기 위한 감광막 패턴(111)을 형성한 후, 상기 감광막 패턴(111)을 식각 마스크로 사용하여 상기 제1 폴리실리콘층(110)을 식각해 낸다.
도 6은 N_불순물을 이온주입하는 단계를 도시한다. 상기 감광막 패턴(111)을 제거한 후, 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(112)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 열산화 방법과 CVD 방법을 통해 증착한다. 즉, 열산화 방법을 통해 상기 제1 폴리실리콘층(110)의 상부에 제1 산화막을 형성한 후, LPCVD 방법을 통해 상기 제1 산화막의 상부에 질화막을 증착하고, 다시 열산화 방법에 의해 상기 질화막의 상부에 제2 산화막을 형성함으로써, ONO막으로 이루어진 층간 유전막(112)을 형성한다.
다음에, 상기 층간 유전막(112)의 상부에 컨트롤 게이트로 사용될 제2 폴리실리콘층(114a)을 LPCVD 방법으로 증착한 후, 예컨대 N형 불순물을 이온주입하거나 침적하여 상기 제2 폴리실리콘층(114a)을 도전체로 만든다. 계속해서, 컨트롤 게이트의 저항을 줄이기 위하여 상기 제2 폴리실리콘층(114a)의 상부에 제1 텅스텐 실리사이드층(114b)을 증착한 후, 자기정합 식각(self-aligned etch) 방법을 통해 하나의 마스크(도시하지 않음)를 이용하여 상기 제1 텅스텐 실리사이드층(114b), 제2 폴리실리콘층(114a), 층간 유전막(112) 및 제1 폴리실리콘층(110)을 순차적으로 건식 식각함으로써, 메모리 셀 트랜지스터의 플로팅 게이트(110)와 컨트롤 게이트(114)를 형성한다. 이와 동시에, 스트링 선택 트랜지스터(도 4a의 참조 부호 115)와 접지 선택 트랜지스터의 게이트가 형성된다. 상기한 선택 트랜지스터들은 제1 폴리실리콘층(110)과 제2 폴리실리콘층(114a)이 별도의 버팅 콘택(도 4a의 참조 부호 116)에 의해 서로 전기적으로 연결됨으로써 하나의 게이트를 구성한다.
이어서, 셀 트랜지스터 및 선택 트랜지스터들의 소오스/드레인을 LDD 접합 구조로 형성하기 위하여 상기 기판의 전면에 N_불순물(117)을 이온주입한다.
도 7은 N+소오스/드레인 이온주입을 실시하는 단계를 도시한다. 상기와 같이 N_불순물을 이온주입한 후, 결과물의 전면에 절연막을 증착하고 이를 에치백함으로써 상기 게이트의 측벽에 절연막 스페이서(116)를 형성한다. 이어서, 사진 공정을 통해 비트라인 콘택이 형성될 부위, 즉 스트링 선택 트랜지스터의 드레인 부위에만 감광막 패턴(119)을 형성한 후, 상기 감광막 패턴(119)을 이온주입 마스크로 이용하여 N+불순물(120)을 이온주입함으로써 상기 셀 트랜지스터의 N+소오스/드레인 영역을 형성한다. 여기서, 상기 셀 트랜지스터의 소오스/드레인 영역은 N_와 N+로 이루어진 LDD 구조로 형성되며, 상기 스트링 선택 트랜지스터의 경우는 소오스 영역은 N-와 N+의 LDD 구조로 형성되고 드레인 영역은 N_영역으로만 형성된다.
도 8은 비트라인 콘택(124)을 형성하는 단계를 도시한다. 상기와 같이 N+소오스/드레인 이온주입을 실시한 결과물의 전면에 절연막, 예컨대 USG 또는 BPSG(borophosposilicate glass)막을 도포하고 이를 리플로우시킴으로써 평탄화층(122)을 형성한다. 다음에, 상기 결과물의 상부에 비트라인 콘택을 형성하기 위한 감광막 패턴(123)을 형성한 후, 상기 감광막 패턴(123)을 식각 마스크로 이용하여 상기 평탄화층(122)을 건식 식각, 습식 식각 또는 건식 식각과 습식 식각의 혼합 식각 방법을 통해 식각함으로써 스트링 선택 트랜지스터의 N-드레인 영역을 노출시키는 비트라인 콘택(124)을 형성한다. 이때, 상기 비트라인 콘택(124)의 하부에는 N-불순물 영역만이 존재하게 된다.
도 9는 비트라인(126)을 형성하는 단계를 도시한다. 상기 비트라인 콘택(124)이 형성된 결과물의 상부에 제3 폴리실리콘층(126a)을 LPCVD 방법으로 증착한 후, 바람직하게는 상기 제3 폴리실리콘층(126a)의 전면에 N형 불순물을 이온주입하여 도전체로 만든다. 이와 같이 상기 제3 폴리실리콘층(126a)에 주입된 N형 불순물은 후속 열처리 공정을 통해 확산되어 상기 비트라인 콘택(124) 하부의 N_불순물 영역에 더해짐으로써 비트라인의 콘택 저항을 감소시키는 효과를 갖게 한다.
계속해서, 상기 제3 폴리실리콘층(126a)의 상부에 제2 텅스텐 실리사이드층(126b)을 적층한 후, 사진식각 공정으로 상기 제2 텅스텐 실리사이드층(126b)과 제2 폴리실리콘층(126a)을 패터닝함으로써, 상기 스트링 선택 트랜지스터의 N-드레인 영역에 전기적으로 연결되는 비트라인(126)을 형성한다.
도 10은 본 발명의 다른 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 평면도이고, 도 11은 도 10의 e-e'선에 따른, 본 발명의 NAND형 플래쉬 EEPROM 장치의 단면도이다. 여기서, 참조 부호 200은 포켓 P웰, 206은 선택 트랜지스터의 게이트 산화막, 208은 셀 트랜지스터의 게이트 산화막 (터널 산화막), 210은 플로팅 게이트, 212는 층간 유전막, 214는 컨트롤 게이트, 215는 스트링 선택 라인, 216은 버팅 콘택, 222는 평탄화층, 224는 비트라인 콘택, 그리고 226은 비트라인을 각각 나타낸다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 의하면, 불순물이 도핑된 폴리실리콘층(226a)와 텅스텐 실리사이드층(226b)으로 구성된 폴리사이드 비트라인(226)의 콘택(224) 부위 및 스트링 선택 트랜지스터(215)의 소오스/드레인 영역을 피복하도록 감광막 패턴(250)을 형성한 후, N+불순물을 이온주입한다. 따라서, 상기 비트라인 콘택(224) 하부의 접합 농도(N-)가 셀 트랜지스터의 소오스/드레인보다 낮은 농도로 도핑되므로, 비트라인의 접합 캐패시턴스를 감소시킬 수 있다. 또한, 스트링 선택 트랜지스터(215)의 소오스/드레인 영역이 N_불순물로만 형성되므로, 그 측면 확산이 줄어들어 펀치쓰루우(punchthrough) 현상을 개선할 수 있다.
상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치에 의하면, N-채널 MOS 트랜지스터와 셀 트랜지스터의 N+소오스/드레인 영역을 형성하기 위한 이온주입시 상기 N+불순물이 비트라인 콘택 부위에 이온주입되지않도록 함으로써, 비트라인 콘택 하부의 접합 농도를 셀 트랜지스터의 소오스/드레인 농도보다 낮게 만든다. 따라서, 종래의 N_/N+가 동시에 형성된 경우에 비해 비트라인의 접합 캐패시턴스가 감소되어 판독 동작시 속도를 증가시킬 수 있으며, N-불순물 영역의 측면 확산이 작기 때문에 비트라인과 비트라인 사이의 소자분리 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 제1 도전형의 반도체 기판의 상부에 적층된 플로팅 게이트와 컨트롤 게이트, 및 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 n개의 셀 트랜지스터;첫 번째 셀 트랜지스터에 직렬 연결된 스트링 선택 트랜지스터;서로 이웃하는 스트링 선택 트랜지스터 사이에 형성된 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결된 비트라인; 및상기 비트라인 콘택의 하부에 형성된 제2 도전형의 불순물 영역을 구비하며,상기 비트라인 콘택 하부의 제2 도전형의 불순물 영역의 농도가 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역의 농도보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 비트라인은 제2 도전형으로 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 구조로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역은 LDD 구조로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 n번째 셀 트랜지스터에 직렬 연결된 접지 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1 도전형의 반도체 기판의 상부에 적층된 플로팅 게이트와 컨트롤 게이트, 및 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 n개의 셀 트랜지스터;첫 번째 셀 트랜지스터에 직렬 연결되며, 상기 반도체 기판의 상부에 형성된 게이트와 상기 게이트에 의해 이격되어 상기 기판의 표면에 형성된 제2 도전형의 소오스/드레인 영역을 갖는 스트링 선택 트랜지스터;서로 이웃하는 스트링 선택 트랜지스터 사이에 형성된 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결된 비트라인; 및상기 비트라인 콘택의 하부에 형성된 제2 도전형의 불순물 영역을 구비하며,상기 스트링 선택 트랜지스터의 제2 도전형의 소오스/드레인 영역 및 상기 비트라인 콘택 하부의 제2 도전형의 불순물 영역의 농도가 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역의 농도보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치.
- 제5항에 있어서, 상기 비트라인은 제2 도전형으로 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 구조로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제5항에 있어서, 상기 스트링 선택 트랜지스터의 게이트는 상기 플로팅 게이트와 컨트롤 게이트를 버팅 콘택으로 연결하여 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제5항에 있어서, 상기 셀 트랜지스터의 제2 도전형의 소오스/드레인 영역은 LDD 구조로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 비트라인에 연결된 스트링 선택 트랜지스터와 공통 소오스 라인에 연결된 접지 선택 트랜지스터의 사이에 다수의 셀 트랜지스터가 직렬 연결되는 불휘발성 메모리 장치의 제조 방법에 있어서,액티브 영역과 소자분리 영역으로 구분되어진 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성하는 단계;상기 결과물의 상부에 제1 도전층을 형성하는 단계;상기 제1 도전층의 상부에 층간 유전막 및 제2 도전층을 순차적으로 형성하는 단계;상기 제2 도전층, 층간 유전막 및 제1 도전층을 패터닝하여 상기 메모리 셀 트랜지스터 및 선택 트랜지스터들의 게이트를 형성하는 단계;상기 반도체 기판의 전면에 제2 도전형의 제1 불순물을 이온주입하여 제1 농도를 갖는 제2 도전형의 제1 불순물 영역을 형성하는 단계;상기 결과물의 상부에 상기 비트라인이 형성될 영역을 피복하도록 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 제2 도전형의 제2 불순물을 이온주입함으로써, 상기 제1 농도보다 높은 제2 농도를 갖는 제2 도전형의 제2 불순물 영역을 형성하는 단계; 및상기 감광막 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 도전층을 형성하는 단계 후, 상기 소자분리 영역 상부의 제1 도전층을 식각하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 게이트 절연막을 형성하는 단계는,반도체 기판의 상부에 상기 선택 트랜지스터들의 제1 게이트 절연막을 형성하는 단계;상기 셀 트랜지스터가 형성될 부위의 제1 게이트 절연막을 식각하는 단계; 및상기 셀 트랜지스터의 제2 게이트 절연막을 상기 제1 게이트 절연막보다 얇게 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 비트라인이 형성될 영역을 피복하도록 감광막 패턴을 형성하는 단계에서, 상기 감광막 패턴은 상기 스트링 선택 트랜지스터가 형성될 영역도 피복하도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 감광막 패턴을 제거하는 단계 후,상기 결과물의 상부에 절연막을 형성하는 단계;상기 절연막을 식각하여 이웃하는 스트링 트랜지스터 사이의 상기 제2 도전형의 제1 불순물 영역의 일부를 노출시키는 비트라인 콘택을 형성하는 단계;상기 결과물의 상부에 도전층을 형성하는 단계; 및상기 도전층을 패터닝하여 상기 비트라인 콘택을 통해 상기 스트링 선택 트랜지스터에 연결되는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제13항에 있어서, 상기 도전층을 형성하는 단계는,상기 비트라인 콘택이 형성된 결과물의 상부에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층에 불순물을 도핑하여 도전체로 만드는 단계; 및상기 불순물로 도핑된 폴리실리콘층의 상부에 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제14항에 있어서, 상기 폴리실리콘층에 불순물을 도핑하여 도전체로 만드는 단계는, 상기 폴리실리콘층의 전면에 불순물을 이온주입함으로써 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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| KR19990030937A true KR19990030937A (ko) | 1999-05-06 |
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ID=66042077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970051428A KR19990030937A (ko) | 1997-10-07 | 1997-10-07 | 불휘발성 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990030937A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399363B1 (ko) * | 2001-01-11 | 2003-09-26 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
-
1997
- 1997-10-07 KR KR1019970051428A patent/KR19990030937A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399363B1 (ko) * | 2001-01-11 | 2003-09-26 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
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