KR19990031224A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR19990031224A KR19990031224A KR1019970051858A KR19970051858A KR19990031224A KR 19990031224 A KR19990031224 A KR 19990031224A KR 1019970051858 A KR1019970051858 A KR 1019970051858A KR 19970051858 A KR19970051858 A KR 19970051858A KR 19990031224 A KR19990031224 A KR 19990031224A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- source
- memory cell
- transistor
- transistors
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000010410 layer Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 39
- 238000009792 diffusion process Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 반도체 기판의 상부에 형성된 게이트와 상기 게이트 양측의 기판의 표면에 형성된 소오스/드레인 영역을 갖는 제1 및 제2 선택 트랜지스터; 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 형성된 플로팅 게이트와 상기 플로팅 게이트의 상부에 층간 유전막을 개재하여 적층된 컨트롤 게이트, 그리고 상기 게이트 양측의 기판 표면에 형성된 소오스/드레인 영역을 갖는 다수의 메모리 셀 트랜지스터를 구비한다. 상기 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역의 농도가 상기 메모리 셀 트랜지스터의 소오스/드레인 영역의 농도보가 낮다. 따라서, 메모리 셀 트랜지스터는 소오스/드레인의 직렬 저항이 낮아지게 되어 셀 전류의 감소를 방지할 수 있으며, 선택 트랜지스터는 유효 채널 길이의 감소가 방지되어 충분한 펀치쓰루우 마진 및 항복 전압을 확보할 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 데이터를 저장하는 다수의 메모리 셀 트랜지스터와 상기 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터(select transistor)를 구비하는 NAND형 플래쉬 EEPROM(flash electrically erasable and programmable read only memory; flash EEPROM) 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 플래쉬 EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 소자는 회로 보드(board)로 부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.
플래쉬 EEPROM 소자의 셀 구조는 크게 NOR형과 NAND형으로 분류하는데, NOR형은 2셀당 1개의 콘택이 필요하여 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, NAND형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, NAND형 플래쉬 EEPROM 소자는 최근 디지털 스틸 카메라 등에 사용되는등 차세대 메모리 소자로 각광받고 있다.
도 1은 통상적인 NAND형 플래쉬 EEPROM 셀의 평면도이다.
도 1을 참조하면, 종래의 NAND형 플래쉬 EEPROM 셀은 단위 스트링(string)을 선택하기 위한 선택 트랜지스터(SSL)와 그라운드를 선택하기 위한 선택 트랜지스터(GSL) 사이에 플로팅 게이트와 컨트롤 게이트가 적층된 구조의 다수의 메모리 셀 트랜지스터가 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링은 비트라인(B/L1, B/L2, B/L3)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 상기 블록은 비트라인 콘택(BC1, BC2, BC3)을 중심으로 대칭적으로 배치된다. 상기 스트링 선택 트랜지스터(SSL)의 드레인에는 비트라인(B/L)이 연결되고, 상기 그라운드 선택 트랜지스터(GSL)의 소오스에는 공통 소오스 라인(CSL)이 연결된다.
상술한 구조를 갖는 NAND형 플래쉬 EEPROM 셀에 있어서, 소자를 축소하기 위해서는 메모리 셀 트랜지스터의 채널 길이가 되는 워드라인(W/L1, W/L2, …,W/Ln)의 폭과 워드라인과 워드라인 사이의 간격을 줄여야 하고, 상기 메모리 셀 트랜지스터의 채널 폭과 소자분리 영역의 축소가 이루어져야 한다. 그러나, 이러한 소자의 축소는 사진 공정의 한계뿐만 아니라 펀치쓰루우 마진(punchthrough margin), 셀 전류의 감소 등의 문제를 야기시킨다. 이를 구체적으로 설명하기 위하여 상기 NAND형 플래쉬 EEPROM 셀의 동작을 살펴보기로 한다.
먼저, 프로그램 동작은 선택 셀과 연결되는 비트라인에 0V의 전압을 인가하고 선택 셀과 연결되는 워드라인에 프로그램 전압을 인가하여 메모리 셀의 채널과 워드라인에 접속되는 컨트롤 게이트와의 전압 차에 의해 플로팅 게이트 내로 전자를 주입하는 것이다. 이때, 비트라인과 그라운드 사이에 위치하는 다수의 메모리 셀 중에서 비선택 셀에 연결되는 워드라인에는 비트라인에 인가되는 데이터(0V)를 선택 셀에 전달하기 위한 패스 전압을 인가한다.
한편, 프로그래밍을 하지 않을 비트라인은 Vcc, 스트링 선택 트랜지스터의 게이트는 Vcc, 그리고 그라운드 선택 트랜지스터의 게이트는 0V를 인가하여 메모리 셀의 채널이 "Vcc - 선택 트랜지스터의 문턱 전압(Vth)"의 값으로 충전된 뒤 프로그램 전압과 패스 전압에 의한 캐패시티브 커플링에 의하여 채널 전압이 셀프 부스팅되어 "Vcc - 선택 트랜지스터의 Vth" 이상이 됨으로써 컨트롤 게이트 전압과 채널 전압의 차가 작아지게 되어 프로그래밍이 일어나지 않게 한다. 이때, 그라운드 선택 트랜지스터는 채널에 유기되는 전압이 빠져나가지 않도록 충분한 펀치쑤루우 마진 및 항복(breakdown) 특성을 확보하여야 한다. 상기 그라운드 선택 트랜지스터의 항복 전압이 낮아지게 되면, 채널에 유기되는 전압이 그라운드로 빠져 프로그래밍이 되지 않아야 하는 셀이 프로그래밍되는 치명적인 문제가 발생한다. 또한, 스트링 선택 트랜지스터가 펀치쓰루우가 발생하여 셧-오프(shut-off) 특성이 불량한 경우에는, 채널 전압이 낮아져서 비선택 셀이 프로그래밍되는 문제가 발생하게 된다.
한편, 이러한 소자의 축소에 따른 펀치쓰루우 마진을 확보하기 위하여 메모리 셀 및 선택 트랜지스터의 소오스/드레인 접합 구조를 낮출 경우에는, 셀 전류가 작아지는 문제가 발생한다. 소자의 상태를 판독(read)하는 동작은 선택 셀의 게이트에 일정 전압(0V)을 인가하여 셀에 흐르는 전류 차를 판독함으로써 이루어지는데, "0N" 상태의 셀이 충분한 전류를 흘려 주지 못하게 되면 셀의 잘못된 판독을 야기하여 오동작을 일으킬 수 있다.
따라서, 본 발명의 목적은 선택 트랜지스터의 펀치쓰루우 마진 및 항복 특성을 확보하면서 메모리 셀 트랜지스터의 전류 감소를 방지할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 제조하는데 특히 적합한 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 통상적인 NAND형 플래쉬 EEPROM 셀의 평면도이다.
도 2는 본 발명에 의한, 도 1의 A-A' 선에 따른 NAND형 플래쉬 EEPROM 셀의 단면도이다.
도 3 내지 도 5는 도 2에 도시한 NAND형 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 150 : 터널 산화막
200 : 플로팅 게이트 250 : 층간 유전막
300 : 컨트롤 게이트 500, 520 : 제1 불순물 영역
510 : 제2 불순물 영역 550 : 제3 불순물 영역
600 : 절연막 스페이서
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 형성된 게이트와 상기 게이트 양측의 기판의 표면에 형성된 소오스/드레인 영역을 갖는 제1 및 제2 선택 트랜지스터; 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 형성된 플로팅 게이트와 상기 플로팅 게이트의 상부에 층간 유전막을 개재하여 적층된 컨트롤 게이트, 그리고 상기 게이트 양측의 기판 표면에 형성된 소오스/드레인 영역을 갖는 다수의 메모리 셀 트랜지스터를 구비하며, 상기 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역의 농도가 상기 메모리 셀 트랜지스터의 소오스/드레인 영역의 농도보가 낮은 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역의 게이트 아래로의 횡형 확산(lateral diffusion) 길이가 상기 메모리 셀 트랜지스터의 횡형 확산 길이보다 작다.
상기 다른 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀 트랜지스터가 제1 선택 트랜지스터와 제2 선택 트랜지스터 사이에 직렬 연결되는 비휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트를 순차적으로 적층하고, 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 게이트 패턴으로 식각하는 단계; 상기 결과물 상에 제1 불순물을 이온주입하여 상기 게이트 패턴에 정렬되는 제1 불순물 영역을 형성하는 단계; 상기 제1 및 제2 선택 트랜지스터 영역을 가려주고 메모리 셀 트랜지스터 영역을 오픈시킨 후, 제2 불순물을 이온주입하여 상기 제2 불순물 영역을 형성하는 단계; 상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역 전면에 제3 불순물을 이온주입함으로써, 상기 제1 불순물 영역보다 높은 농도의 제3 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 의한 상기 도 1의 A-A' 선에 따른 NAND형 플래쉬 EEPROM 셀의 단면도이다.
도 2를 참조하면, 메모리 셀 트랜지스터(1A)는 반도체 기판(100)의 상부에 터널 산화막(150)을 개재하여 형성된 플로팅 게이트(200)와 상기 플로팅 게이트(200)의 상부에 층간 유전막(250)을 개재하여 형성된 컨트롤 게이트(300)가 적층된 게이트 구조로 형성된다. 상기 메모리 셀 트랜지스터(1A)의 소오스/드레인 접합은 제1 불순물 영역(500)과 제2 불순물 영역(510)으로 이루어진 저농도 영역, 그리고 제3 불순물 영역(550)으로 이루어진 고농도 영역을 갖는다.
단위 스트링을 선택하기 위한 제1 선택 트랜지스터(2A)와 그라운드를 선택하기 위한 제2 선택 트랜지스터(3A)는 데이터를 저장하는 플로팅 게이트(200)가 필요없는 트랜지스터이므로, 셀 어레이 내의 소자분리 영역(도시하지 않음) 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(200)와 컨트롤 게이트(300)를 금속선으로 연결한다. 따라서, 상기 제1 및 제2 선택 트랜지스터(2A,3A)는 전기적으로는 1층의 게이트를 갖는 모스 트랜지스터로서 동작하게 된다. 상기 제1 및 제2 선택 트랜지스터(2A,3A)의 소오스/드레인 접합은 제1 불순물 영역(520)의 저농도 영역과 제3 불순물 영역(550)의 고농도 영역을 갖는다.
상기 메모리 셀 트랜지스터(1A)의 저농도 영역은 제1 불순물 영역(500)과 제2 불순물 영역(510)이 합해져서 형성되므로, 제1 및 제2 선택 트랜지스터(2A,3A)의 저농도 영역(520)보다 높은 불순물 농도를 갖는다. 따라서, 메모리 셀 트랜지스터(1A)는 소오스/드레인의 직렬 저항이 낮아지게 되어 셀 전류의 감소를 방지할 수 있으며, 선택 트랜지스터는 저농도 영역(520)의 횡형 확산이 작아 유효 채널 길이의 감소가 방지되어 충분한 펀치쓰루우 마진 및 항복 전압을 확보할 수 있다.
도 3 내지 도 5는 도 2에 도시한 NAND형 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 제1 불순물 영역(500)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 활성 영역과 소자분리 영역으로 구분되어진 반도체 기판(100)의 액티브 영역 상부에 터널 산화막(150)을 형성한 후, 결과물의 상면에 플로팅 게이트로 사용될 제1 도전층(200)으로, 예컨대 불순물이 도핑된 폴리실리콘층을 형성한다. 이어서, 상기 제1 도전층(200)의 상부에 층간 유전막(250)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 형성한 후, 그 상부에 컨트롤 게이트로 사용될 제2 도전층(300)으로서, 예컨대 불순물이 도핑된 폴리실리콘과 금속 실리사이드(WSix)가 적층된 폴리사이드(polycide)층을 형성한다. 이어서, 사진식각 공정을 통해 상기 제2 도전층(300), 층간 유전막(250) 및 제1 도전층(200)을 연속적으로 이방성 식각함으로써, 메모리 셀 트랜지스터(1A)의 플로팅 게이트(200)와 컨트롤 게이트(300)를 형성한다. 제1 및 제2 선택 트랜지스터(2A,3A)는 제1 도전층(200)과 제2 도전층(300)을 별도의 버팅 콘택에 의해 전기적으로 연결하여 게이트를 구성한다.
이어서, 상기 결과물의 전면에 제1 불순물, 예컨대 인(P)을 30∼60keV의 에너지와 5.0E12∼1.0E13 #/㎤의 도즈로 이온주입함으로써, 상기 메모리 셀 트랜지스터(1A)와 선택 트랜지스터(2A,3A)에 제1 불순물 영역(500)을 형성한다.
도 4는 제2 불순물 영역(510)을 형성하는 단계를 도시한다. 사진 공정을 통해 선택 트랜지스터(2A,3A) 영역을 포토레지스트 패턴(430)으로 가려주고 메모리 셀 트랜지스터(1A) 영역을 오픈한 후, 제2 불순물, 예컨대 인(P)을 30∼60keV의 에너지와 5.0E12∼1.0E13 #/㎤의 도즈로 이온주입한다. 그 결과, 메모리 셀 트랜지스터(1A)에 제2 불순물 영역(510)이 형성되어 상기 제1 불순물 영역(500)과 함께 저농도의 소오스/드레인 영역이 형성되며, 선택 트랜지스터(2A,3A)에는 상기 제1 불순물 영역으로 저농도의 소오스/드레인 영역(520)이 형성된다.
도 5는 제3 불순물 영역(550)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(430)을 제거한 후, 결과물의 전면에 절연막을 증착하고 이를 이방성 식각하여 게이트의 측벽에 절연막 스페이서(600)를 형성한다. 이어서, 결과물의 전면에 제3 불순물, 예컨대 비소(As)를 40∼60keV의 에너지와 1.0E15∼6.0E15 #/㎤의 도즈로 이온주입함으로써, 메모리 셀 트랜지스터(1A)와 선택 트랜지스터(2A,3A)에 고농도의 제3 불순물 영역(550)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 선택 트랜지스터의 소오스/드레인을 메모리 셀 트랜지스터의 소오스/드레인보다 저농도로 형성한다. 따라서, 메모리 셀 트랜지스터는 소오스/드레인의 직렬 저항이 낮아지게 되어 셀 전류의 감소를 방지할 수 있으며, 선택 트랜지스터는 저농도 소오스/드레인 영역의 횡형 확산이 작아 유효 채널 길이의 감소가 방지되어 충분한 펀치쓰루우 마진 및 항복 전압을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 형성된 게이트와 상기 게이트 양측의 기판의 표면에 형성된 소오스/드레인 영역을 갖는 제1 및 제2 선택 트랜지스터;상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 형성된 플로팅 게이트와 상기 플로팅 게이트의 상부에 층간 유전막을 개재하여 적층된 컨트롤 게이트, 그리고 상기 게이트 양측의 기판 표면에 형성된 소오스/드레인 영역을 갖는 다수의 메모리 셀 트랜지스터를 구비하며,상기 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역의 농도가 상기 메모리 셀 트랜지스터의 소오스/드레인 영역의 농도보가 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역의 게이트 아래로의 횡형 확산 길이가 상기 메모리 셀 트랜지스터의 횡형 확산 길이보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
- 다수의 메모리 셀 트랜지스터가 제1 선택 트랜지스터와 제2 선택 트랜지스터 사이에 직렬 연결되는 비휘발성 메모리 장치의 제조 방법에 있어서,반도체 기판의 상부에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트를 순차적으로 적층하고, 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 게이트 패턴으로 식각하는 단계;상기 결과물 상에 제1 불순물을 이온주입하여 상기 게이트 패턴에 정렬되는 제1 불순물 영역을 형성하는 단계;상기 제1 및 제2 선택 트랜지스터 영역은 가려주고 메모리 셀 트랜지스터 영역을 오픈시킨 후, 제2 불순물을 이온주입하여 상기 제2 불순물 영역을 형성하는 단계;상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계; 및상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 소오스/드레인 영역 전면에 제3 불순물을 이온주입함으로써, 상기 제1 불순물 영역보다 높은 농도의 제3 불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970051858A KR19990031224A (ko) | 1997-10-09 | 1997-10-09 | 비휘발성 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970051858A KR19990031224A (ko) | 1997-10-09 | 1997-10-09 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990031224A true KR19990031224A (ko) | 1999-05-06 |
Family
ID=66042648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970051858A KR19990031224A (ko) | 1997-10-09 | 1997-10-09 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990031224A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| US7352026B2 (en) | 2003-11-28 | 2008-04-01 | Samsung Electronics Co., Ltd. | EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same |
| US7888203B2 (en) | 2005-04-04 | 2011-02-15 | Samsung Electronics Co., Ltd. | Methods of making nonvolatile memory devices |
-
1997
- 1997-10-09 KR KR1019970051858A patent/KR19990031224A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| US7352026B2 (en) | 2003-11-28 | 2008-04-01 | Samsung Electronics Co., Ltd. | EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same |
| US7588983B2 (en) | 2003-11-28 | 2009-09-15 | Samsung Electronics Co., Ltd. | EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same |
| US7888203B2 (en) | 2005-04-04 | 2011-02-15 | Samsung Electronics Co., Ltd. | Methods of making nonvolatile memory devices |
| US8125015B2 (en) | 2005-04-04 | 2012-02-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
| US8629489B2 (en) | 2005-04-04 | 2014-01-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
| US9184164B2 (en) | 2005-04-04 | 2015-11-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7696557B2 (en) | Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation | |
| JP3625661B2 (ja) | 不揮発性メモリ装置及びその動作方法 | |
| US5943262A (en) | Non-volatile memory device and method for operating and fabricating the same | |
| KR100304710B1 (ko) | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 | |
| US6212103B1 (en) | Method for operating flash memory | |
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| US6365457B1 (en) | Method for manufacturing nonvolatile memory device using self-aligned source process | |
| US7072210B2 (en) | Memory array | |
| KR100360398B1 (ko) | 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법 | |
| KR100275735B1 (ko) | 노아형 플래쉬 메모리장치의 제조방법 | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| EP3343615A2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100606536B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| KR19990031224A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR100289813B1 (ko) | 노아형플렛-셀마스크롬장치 | |
| KR100650837B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR19980073727A (ko) | 부스터 플레이트를 갖는 플래시 메모리 반도체 장치 및 그의 제조 방법 | |
| KR19990015794A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| KR19990012155A (ko) | 불휘발성 메모리 장치 및 그 제조방법 | |
| KR100247226B1 (ko) | 불휘발성 메모리 장치 및 그 제조방법 | |
| KR20000000580A (ko) | 불휘발성 반도체 메모리 장치 및 그 동작 방법 | |
| KR19990030937A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| KR19990051182A (ko) | 폴리실리콘 저항 소자 및 그 형성 방법 | |
| KR19980084529A (ko) | 불휘발성 메모리 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |