JP4955902B2 - フラッシュメモリセルの製造補法 - Google Patents
フラッシュメモリセルの製造補法 Download PDFInfo
- Publication number
- JP4955902B2 JP4955902B2 JP2002540201A JP2002540201A JP4955902B2 JP 4955902 B2 JP4955902 B2 JP 4955902B2 JP 2002540201 A JP2002540201 A JP 2002540201A JP 2002540201 A JP2002540201 A JP 2002540201A JP 4955902 B2 JP4955902 B2 JP 4955902B2
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- substrate
- memory cell
- source
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 31
- 239000002019 doping agent Substances 0.000 claims description 21
- 239000007943 implant Substances 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【技術分野】
この発明は一般に、ＥＥＰＲＯＭなどのフラッシュメモリデバイスを作るための改良された方法に関する。より特定的には、この発明は、短チャネル効果が低減した、チャネルドーピングが不均一なフラッシュメモリセルの製造方法に関する。
【０００２】
【背景技術】
半導体デバイスは通常、基板上または内に形成された多数の個々の構成要素を含む。そのようなデバイスはしばしば、高密度区分と低密度区分とを含む。たとえば、先行技術の図１ａに示すように、フラッシュメモリ１０などのメモリデバイスは、単一の基板１３上に、１つ以上の高密度コア領域１１と低密度周辺部分１２とを含む。高密度コア領域１１は通常、個々にアドレス指定可能で実質的に同一のフローティングゲートタイプのメモリセルの少なくとも１つのＭ×Ｎアレイからなり、低密度周辺部分１２は通常、入力／出力（Ｉ／Ｏ）回路と、個々のセルを選択的にアドレス指定するための回路（プログラミング、読出または消去などのセルの指定された動作を行なうため、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスへ接続するためのデコーダなど）とを含む。
【０００３】
先行技術の図１ｂは、先行技術の図１ａのコア領域１１における典型的なメモリセル１４の部分断面図を表わす。そのようなセル１４は通常、基板またはＰウェル１６内のソース１４ｂ、ドレイン１４ａおよびチャネル１５と、チャネル１５の上に横たわるスタック型ゲート構造１４ｃとを含む。スタック型ゲート１４ｃは、Ｐウェル１６の表面上に形成された薄いゲート誘電体層１７ａ（一般にトンネル酸化物として言及される）をさらに含む。スタック型ゲート１４ｃはまた、トンネル酸化物１７ａの上に横たわるポリシリコンフローティングゲート１７ｂと、フローティングゲート１７ｂの上に横たわるインターポリ誘電体層１７ｃとを含む。インターポリ誘電体層１７ｃはしばしば、２つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物（ＯＮＯ）層などの多層絶縁体である。最後に、ポリシリコンコントロールゲート１７ｄがインターポリ誘電体層１７ｃの上に横たわる。各スタック型ゲート１４ｃはワード線（ＷＬ０、ＷＬ１、…、ＷＬｎ）に結合され、一方、ドレイン選択トランジスタの各ドレインはビット線（ＢＬ０、ＢＬ１、…、ＢＬｎ）に結合される。セル１４のチャネル１５は、スタック型ゲート構造１４ｃによりチャネル１５内に生じた電界に従って、ソース１４ｂとドレイン１４ａとの間に電流を伝導する。周辺デコーダおよび制御回路を用いて、各メモリセル１４はプログラミング、読出または消去機能のためにアドレス指定され得る。
【０００４】
半導体業界では、回路速度および実装密度を高めるため、より高いデバイス密度へ向かう傾向が引続きある。これらの高密度を達成するため、半導体ウェハ上のデバイス寸法のスケーリング縮小へ向けての努力が、これまでおよび引続きなされている。スケーリングは、この意味では、デバイス構造および回路寸法を比例して縮小し、スケーリングされていないより大きなデバイスと同様のパラメータに従って機能する、より小さなデバイスを作ることを指す。そのようなスケーリングを達成するため、より小さな形状構成が必要とされる。これは、ゲート長を含む形状構成の幅および間隔を含む。
【０００５】
小さな形状構成の要件は、フラッシュメモリデバイスに関連する、特に一貫した性能および信頼性に関する多数の懸念事項を提起する。たとえば、ゲート長の減少など、形状構成の大きさが減少するにつれて、大きさ（ゲート長など）の変動が増加する。つまり、大きさが減少するにつれて臨界寸法の制御を維持することは困難である。ゲート長が減少するにつれ、短チャネル効果の可能性は増加する。場合によっては、窒化されたトンネル酸化物層も、短チャネル効果の増加の一因となる。
【０００６】
短チャネル効果は、ソースとドレイン間の長さが減少するにつれて起こる。短チャネル効果は、Ｖｔ減衰（Ｖｔはしきい値電圧）、ドレイン誘導障壁低下（ＤＩＢＬ）、および過度のコラムリークを含む。ＤＩＢＬはしばしば、短チャネルデバイスにおけるドレイン電圧の印加によって引起される。言い換えれば、ドレイン電圧は表面電位を低下させる。
【０００７】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した０．１８μｍ以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。
【０００８】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、０．１８μｍ以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Ｖｔ減衰、高ＤＩＢＬ、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも１つを含む望ましくない短チャネル効果を最小限に抑え、および／または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。
【０００９】
この発明の一局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１０】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気において基板を加熱するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、基板を加熱するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１１】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気において基板を加熱するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１２】
【発明の開示】
この発明は、チャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作ることを伴う。その結果、短チャネル効果が低減した不揮発性フラッシュメモリデバイスが提供される。この発明を、図面を参照して説明する。全体を通し、同じ参照符号は同じ要素に言及するために用いられる。
【００１３】
図２−６のプロセスに関連して、この発明は理解され、その利点が認識されるであろう。図面では、同じ符号は全体を通して同じ形状構成を表わす。
【００１４】
フラッシュメモリデバイスをいかにしてつくるかを示す改良された半導体製造プロセスフローを、図２−６に関連して詳細に説明する。このプロセスは基板のコア領域における活動を強調しており、それはスタック型メモリセルと選択ゲートトランジスタとが次に位置付けられる場所である。この関係では、基板が２つの領域、つまり、周辺領域とコア領域とを含む一方、基板のコア領域は２つの区域、つまりスタック型メモリセル区域を含む。
【００１５】
図２を参照すると、スタック型メモリセル３２とシャロートレンチアイソレーション領域４１とを有する基板３０が提供されている。スタック型メモリセル３２は、基板３０のコア領域のスタック型メモリセル区域に位置付けられている。シャロートレンチアイソレーション領域４１は、二酸化シリコンまたは窒化シリコンなどの絶縁材を含んでいる。スタック型メモリセル３２を有する基板３０は以下のように提供されてもよいが、任意の好適なプロセスフローが採用されてもよい。
【００１６】
基板３０は通常、シリコン基板であり、随意にさまざまな素子、領域および／または層をその上に有し、それらには、金属層、障壁層、誘電体層、デバイス構造、活性シリコン領域または区域などの活性領域、Ｐウェル、Ｎウェル、付加的ポリシリコンゲート、ワード線、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導線、導電性プラグなどを含む能動素子および受動素子が含まれる。第１の酸化物層４０が、基板３０の少なくとも一部または基板３０全体の上に、ドライ酸化、ウェット酸化、急速熱酸化、または化学気相成長（ＣＶＤ）などの任意の好適な手段を用いて提供される。
【００１７】
随意に、第１の酸化物層４０は窒化物形成プロセスを用いて窒化されてもよい。場合により、窒化された第１の酸化物層４０を採用することは、短チャネル効果の一因となる。この発明はこれらの効果を最小限に抑え、このため、フラッシュメモリデバイスにおける窒化された第１の酸化物層４０（窒化されたトンネル酸化物層）の使用を可能にする。窒化された第１の酸化物層４０はまた、トンネル酸化物の信頼性の向上の一因ともなる。
【００１８】
第１のポリ層４２が、その場的ドーピングプロセスなどの任意の好適なプロセスを用いて、第１の酸化物層４０の上に提供される。第１のポリ層４２は、ポリシリコンまたはドープされたアモルファスシリコンである。ポリシリコンはＣＶＤ手法を用いて形成される。ドープされたアモルファスシリコン層は、その場的ドーピングプロセスを用いて作られる。第１のドープされたアモルファスシリコン層４２（ポリ１とも呼ばれる）は次に、スタック型メモリセルのフローティングゲートを形成する。薄い第１のドープされたアモルファスシリコン層を作るために採用されたドーパントは、リンおよび砒素のうちの少なくとも１つである。
【００１９】
誘電体層４４が、ポリ１層４２の少なくとも一部の上に、任意の好適な手段を用いて提供される。誘電体層４４は、好ましくは、３つの層、つまり酸化物層４４ａ、窒化物層４４ｂ、および別の酸化物層４４ｃを含むＯＮＯ多層誘電体である。誘電体層は次に、スタック型メモリセル３２のインターポリ誘電体層を形成する。
【００２０】
第２のポリ層４６が、基板の少なくとも一部の上に、任意の好適な手段を用いて提供される。第２のポリ層４６は次に、スタック型メモリセルのコントロールゲートを形成する（ポリ２とも呼ばれる）。第２のポリ層４６は、ポリシリコンまたはドープされたアモルファスシリコンで作られる。
【００２１】
図示されてはいないが、任意の好適な手段を用いてポリ２層の部分の上に付加的な層を提供してもよい。たとえば、コバルトまたはタングステンシリサイド層をポリ２層４６の少なくとも一部の上に提供してもよく、シリコンオキシナイトライド層をタングステンシリサイド層の上に提供してもよい。
【００２２】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される（ゲートが規定される）。１つ以上のフォトレジストおよび／またはハードマスクおよび／または部分的に形成されたスタック型メモリセル（図示せず）をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ２層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった１つのスタック型フラッシュメモリセル３２しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル３２（および図６のＳＯＮＯＳタイプのメモリセル）は、約０．１８μｍまたはそれ未満の幅（ゲート長）を有していてもよい。
【００２３】
プロセスフローのこの時点で、２つの代替的なプロセスフローに従って、この発明のチャネルドーピングが不均一なデバイスを作り出してもよい。双方のプロセスフローを図２−５に記載する。図２−６の図解はビット線に沿って示されている。
【００２４】
図３を参照すると、注入前酸化ステップに続き、構造上にマスクが形成され、Ｖｓｓ線を露出したままにする。注入前酸化ステップは、酸素を含有する雰囲気において十分な期間、構造を加熱し、非常に薄い酸化物層（図示せず）を形成することを伴う。一実施例では、注入前酸化ステップは、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気の下で、約４００℃〜約１，２００℃の温度で約１秒〜５分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、注入前酸化ステップは、約５００℃〜約１，１００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、注入前酸化ステップは、約６００℃〜約１，０００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。
【００２５】
マスク４８を形成することは、フォトレジストまたはハードマスクを構造の上に用いて自己整列ソース（ＳＡＳ）マスクをパターニングすることを伴い、さらなる処理に向けてソース線を開いた５０ままにする。つまり、マスク４８は基板３０の上に開口部５０を有し、それを通って次に形成されるソース線が形成される。
【００２６】
マスクが形成された後、ホウ素などのソースドーパントが、マスク４８の開口部５０を通って露出したソース線へ（基板３０の露出した部分へ）注入され、ソース側注入物５２（不均一なチャネルドーピング）を形成する。ソースドーパントは、ポリ１またはフローティングゲートの下で部分的に拡散してもよい。ソースドーパントはｐ型でもｎ型でもよいが、好ましくはｐ型である。
【００２７】
一実施例では、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０13原子／ｃｍ2〜約５×１０14原子／ｃｍ2の投与量まで注入される。別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約３０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約２×１０14原子／ｃｍ2の投与量まで注入される。さらに別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約２５ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約２×１０14原子／ｃｍ2の投与量まで注入される。ホウ素の代わりに、またはホウ素に加え、リンを（同じエネルギおよび投与量レベルで）注入してもよい。
【００２８】
図４を参照すると、ソースドーパントの注入に続き、マスク４８が除去され、随意に構造が洗浄され、随意に構造を十分な期間熱処理して、ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２の拡散がさらに促進される。一実施例では、熱処理は、約３００℃〜約１，１００℃の温度の下で約１秒〜５分間、構造を加熱することを伴う。別の実施例では、熱処理は、約４００℃〜約１，０００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約５００℃〜約９００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。
【００２９】
図５を参照すると、中間投与量ドレイン（ＭＤＤ）注入が行なわれて、ソース５４およびドレイン５６領域を形成する。ＭＤＤ注入は重接合部の形成を容易にする。ドーパントはｐ型でもｎ型でもよいが、好ましくはｎ型である。特に、ドーパントは、好ましくは、砒素またはリンなどのｎ＋注入である。ＭＤＤ注入ドーパントは、好ましくは、ソースドーパントのそれと反対である。つまり、ソースドーパントがｐ型である場合にはＭＤＤ注入はｎ型であり、ソースドーパントがｎ型である場合にはＭＤＤ注入はｐ型である。一実施例では、ＭＤＤ注入は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約５×１０15原子／ｃｍ2の投与量まで行なわれる。別の実施例では、ＭＤＤ注入は、約３５ｋｅＶ〜約５５ｋｅＶのエネルギで、約１×１０14原子／ｃｍ2〜約１×１０15原子／ｃｍ2の投与量まで行なわれる。
【００３０】
別の代替的なプロセスフローは以下のように進む。図２を参照すると、スタック型メモリセル３２とシャロートレンチアイソレーション領域４１とを有する基板３０が、ちょうど前述されたプロセスフローと同様に提供される。しかしながら、図３を参照すると、注入前酸化ステップは行なわれず、マスク４８のみが構造の上に形成されて、Ｖｓｓ線を露出したままにする。マスク４８が形成された後、ホウ素（および／またはリン）がマスク４８の開口部５０を通って露出したソース線へ（基板３０の露出した部分へ）注入され、ソース側注入物５２を形成する。図４を参照すると、ホウ素注入に続き、マスク４８が除去され、随意に構造が洗浄され、注入前酸化ステップが十分な期間行なわれて、ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２の拡散をさらに促進し、非常に薄い酸化物層（図示せず）を形成する。図５を参照すると、ＭＤＤ注入が行なわれて、ソース５４およびドレイン５６領域を形成する。
【００３１】
第１および第２の代替的なプロセスフローにおける主な違いは、第１の代替的なプロセスフローでは、注入前酸化ステップは図３に関連するステップにおいて行なわれるのに対し、第２の代替的なプロセスフローでは、注入前酸化ステップは図４に関連するステップにおいて行なわれる、ということである。他の点では、第１の代替的なプロセスについて詳細に説明された個々のステップに対するパラメータが、第２の代替的なプロセス中に採用される。
【００３２】
この発明は、ＳＯＮＯＳ（シリコン酸化物窒化物酸化物シリコン）タイプのメモリデバイスにも適用可能である。図６を参照すると、この発明に従ったソース側ホウ素注入物５２を有するＳＯＮＯＳタイプのメモリデバイス３３が示されている。ＳＯＮＯＳタイプのメモリデバイス３３は、図２−５のスタック型フラッシュメモリセル３２と同じ態様で処理される。このため、図６は図５に類似している。この発明は、ＮＡＮＤおよびＮＯＲタイプのメモリ構成の双方に適用可能である。
【００３３】
図示されてはいないが、一連のマスクおよびエッチングステップ（自己整列エッチングステップなど）が採用されて、コア領域における選択ゲートトランジスタ、周辺領域における高電圧トランジスタおよび低電圧トランジスタ、ワード線、接点、相互接続、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロホスホテトラエチルオルトシリケート（ＢＰＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）またはボロホスホシリケートガラス（ＢＰＳＧ）などの封入酸化膜などを形成する。これらのステップは、この発明に従ったメモリセルの形成中および／または形成後に行なわれてもよい。これらのステップは当該技術分野において公知である。
【００３４】
この発明を或る好ましい実施例に関して図示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および変更が浮かぶのは明らかである。特に上述の構成要素（アセンブリ、デバイス、回路など）によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語（「手段」についてのいかなる言及も含む）は、特に指示がない限り、この発明のここに示された例示的な実施例における機能を行なう開示された構造とたとえ構造的には均等ではなくても、説明された構成要素の特定された機能を行なう（つまり機能的に均等な）任意の構成要素に対応することが意図されている。加えて、この発明の特定の特徴をいくつかの実施例のうちの１つのみに関して開示してきたが、そのような特徴を他の実施例の１つ以上の他の特徴と組合せて、任意の所与のまたは特定の用途に対して所望され、有利となるようにしてもよい。
【００３５】
【産業上の利用可能性】
この発明の方法は、不揮発性半導体メモリ製作の分野において有用である。特に、この発明の方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュメモリデバイスを製作する際に有用である。
【図面の簡単な説明】
【図１ａ】 フラッシュメモリチップの先行技術のレイアウトを示す平面図である。
【図１ｂ】 先行技術のスタック型ゲートフラッシュメモリセルを示す部分断面図である。
【図２】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る一局面の断面図である。
【図３】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る別の局面の断面図である。
【図４】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作るさらに別の局面の断面図である。
【図５】 この発明に従ってチャネルドーピングが不均一な不揮発性スタック型フラッシュメモリデバイスを作る一局面の断面図である。
【図６】 この発明に従ってチャネルドーピングが不均一な不揮発性ＳＯＮＯＳフラッシュメモリデバイスを作る一局面の断面図である。
【技術分野】
この発明は一般に、ＥＥＰＲＯＭなどのフラッシュメモリデバイスを作るための改良された方法に関する。より特定的には、この発明は、短チャネル効果が低減した、チャネルドーピングが不均一なフラッシュメモリセルの製造方法に関する。
【０００２】
【背景技術】
半導体デバイスは通常、基板上または内に形成された多数の個々の構成要素を含む。そのようなデバイスはしばしば、高密度区分と低密度区分とを含む。たとえば、先行技術の図１ａに示すように、フラッシュメモリ１０などのメモリデバイスは、単一の基板１３上に、１つ以上の高密度コア領域１１と低密度周辺部分１２とを含む。高密度コア領域１１は通常、個々にアドレス指定可能で実質的に同一のフローティングゲートタイプのメモリセルの少なくとも１つのＭ×Ｎアレイからなり、低密度周辺部分１２は通常、入力／出力（Ｉ／Ｏ）回路と、個々のセルを選択的にアドレス指定するための回路（プログラミング、読出または消去などのセルの指定された動作を行なうため、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスへ接続するためのデコーダなど）とを含む。
【０００３】
先行技術の図１ｂは、先行技術の図１ａのコア領域１１における典型的なメモリセル１４の部分断面図を表わす。そのようなセル１４は通常、基板またはＰウェル１６内のソース１４ｂ、ドレイン１４ａおよびチャネル１５と、チャネル１５の上に横たわるスタック型ゲート構造１４ｃとを含む。スタック型ゲート１４ｃは、Ｐウェル１６の表面上に形成された薄いゲート誘電体層１７ａ（一般にトンネル酸化物として言及される）をさらに含む。スタック型ゲート１４ｃはまた、トンネル酸化物１７ａの上に横たわるポリシリコンフローティングゲート１７ｂと、フローティングゲート１７ｂの上に横たわるインターポリ誘電体層１７ｃとを含む。インターポリ誘電体層１７ｃはしばしば、２つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物（ＯＮＯ）層などの多層絶縁体である。最後に、ポリシリコンコントロールゲート１７ｄがインターポリ誘電体層１７ｃの上に横たわる。各スタック型ゲート１４ｃはワード線（ＷＬ０、ＷＬ１、…、ＷＬｎ）に結合され、一方、ドレイン選択トランジスタの各ドレインはビット線（ＢＬ０、ＢＬ１、…、ＢＬｎ）に結合される。セル１４のチャネル１５は、スタック型ゲート構造１４ｃによりチャネル１５内に生じた電界に従って、ソース１４ｂとドレイン１４ａとの間に電流を伝導する。周辺デコーダおよび制御回路を用いて、各メモリセル１４はプログラミング、読出または消去機能のためにアドレス指定され得る。
【０００４】
半導体業界では、回路速度および実装密度を高めるため、より高いデバイス密度へ向かう傾向が引続きある。これらの高密度を達成するため、半導体ウェハ上のデバイス寸法のスケーリング縮小へ向けての努力が、これまでおよび引続きなされている。スケーリングは、この意味では、デバイス構造および回路寸法を比例して縮小し、スケーリングされていないより大きなデバイスと同様のパラメータに従って機能する、より小さなデバイスを作ることを指す。そのようなスケーリングを達成するため、より小さな形状構成が必要とされる。これは、ゲート長を含む形状構成の幅および間隔を含む。
【０００５】
小さな形状構成の要件は、フラッシュメモリデバイスに関連する、特に一貫した性能および信頼性に関する多数の懸念事項を提起する。たとえば、ゲート長の減少など、形状構成の大きさが減少するにつれて、大きさ（ゲート長など）の変動が増加する。つまり、大きさが減少するにつれて臨界寸法の制御を維持することは困難である。ゲート長が減少するにつれ、短チャネル効果の可能性は増加する。場合によっては、窒化されたトンネル酸化物層も、短チャネル効果の増加の一因となる。
【０００６】
短チャネル効果は、ソースとドレイン間の長さが減少するにつれて起こる。短チャネル効果は、Ｖｔ減衰（Ｖｔはしきい値電圧）、ドレイン誘導障壁低下（ＤＩＢＬ）、および過度のコラムリークを含む。ＤＩＢＬはしばしば、短チャネルデバイスにおけるドレイン電圧の印加によって引起される。言い換えれば、ドレイン電圧は表面電位を低下させる。
【０００７】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した０．１８μｍ以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。
【０００８】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、０．１８μｍ以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Ｖｔ減衰、高ＤＩＢＬ、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも１つを含む望ましくない短チャネル効果を最小限に抑え、および／または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。
【０００９】
この発明の一局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１０】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気において基板を加熱するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、基板を加熱するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１１】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気において基板を加熱するステップと、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【００１２】
【発明の開示】
この発明は、チャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作ることを伴う。その結果、短チャネル効果が低減した不揮発性フラッシュメモリデバイスが提供される。この発明を、図面を参照して説明する。全体を通し、同じ参照符号は同じ要素に言及するために用いられる。
【００１３】
図２−６のプロセスに関連して、この発明は理解され、その利点が認識されるであろう。図面では、同じ符号は全体を通して同じ形状構成を表わす。
【００１４】
フラッシュメモリデバイスをいかにしてつくるかを示す改良された半導体製造プロセスフローを、図２−６に関連して詳細に説明する。このプロセスは基板のコア領域における活動を強調しており、それはスタック型メモリセルと選択ゲートトランジスタとが次に位置付けられる場所である。この関係では、基板が２つの領域、つまり、周辺領域とコア領域とを含む一方、基板のコア領域は２つの区域、つまりスタック型メモリセル区域を含む。
【００１５】
図２を参照すると、スタック型メモリセル３２とシャロートレンチアイソレーション領域４１とを有する基板３０が提供されている。スタック型メモリセル３２は、基板３０のコア領域のスタック型メモリセル区域に位置付けられている。シャロートレンチアイソレーション領域４１は、二酸化シリコンまたは窒化シリコンなどの絶縁材を含んでいる。スタック型メモリセル３２を有する基板３０は以下のように提供されてもよいが、任意の好適なプロセスフローが採用されてもよい。
【００１６】
基板３０は通常、シリコン基板であり、随意にさまざまな素子、領域および／または層をその上に有し、それらには、金属層、障壁層、誘電体層、デバイス構造、活性シリコン領域または区域などの活性領域、Ｐウェル、Ｎウェル、付加的ポリシリコンゲート、ワード線、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導線、導電性プラグなどを含む能動素子および受動素子が含まれる。第１の酸化物層４０が、基板３０の少なくとも一部または基板３０全体の上に、ドライ酸化、ウェット酸化、急速熱酸化、または化学気相成長（ＣＶＤ）などの任意の好適な手段を用いて提供される。
【００１７】
随意に、第１の酸化物層４０は窒化物形成プロセスを用いて窒化されてもよい。場合により、窒化された第１の酸化物層４０を採用することは、短チャネル効果の一因となる。この発明はこれらの効果を最小限に抑え、このため、フラッシュメモリデバイスにおける窒化された第１の酸化物層４０（窒化されたトンネル酸化物層）の使用を可能にする。窒化された第１の酸化物層４０はまた、トンネル酸化物の信頼性の向上の一因ともなる。
【００１８】
第１のポリ層４２が、その場的ドーピングプロセスなどの任意の好適なプロセスを用いて、第１の酸化物層４０の上に提供される。第１のポリ層４２は、ポリシリコンまたはドープされたアモルファスシリコンである。ポリシリコンはＣＶＤ手法を用いて形成される。ドープされたアモルファスシリコン層は、その場的ドーピングプロセスを用いて作られる。第１のドープされたアモルファスシリコン層４２（ポリ１とも呼ばれる）は次に、スタック型メモリセルのフローティングゲートを形成する。薄い第１のドープされたアモルファスシリコン層を作るために採用されたドーパントは、リンおよび砒素のうちの少なくとも１つである。
【００１９】
誘電体層４４が、ポリ１層４２の少なくとも一部の上に、任意の好適な手段を用いて提供される。誘電体層４４は、好ましくは、３つの層、つまり酸化物層４４ａ、窒化物層４４ｂ、および別の酸化物層４４ｃを含むＯＮＯ多層誘電体である。誘電体層は次に、スタック型メモリセル３２のインターポリ誘電体層を形成する。
【００２０】
第２のポリ層４６が、基板の少なくとも一部の上に、任意の好適な手段を用いて提供される。第２のポリ層４６は次に、スタック型メモリセルのコントロールゲートを形成する（ポリ２とも呼ばれる）。第２のポリ層４６は、ポリシリコンまたはドープされたアモルファスシリコンで作られる。
【００２１】
図示されてはいないが、任意の好適な手段を用いてポリ２層の部分の上に付加的な層を提供してもよい。たとえば、コバルトまたはタングステンシリサイド層をポリ２層４６の少なくとも一部の上に提供してもよく、シリコンオキシナイトライド層をタングステンシリサイド層の上に提供してもよい。
【００２２】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される（ゲートが規定される）。１つ以上のフォトレジストおよび／またはハードマスクおよび／または部分的に形成されたスタック型メモリセル（図示せず）をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ２層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった１つのスタック型フラッシュメモリセル３２しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル３２（および図６のＳＯＮＯＳタイプのメモリセル）は、約０．１８μｍまたはそれ未満の幅（ゲート長）を有していてもよい。
【００２３】
プロセスフローのこの時点で、２つの代替的なプロセスフローに従って、この発明のチャネルドーピングが不均一なデバイスを作り出してもよい。双方のプロセスフローを図２−５に記載する。図２−６の図解はビット線に沿って示されている。
【００２４】
図３を参照すると、注入前酸化ステップに続き、構造上にマスクが形成され、Ｖｓｓ線を露出したままにする。注入前酸化ステップは、酸素を含有する雰囲気において十分な期間、構造を加熱し、非常に薄い酸化物層（図示せず）を形成することを伴う。一実施例では、注入前酸化ステップは、酸素および随意に少なくとも１つの不活性ガスを含有する雰囲気の下で、約４００℃〜約１，２００℃の温度で約１秒〜５分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、注入前酸化ステップは、約５００℃〜約１，１００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、注入前酸化ステップは、約６００℃〜約１，０００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。
【００２５】
マスク４８を形成することは、フォトレジストまたはハードマスクを構造の上に用いて自己整列ソース（ＳＡＳ）マスクをパターニングすることを伴い、さらなる処理に向けてソース線を開いた５０ままにする。つまり、マスク４８は基板３０の上に開口部５０を有し、それを通って次に形成されるソース線が形成される。
【００２６】
マスクが形成された後、ホウ素などのソースドーパントが、マスク４８の開口部５０を通って露出したソース線へ（基板３０の露出した部分へ）注入され、ソース側注入物５２（不均一なチャネルドーピング）を形成する。ソースドーパントは、ポリ１またはフローティングゲートの下で部分的に拡散してもよい。ソースドーパントはｐ型でもｎ型でもよいが、好ましくはｐ型である。
【００２７】
一実施例では、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０13原子／ｃｍ2〜約５×１０14原子／ｃｍ2の投与量まで注入される。別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約３０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約２×１０14原子／ｃｍ2の投与量まで注入される。さらに別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約２５ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約２×１０14原子／ｃｍ2の投与量まで注入される。ホウ素の代わりに、またはホウ素に加え、リンを（同じエネルギおよび投与量レベルで）注入してもよい。
【００２８】
図４を参照すると、ソースドーパントの注入に続き、マスク４８が除去され、随意に構造が洗浄され、随意に構造を十分な期間熱処理して、ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２の拡散がさらに促進される。一実施例では、熱処理は、約３００℃〜約１，１００℃の温度の下で約１秒〜５分間、構造を加熱することを伴う。別の実施例では、熱処理は、約４００℃〜約１，０００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約５００℃〜約９００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。
【００２９】
図５を参照すると、中間投与量ドレイン（ＭＤＤ）注入が行なわれて、ソース５４およびドレイン５６領域を形成する。ＭＤＤ注入は重接合部の形成を容易にする。ドーパントはｐ型でもｎ型でもよいが、好ましくはｎ型である。特に、ドーパントは、好ましくは、砒素またはリンなどのｎ＋注入である。ＭＤＤ注入ドーパントは、好ましくは、ソースドーパントのそれと反対である。つまり、ソースドーパントがｐ型である場合にはＭＤＤ注入はｎ型であり、ソースドーパントがｎ型である場合にはＭＤＤ注入はｐ型である。一実施例では、ＭＤＤ注入は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０13原子／ｃｍ2〜約５×１０15原子／ｃｍ2の投与量まで行なわれる。別の実施例では、ＭＤＤ注入は、約３５ｋｅＶ〜約５５ｋｅＶのエネルギで、約１×１０14原子／ｃｍ2〜約１×１０15原子／ｃｍ2の投与量まで行なわれる。
【００３０】
別の代替的なプロセスフローは以下のように進む。図２を参照すると、スタック型メモリセル３２とシャロートレンチアイソレーション領域４１とを有する基板３０が、ちょうど前述されたプロセスフローと同様に提供される。しかしながら、図３を参照すると、注入前酸化ステップは行なわれず、マスク４８のみが構造の上に形成されて、Ｖｓｓ線を露出したままにする。マスク４８が形成された後、ホウ素（および／またはリン）がマスク４８の開口部５０を通って露出したソース線へ（基板３０の露出した部分へ）注入され、ソース側注入物５２を形成する。図４を参照すると、ホウ素注入に続き、マスク４８が除去され、随意に構造が洗浄され、注入前酸化ステップが十分な期間行なわれて、ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２の拡散をさらに促進し、非常に薄い酸化物層（図示せず）を形成する。図５を参照すると、ＭＤＤ注入が行なわれて、ソース５４およびドレイン５６領域を形成する。
【００３１】
第１および第２の代替的なプロセスフローにおける主な違いは、第１の代替的なプロセスフローでは、注入前酸化ステップは図３に関連するステップにおいて行なわれるのに対し、第２の代替的なプロセスフローでは、注入前酸化ステップは図４に関連するステップにおいて行なわれる、ということである。他の点では、第１の代替的なプロセスについて詳細に説明された個々のステップに対するパラメータが、第２の代替的なプロセス中に採用される。
【００３２】
この発明は、ＳＯＮＯＳ（シリコン酸化物窒化物酸化物シリコン）タイプのメモリデバイスにも適用可能である。図６を参照すると、この発明に従ったソース側ホウ素注入物５２を有するＳＯＮＯＳタイプのメモリデバイス３３が示されている。ＳＯＮＯＳタイプのメモリデバイス３３は、図２−５のスタック型フラッシュメモリセル３２と同じ態様で処理される。このため、図６は図５に類似している。この発明は、ＮＡＮＤおよびＮＯＲタイプのメモリ構成の双方に適用可能である。
【００３３】
図示されてはいないが、一連のマスクおよびエッチングステップ（自己整列エッチングステップなど）が採用されて、コア領域における選択ゲートトランジスタ、周辺領域における高電圧トランジスタおよび低電圧トランジスタ、ワード線、接点、相互接続、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロホスホテトラエチルオルトシリケート（ＢＰＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）またはボロホスホシリケートガラス（ＢＰＳＧ）などの封入酸化膜などを形成する。これらのステップは、この発明に従ったメモリセルの形成中および／または形成後に行なわれてもよい。これらのステップは当該技術分野において公知である。
【００３４】
この発明を或る好ましい実施例に関して図示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および変更が浮かぶのは明らかである。特に上述の構成要素（アセンブリ、デバイス、回路など）によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語（「手段」についてのいかなる言及も含む）は、特に指示がない限り、この発明のここに示された例示的な実施例における機能を行なう開示された構造とたとえ構造的には均等ではなくても、説明された構成要素の特定された機能を行なう（つまり機能的に均等な）任意の構成要素に対応することが意図されている。加えて、この発明の特定の特徴をいくつかの実施例のうちの１つのみに関して開示してきたが、そのような特徴を他の実施例の１つ以上の他の特徴と組合せて、任意の所与のまたは特定の用途に対して所望され、有利となるようにしてもよい。
【００３５】
【産業上の利用可能性】
この発明の方法は、不揮発性半導体メモリ製作の分野において有用である。特に、この発明の方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュメモリデバイスを製作する際に有用である。
【図面の簡単な説明】
【図１ａ】 フラッシュメモリチップの先行技術のレイアウトを示す平面図である。
【図１ｂ】 先行技術のスタック型ゲートフラッシュメモリセルを示す部分断面図である。
【図２】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る一局面の断面図である。
【図３】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る別の局面の断面図である。
【図４】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作るさらに別の局面の断面図である。
【図５】 この発明に従ってチャネルドーピングが不均一な不揮発性スタック型フラッシュメモリデバイスを作る一局面の断面図である。
【図６】 この発明に従ってチャネルドーピングが不均一な不揮発性ＳＯＮＯＳフラッシュメモリデバイスを作る一局面の断面図である。
Claims (6)
- フラッシュメモリセル（３２）を製造する方法であって、
フラッシュメモリセル（３２）をその上に有する基板（３０）を提供するステップを含み、セルは０．１８μｍまたはそれ未満のゲート長を有しており、前記方法はさらに、
基板（３０）の上に自己整列ソースマスク（４８）を形成するステップを含み、マスクは、セルに隣接する基板の領域が露出してソース線が形成される開口部（５０）を有しており、前記方法はさらに、
第１の型のソースドーパントを、マスク（４８）の開口部（５０）を通して基板（３０）に注入し、ソース側注入物（５２）を形成するステップと、
マスクを基板（３０）から除去するステップと、
基板（３０）を洗浄するステップと、
ソースドーパントを注入するステップの後に、および第２の型の中間投与量ドレイン注入物を注入するステップの前に、酸素を含有する雰囲気において４００℃〜１，２００℃の温度で基板を加熱することによって、基板の上に薄い酸化物層を形成する注入前酸化ステップを行なうステップと、
前記第２の型の中間投与量ドレイン注入物を基板（３０）に注入して、フラッシュメモリセル（３２）と隣接してその両側にソース領域（５４）およびドレイン領域（５６）を形成するステップとを含み、
ソース領域（５４）はソース側注入物（５２）の下に形成され、
前記ソース側注入物（５２）を形成するステップにおける、前記ソースドーパントは、１０ｋｅＶ〜４０ｋｅＶのエネルギで、１×１０ １３ 原子／ｃｍ ２ 〜５×１０ １４ 原子／ｃｍ ２ の投与量まで注入され、
前記中間投与量ドレイン注入物は、３０ｋｅＶ〜６０ｋｅＶのエネルギで、５×１０ １３ 原子／ｃｍ ２ 〜５×１０ １５ 原子／ｃｍ ２ の投与量まで注入される、フラッシュメモリセルの製造方法。 - 注入前酸化ステップは、酸素および少なくとも１つの不活性ガスを含有する雰囲気において基板を加熱することによって行なわれる、請求項１に記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセルは窒化されたトンネル酸化物層を含む、請求項１に記載のフラッシュメモリセルの製造方法。
- 前記ソースドーパントは、１５ｋｅＶ〜３０ｋｅＶのエネルギで、５×１０１３原子／ｃｍ２〜２×１０１４原子／ｃｍ２の投与量まで注入され、
前記中間投与量ドレイン注入物は、３５ｋｅＶ〜５５ｋｅＶのエネルギで、１×１０ １４ 原子／ｃｍ ２ 〜１×１０ １５ 原子／ｃｍ ２ の投与量まで注入される、フラッシュメモリセルの製造方法。 - フラッシュメモリセル（３２）は、第１のポリ層（４２）と、第１のポリ層（４２）の上のＯＮＯ多層誘電体（４４）と、ＯＮＯ多層誘電体（４４）の上の第２のポリ層（４６）とを含む、請求項１または２に記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセル（３３）は、ＯＮＯ電荷トラッピング層（４４）と、ＯＮＯ電荷トラッピング層（４４）の上のポリ層（５８）とを含む、請求項１または２に記載のフラッシュメモリセルの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/699,972 | 2000-10-30 | ||
| US09/699,972 US6524914B1 (en) | 2000-10-30 | 2000-10-30 | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| PCT/US2001/024677 WO2002037550A1 (en) | 2000-10-30 | 2001-08-06 | Non-volatile memory with source side boron implantation |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004519092A JP2004519092A (ja) | 2004-06-24 |
| JP2004519092A5 JP2004519092A5 (ja) | 2005-04-07 |
| JP4955902B2 true JP4955902B2 (ja) | 2012-06-20 |
Family
ID=24811695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002540201A Expired - Fee Related JP4955902B2 (ja) | 2000-10-30 | 2001-08-06 | フラッシュメモリセルの製造補法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6524914B1 (ja) |
| EP (1) | EP1330840A1 (ja) |
| JP (1) | JP4955902B2 (ja) |
| KR (1) | KR100810709B1 (ja) |
| CN (1) | CN1222987C (ja) |
| AU (1) | AU2001281125A1 (ja) |
| TW (1) | TW556325B (ja) |
| WO (1) | WO2002037550A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1157419A1 (en) * | 1999-12-21 | 2001-11-28 | Koninklijke Philips Electronics N.V. | Non-volatile memory cells and periphery |
| US6653189B1 (en) * | 2000-10-30 | 2003-11-25 | Advanced Micro Devices, Inc. | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
| US6489253B1 (en) * | 2001-02-16 | 2002-12-03 | Advanced Micro Devices, Inc. | Method of forming a void-free interlayer dielectric (ILD0) for 0.18-μm flash memory technology and semiconductor device thereby formed |
| DE10148491B4 (de) * | 2001-10-01 | 2006-09-07 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiteranordnung mit Hilfe einer thermischen Oxidation und Halbleiteranordnung |
| US7074682B2 (en) * | 2003-10-01 | 2006-07-11 | Dongbuanam Semiconductor Inc. | Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench |
| KR100567757B1 (ko) * | 2003-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| US6875648B1 (en) * | 2004-07-09 | 2005-04-05 | Atmel Corporation | Fabrication of an EEPROM cell with emitter-polysilicon source/drain regions |
| KR100707200B1 (ko) * | 2005-07-22 | 2007-04-13 | 삼성전자주식회사 | 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법 |
| US7332769B2 (en) * | 2005-08-17 | 2008-02-19 | Gregorio Spadea | Non-volatile memory arrangement having nanocrystals |
| JP5434594B2 (ja) * | 2007-08-16 | 2014-03-05 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
| CN106024900A (zh) * | 2016-07-22 | 2016-10-12 | 上海华力微电子有限公司 | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 |
| CN106206748B (zh) * | 2016-08-29 | 2020-02-07 | 上海华虹宏力半导体制造有限公司 | Sonos器件及其制造方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225451A (ja) * | 1985-07-25 | 1987-02-03 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JP2585262B2 (ja) * | 1987-04-24 | 1997-02-26 | シチズン時計株式会社 | 半導体不揮発性メモリ |
| KR940010930B1 (ko) * | 1990-03-13 | 1994-11-19 | 가부시키가이샤 도시바 | 반도체장치의 제조방법 |
| US5276344A (en) | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH05110114A (ja) | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| JPH05283710A (ja) | 1991-12-06 | 1993-10-29 | Intel Corp | 高電圧ｍｏｓトランジスタ及びその製造方法 |
| JPH0685278A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体装置の製造方法 |
| US5592003A (en) | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JP3288099B2 (ja) * | 1992-12-28 | 2002-06-04 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
| JPH06291330A (ja) | 1993-03-31 | 1994-10-18 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
| JPH06296029A (ja) * | 1993-04-08 | 1994-10-21 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
| US5429970A (en) | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
| DE69413960T2 (de) | 1994-07-18 | 1999-04-01 | St Microelectronics Srl | Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung |
| US5617357A (en) * | 1995-04-07 | 1997-04-01 | Advanced Micro Devices, Inc. | Flash EEPROM memory with improved discharge speed using substrate bias and method therefor |
| CA2226015A1 (en) | 1995-07-03 | 1997-01-23 | Jeewika Chandanie Ranaweera | Method of fabricating a fast programming flash e2prom cell |
| JP2956549B2 (ja) | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
| JPH0997884A (ja) * | 1995-10-02 | 1997-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5882970A (en) * | 1995-11-03 | 1999-03-16 | United Microelectronics Corporation | Method for fabricating flash memory cell having a decreased overlapped region between its source and gate |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| US5589413A (en) | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
| JP3070466B2 (ja) * | 1996-01-19 | 2000-07-31 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5854108A (en) * | 1996-06-04 | 1998-12-29 | Advanced Micro Devices, Inc. | Method and system for providing a double diffuse implant junction in a flash device |
| KR100238199B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법 |
| TW317653B (en) * | 1996-12-27 | 1997-10-11 | United Microelectronics Corp | Manufacturing method of memory cell of flash memory |
| TW400641B (en) * | 1997-03-13 | 2000-08-01 | United Microelectronics Corp | The manufacture method of flash memory unit |
| US5888870A (en) | 1997-10-22 | 1999-03-30 | Advanced Micro Devices, Inc. | Memory cell fabrication employing an interpoly gate dielectric arranged upon a polished floating gate |
| US5933729A (en) | 1997-12-08 | 1999-08-03 | Advanced Micro Devices, Inc. | Reduction of ONO fence during self-aligned etch to eliminate poly stringers |
| US6103602A (en) * | 1997-12-17 | 2000-08-15 | Advanced Micro Devices, Inc. | Method and system for providing a drain side pocket implant |
| TW407348B (en) | 1999-02-03 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory |
| US6284603B1 (en) * | 2000-07-12 | 2001-09-04 | Chartered Semiconductor Manufacturing Inc. | Flash memory cell structure with improved channel punch-through characteristics |
-
2000
- 2000-10-30 US US09/699,972 patent/US6524914B1/en not_active Expired - Lifetime
-
2001
- 2001-08-06 JP JP2002540201A patent/JP4955902B2/ja not_active Expired - Fee Related
- 2001-08-06 WO PCT/US2001/024677 patent/WO2002037550A1/en active Application Filing
- 2001-08-06 CN CNB018178529A patent/CN1222987C/zh not_active Expired - Fee Related
- 2001-08-06 AU AU2001281125A patent/AU2001281125A1/en not_active Abandoned
- 2001-08-06 KR KR1020037005903A patent/KR100810709B1/ko not_active IP Right Cessation
- 2001-08-06 EP EP01959586A patent/EP1330840A1/en not_active Ceased
- 2001-10-08 TW TW090124784A patent/TW556325B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1471728A (zh) | 2004-01-28 |
| US6524914B1 (en) | 2003-02-25 |
| EP1330840A1 (en) | 2003-07-30 |
| JP2004519092A (ja) | 2004-06-24 |
| KR100810709B1 (ko) | 2008-03-07 |
| AU2001281125A1 (en) | 2002-05-15 |
| TW556325B (en) | 2003-10-01 |
| CN1222987C (zh) | 2005-10-12 |
| WO2002037550A1 (en) | 2002-05-10 |
| KR20030061383A (ko) | 2003-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8222684B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby | |
| JP4463954B2 (ja) | セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子 | |
| KR100295149B1 (ko) | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 | |
| JP4955902B2 (ja) | フラッシュメモリセルの製造補法 | |
| US7348626B2 (en) | Method of making nonvolatile transistor pairs with shared control gate | |
| US7414282B2 (en) | Method of manufacturing a non-volatile memory device | |
| WO2006117851A1 (ja) | 半導体装置およびその製造方法 | |
| US6465303B1 (en) | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory | |
| US6699757B1 (en) | Method for manufacturing embedded non-volatile memory with sacrificial layers | |
| JP4944352B2 (ja) | フラッシュメモリセルの製造方法 | |
| US20020106852A1 (en) | Lowered channel doping with source side boron implant for deep sub 0.18 micron flash memory cell | |
| US7687846B2 (en) | Nonvolatile memory device | |
| US7977227B2 (en) | Method of manufacturing a non-volatile memory device | |
| KR100623334B1 (ko) | 비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법,그리고 이를 이용한 반도체 소자의 제조방법 | |
| KR0161393B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| KR100472008B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20040010445A (ko) | 고전압 모오스 트랜지스터의 구조 및 그 제조방법 | |
| KR19990030937A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
| JPH10107229A (ja) | 不揮発性半導体装置およびその製造方法 | |
| KR19990026600A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071015 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120316 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4955902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |