JP4955902B2 - フラッシュメモリセルの製造補法 - Google Patents
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Description
【技術分野】
この発明は一般に、EEPROMなどのフラッシュメモリデバイスを作るための改良された方法に関する。より特定的には、この発明は、短チャネル効果が低減した、チャネルドーピングが不均一なフラッシュメモリセルの製造方法に関する。
【0002】
【背景技術】
半導体デバイスは通常、基板上または内に形成された多数の個々の構成要素を含む。そのようなデバイスはしばしば、高密度区分と低密度区分とを含む。たとえば、先行技術の図1aに示すように、フラッシュメモリ10などのメモリデバイスは、単一の基板13上に、1つ以上の高密度コア領域11と低密度周辺部分12とを含む。高密度コア領域11は通常、個々にアドレス指定可能で実質的に同一のフローティングゲートタイプのメモリセルの少なくとも1つのM×Nアレイからなり、低密度周辺部分12は通常、入力/出力(I/O)回路と、個々のセルを選択的にアドレス指定するための回路(プログラミング、読出または消去などのセルの指定された動作を行なうため、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスへ接続するためのデコーダなど)とを含む。
【0003】
先行技術の図1bは、先行技術の図1aのコア領域11における典型的なメモリセル14の部分断面図を表わす。そのようなセル14は通常、基板またはPウェル16内のソース14b、ドレイン14aおよびチャネル15と、チャネル15の上に横たわるスタック型ゲート構造14cとを含む。スタック型ゲート14cは、Pウェル16の表面上に形成された薄いゲート誘電体層17a(一般にトンネル酸化物として言及される)をさらに含む。スタック型ゲート14cはまた、トンネル酸化物17aの上に横たわるポリシリコンフローティングゲート17bと、フローティングゲート17bの上に横たわるインターポリ誘電体層17cとを含む。インターポリ誘電体層17cはしばしば、2つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物(ONO)層などの多層絶縁体である。最後に、ポリシリコンコントロールゲート17dがインターポリ誘電体層17cの上に横たわる。各スタック型ゲート14cはワード線(WL0、WL1、…、WLn)に結合され、一方、ドレイン選択トランジスタの各ドレインはビット線(BL0、BL1、…、BLn)に結合される。セル14のチャネル15は、スタック型ゲート構造14cによりチャネル15内に生じた電界に従って、ソース14bとドレイン14aとの間に電流を伝導する。周辺デコーダおよび制御回路を用いて、各メモリセル14はプログラミング、読出または消去機能のためにアドレス指定され得る。
【0004】
半導体業界では、回路速度および実装密度を高めるため、より高いデバイス密度へ向かう傾向が引続きある。これらの高密度を達成するため、半導体ウェハ上のデバイス寸法のスケーリング縮小へ向けての努力が、これまでおよび引続きなされている。スケーリングは、この意味では、デバイス構造および回路寸法を比例して縮小し、スケーリングされていないより大きなデバイスと同様のパラメータに従って機能する、より小さなデバイスを作ることを指す。そのようなスケーリングを達成するため、より小さな形状構成が必要とされる。これは、ゲート長を含む形状構成の幅および間隔を含む。
【0005】
小さな形状構成の要件は、フラッシュメモリデバイスに関連する、特に一貫した性能および信頼性に関する多数の懸念事項を提起する。たとえば、ゲート長の減少など、形状構成の大きさが減少するにつれて、大きさ(ゲート長など)の変動が増加する。つまり、大きさが減少するにつれて臨界寸法の制御を維持することは困難である。ゲート長が減少するにつれ、短チャネル効果の可能性は増加する。場合によっては、窒化されたトンネル酸化物層も、短チャネル効果の増加の一因となる。
【0006】
短チャネル効果は、ソースとドレイン間の長さが減少するにつれて起こる。短チャネル効果は、Vt減衰(Vtはしきい値電圧)、ドレイン誘導障壁低下(DIBL)、および過度のコラムリークを含む。DIBLはしばしば、短チャネルデバイスにおけるドレイン電圧の印加によって引起される。言い換えれば、ドレイン電圧は表面電位を低下させる。
【0007】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した0.18μm以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。
【0008】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、0.18μm以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Vt減衰、高DIBL、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも1つを含む望ましくない短チャネル効果を最小限に抑え、および/または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。
【0009】
この発明の一局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【0010】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、酸素および随意に少なくとも1つの不活性ガスを含有する雰囲気において基板を加熱するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、基板を加熱するステップと、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【0011】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板を洗浄するステップと、酸素および随意に少なくとも1つの不活性ガスを含有する雰囲気において基板を加熱するステップと、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するソース領域およびドレイン領域を形成するステップとを伴う。
【0012】
【発明の開示】
この発明は、チャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作ることを伴う。その結果、短チャネル効果が低減した不揮発性フラッシュメモリデバイスが提供される。この発明を、図面を参照して説明する。全体を通し、同じ参照符号は同じ要素に言及するために用いられる。
【0013】
図2−6のプロセスに関連して、この発明は理解され、その利点が認識されるであろう。図面では、同じ符号は全体を通して同じ形状構成を表わす。
【0014】
フラッシュメモリデバイスをいかにしてつくるかを示す改良された半導体製造プロセスフローを、図2−6に関連して詳細に説明する。このプロセスは基板のコア領域における活動を強調しており、それはスタック型メモリセルと選択ゲートトランジスタとが次に位置付けられる場所である。この関係では、基板が2つの領域、つまり、周辺領域とコア領域とを含む一方、基板のコア領域は2つの区域、つまりスタック型メモリセル区域を含む。
【0015】
図2を参照すると、スタック型メモリセル32とシャロートレンチアイソレーション領域41とを有する基板30が提供されている。スタック型メモリセル32は、基板30のコア領域のスタック型メモリセル区域に位置付けられている。シャロートレンチアイソレーション領域41は、二酸化シリコンまたは窒化シリコンなどの絶縁材を含んでいる。スタック型メモリセル32を有する基板30は以下のように提供されてもよいが、任意の好適なプロセスフローが採用されてもよい。
【0016】
基板30は通常、シリコン基板であり、随意にさまざまな素子、領域および/または層をその上に有し、それらには、金属層、障壁層、誘電体層、デバイス構造、活性シリコン領域または区域などの活性領域、Pウェル、Nウェル、付加的ポリシリコンゲート、ワード線、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導線、導電性プラグなどを含む能動素子および受動素子が含まれる。第1の酸化物層40が、基板30の少なくとも一部または基板30全体の上に、ドライ酸化、ウェット酸化、急速熱酸化、または化学気相成長(CVD)などの任意の好適な手段を用いて提供される。
【0017】
随意に、第1の酸化物層40は窒化物形成プロセスを用いて窒化されてもよい。場合により、窒化された第1の酸化物層40を採用することは、短チャネル効果の一因となる。この発明はこれらの効果を最小限に抑え、このため、フラッシュメモリデバイスにおける窒化された第1の酸化物層40(窒化されたトンネル酸化物層)の使用を可能にする。窒化された第1の酸化物層40はまた、トンネル酸化物の信頼性の向上の一因ともなる。
【0018】
第1のポリ層42が、その場的ドーピングプロセスなどの任意の好適なプロセスを用いて、第1の酸化物層40の上に提供される。第1のポリ層42は、ポリシリコンまたはドープされたアモルファスシリコンである。ポリシリコンはCVD手法を用いて形成される。ドープされたアモルファスシリコン層は、その場的ドーピングプロセスを用いて作られる。第1のドープされたアモルファスシリコン層42(ポリ1とも呼ばれる)は次に、スタック型メモリセルのフローティングゲートを形成する。薄い第1のドープされたアモルファスシリコン層を作るために採用されたドーパントは、リンおよび砒素のうちの少なくとも1つである。
【0019】
誘電体層44が、ポリ1層42の少なくとも一部の上に、任意の好適な手段を用いて提供される。誘電体層44は、好ましくは、3つの層、つまり酸化物層44a、窒化物層44b、および別の酸化物層44cを含むONO多層誘電体である。誘電体層は次に、スタック型メモリセル32のインターポリ誘電体層を形成する。
【0020】
第2のポリ層46が、基板の少なくとも一部の上に、任意の好適な手段を用いて提供される。第2のポリ層46は次に、スタック型メモリセルのコントロールゲートを形成する(ポリ2とも呼ばれる)。第2のポリ層46は、ポリシリコンまたはドープされたアモルファスシリコンで作られる。
【0021】
図示されてはいないが、任意の好適な手段を用いてポリ2層の部分の上に付加的な層を提供してもよい。たとえば、コバルトまたはタングステンシリサイド層をポリ2層46の少なくとも一部の上に提供してもよく、シリコンオキシナイトライド層をタングステンシリサイド層の上に提供してもよい。
【0022】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される(ゲートが規定される)。1つ以上のフォトレジストおよび/またはハードマスクおよび/または部分的に形成されたスタック型メモリセル(図示せず)をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ2層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった1つのスタック型フラッシュメモリセル32しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル32(および図6のSONOSタイプのメモリセル)は、約0.18μmまたはそれ未満の幅(ゲート長)を有していてもよい。
【0023】
プロセスフローのこの時点で、2つの代替的なプロセスフローに従って、この発明のチャネルドーピングが不均一なデバイスを作り出してもよい。双方のプロセスフローを図2−5に記載する。図2−6の図解はビット線に沿って示されている。
【0024】
図3を参照すると、注入前酸化ステップに続き、構造上にマスクが形成され、Vss線を露出したままにする。注入前酸化ステップは、酸素を含有する雰囲気において十分な期間、構造を加熱し、非常に薄い酸化物層(図示せず)を形成することを伴う。一実施例では、注入前酸化ステップは、酸素および随意に少なくとも1つの不活性ガスを含有する雰囲気の下で、約400℃〜約1,200℃の温度で約1秒〜5分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、注入前酸化ステップは、約500℃〜約1,100℃の温度の下で約10秒〜3分間、構造を加熱することを伴う。さらに別の実施例では、注入前酸化ステップは、約600℃〜約1,000℃の温度の下で約15秒〜2分間、構造を加熱することを伴う。
【0025】
マスク48を形成することは、フォトレジストまたはハードマスクを構造の上に用いて自己整列ソース(SAS)マスクをパターニングすることを伴い、さらなる処理に向けてソース線を開いた50ままにする。つまり、マスク48は基板30の上に開口部50を有し、それを通って次に形成されるソース線が形成される。
【0026】
マスクが形成された後、ホウ素などのソースドーパントが、マスク48の開口部50を通って露出したソース線へ(基板30の露出した部分へ)注入され、ソース側注入物52(不均一なチャネルドーピング)を形成する。ソースドーパントは、ポリ1またはフローティングゲートの下で部分的に拡散してもよい。ソースドーパントはp型でもn型でもよいが、好ましくはp型である。
【0027】
一実施例では、ソースドーパントは、約10keV〜約40keVのエネルギで、約1×1013原子/cm2〜約5×1014原子/cm2の投与量まで注入される。別の実施例では、ソースドーパントは、約15keV〜約30keVのエネルギで、約5×1013原子/cm2〜約2×1014原子/cm2の投与量まで注入される。さらに別の実施例では、ソースドーパントは、約15keV〜約25keVのエネルギで、約5×1013原子/cm2〜約2×1014原子/cm2の投与量まで注入される。ホウ素の代わりに、またはホウ素に加え、リンを(同じエネルギおよび投与量レベルで)注入してもよい。
【0028】
図4を参照すると、ソースドーパントの注入に続き、マスク48が除去され、随意に構造が洗浄され、随意に構造を十分な期間熱処理して、ゲートの下での(ポリ1ゲート42の下での)ホウ素52の拡散がさらに促進される。一実施例では、熱処理は、約300℃〜約1,100℃の温度の下で約1秒〜5分間、構造を加熱することを伴う。別の実施例では、熱処理は、約400℃〜約1,000℃の温度の下で約10秒〜3分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約500℃〜約900℃の温度の下で約15秒〜2分間、構造を加熱することを伴う。
【0029】
図5を参照すると、中間投与量ドレイン(MDD)注入が行なわれて、ソース54およびドレイン56領域を形成する。MDD注入は重接合部の形成を容易にする。ドーパントはp型でもn型でもよいが、好ましくはn型である。特に、ドーパントは、好ましくは、砒素またはリンなどのn+注入である。MDD注入ドーパントは、好ましくは、ソースドーパントのそれと反対である。つまり、ソースドーパントがp型である場合にはMDD注入はn型であり、ソースドーパントがn型である場合にはMDD注入はp型である。一実施例では、MDD注入は、約30keV〜約60keVのエネルギで、約5×1013原子/cm2〜約5×1015原子/cm2の投与量まで行なわれる。別の実施例では、MDD注入は、約35keV〜約55keVのエネルギで、約1×1014原子/cm2〜約1×1015原子/cm2の投与量まで行なわれる。
【0030】
別の代替的なプロセスフローは以下のように進む。図2を参照すると、スタック型メモリセル32とシャロートレンチアイソレーション領域41とを有する基板30が、ちょうど前述されたプロセスフローと同様に提供される。しかしながら、図3を参照すると、注入前酸化ステップは行なわれず、マスク48のみが構造の上に形成されて、Vss線を露出したままにする。マスク48が形成された後、ホウ素(および/またはリン)がマスク48の開口部50を通って露出したソース線へ(基板30の露出した部分へ)注入され、ソース側注入物52を形成する。図4を参照すると、ホウ素注入に続き、マスク48が除去され、随意に構造が洗浄され、注入前酸化ステップが十分な期間行なわれて、ゲートの下での(ポリ1ゲート42の下での)ホウ素52の拡散をさらに促進し、非常に薄い酸化物層(図示せず)を形成する。図5を参照すると、MDD注入が行なわれて、ソース54およびドレイン56領域を形成する。
【0031】
第1および第2の代替的なプロセスフローにおける主な違いは、第1の代替的なプロセスフローでは、注入前酸化ステップは図3に関連するステップにおいて行なわれるのに対し、第2の代替的なプロセスフローでは、注入前酸化ステップは図4に関連するステップにおいて行なわれる、ということである。他の点では、第1の代替的なプロセスについて詳細に説明された個々のステップに対するパラメータが、第2の代替的なプロセス中に採用される。
【0032】
この発明は、SONOS(シリコン酸化物窒化物酸化物シリコン)タイプのメモリデバイスにも適用可能である。図6を参照すると、この発明に従ったソース側ホウ素注入物52を有するSONOSタイプのメモリデバイス33が示されている。SONOSタイプのメモリデバイス33は、図2−5のスタック型フラッシュメモリセル32と同じ態様で処理される。このため、図6は図5に類似している。この発明は、NANDおよびNORタイプのメモリ構成の双方に適用可能である。
【0033】
図示されてはいないが、一連のマスクおよびエッチングステップ(自己整列エッチングステップなど)が採用されて、コア領域における選択ゲートトランジスタ、周辺領域における高電圧トランジスタおよび低電圧トランジスタ、ワード線、接点、相互接続、テトラエチルオルトシリケート(TEOS)、ボロホスホテトラエチルオルトシリケート(BPTEOS)、ホスホシリケートガラス(PSG)またはボロホスホシリケートガラス(BPSG)などの封入酸化膜などを形成する。これらのステップは、この発明に従ったメモリセルの形成中および/または形成後に行なわれてもよい。これらのステップは当該技術分野において公知である。
【0034】
この発明を或る好ましい実施例に関して図示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および変更が浮かぶのは明らかである。特に上述の構成要素(アセンブリ、デバイス、回路など)によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語(「手段」についてのいかなる言及も含む)は、特に指示がない限り、この発明のここに示された例示的な実施例における機能を行なう開示された構造とたとえ構造的には均等ではなくても、説明された構成要素の特定された機能を行なう(つまり機能的に均等な)任意の構成要素に対応することが意図されている。加えて、この発明の特定の特徴をいくつかの実施例のうちの1つのみに関して開示してきたが、そのような特徴を他の実施例の1つ以上の他の特徴と組合せて、任意の所与のまたは特定の用途に対して所望され、有利となるようにしてもよい。
【0035】
【産業上の利用可能性】
この発明の方法は、不揮発性半導体メモリ製作の分野において有用である。特に、この発明の方法は、EEPROMなどの不揮発性フラッシュメモリデバイスを製作する際に有用である。
【図面の簡単な説明】
【図1a】 フラッシュメモリチップの先行技術のレイアウトを示す平面図である。
【図1b】 先行技術のスタック型ゲートフラッシュメモリセルを示す部分断面図である。
【図2】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る一局面の断面図である。
【図3】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作る別の局面の断面図である。
【図4】 この発明に従ってチャネルドーピングが不均一な不揮発性フラッシュメモリデバイスを作るさらに別の局面の断面図である。
【図5】 この発明に従ってチャネルドーピングが不均一な不揮発性スタック型フラッシュメモリデバイスを作る一局面の断面図である。
【図6】 この発明に従ってチャネルドーピングが不均一な不揮発性SONOSフラッシュメモリデバイスを作る一局面の断面図である。
Claims (6)
- フラッシュメモリセル(32)を製造する方法であって、
フラッシュメモリセル(32)をその上に有する基板(30)を提供するステップを含み、セルは0.18μmまたはそれ未満のゲート長を有しており、前記方法はさらに、
基板(30)の上に自己整列ソースマスク(48)を形成するステップを含み、マスクは、セルに隣接する基板の領域が露出してソース線が形成される開口部(50)を有しており、前記方法はさらに、
第1の型のソースドーパントを、マスク(48)の開口部(50)を通して基板(30)に注入し、ソース側注入物(52)を形成するステップと、
マスクを基板(30)から除去するステップと、
基板(30)を洗浄するステップと、
ソースドーパントを注入するステップの後に、および第2の型の中間投与量ドレイン注入物を注入するステップの前に、酸素を含有する雰囲気において400℃〜1,200℃の温度で基板を加熱することによって、基板の上に薄い酸化物層を形成する注入前酸化ステップを行なうステップと、
前記第2の型の中間投与量ドレイン注入物を基板(30)に注入して、フラッシュメモリセル(32)と隣接してその両側にソース領域(54)およびドレイン領域(56)を形成するステップとを含み、
ソース領域(54)はソース側注入物(52)の下に形成され、
前記ソース側注入物(52)を形成するステップにおける、前記ソースドーパントは、10keV〜40keVのエネルギで、1×10 13 原子/cm 2 〜5×10 14 原子/cm 2 の投与量まで注入され、
前記中間投与量ドレイン注入物は、30keV〜60keVのエネルギで、5×10 13 原子/cm 2 〜5×10 15 原子/cm 2 の投与量まで注入される、フラッシュメモリセルの製造方法。 - 注入前酸化ステップは、酸素および少なくとも1つの不活性ガスを含有する雰囲気において基板を加熱することによって行なわれる、請求項1に記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセルは窒化されたトンネル酸化物層を含む、請求項1に記載のフラッシュメモリセルの製造方法。
- 前記ソースドーパントは、15keV〜30keVのエネルギで、5×1013原子/cm2〜2×1014原子/cm2の投与量まで注入され、
前記中間投与量ドレイン注入物は、35keV〜55keVのエネルギで、1×10 14 原子/cm 2 〜1×10 15 原子/cm 2 の投与量まで注入される、フラッシュメモリセルの製造方法。 - フラッシュメモリセル(32)は、第1のポリ層(42)と、第1のポリ層(42)の上のONO多層誘電体(44)と、ONO多層誘電体(44)の上の第2のポリ層(46)とを含む、請求項1または2に記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセル(33)は、ONO電荷トラッピング層(44)と、ONO電荷トラッピング層(44)の上のポリ層(58)とを含む、請求項1または2に記載のフラッシュメモリセルの製造方法。
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