KR20030061383A - 소스측 붕소 주입에 의한 비휘발성 메모리 - Google Patents
소스측 붕소 주입에 의한 비휘발성 메모리 Download PDFInfo
- Publication number
- KR20030061383A KR20030061383A KR10-2003-7005903A KR20037005903A KR20030061383A KR 20030061383 A KR20030061383 A KR 20030061383A KR 20037005903 A KR20037005903 A KR 20037005903A KR 20030061383 A KR20030061383 A KR 20030061383A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- source
- flash memory
- memory cell
- atoms
- Prior art date
Links
- 238000002513 implantation Methods 0.000 title claims description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 title description 8
- 229910052796 boron Inorganic materials 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 239000007943 implant Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims abstract description 9
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 230000008569 process Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명의 일 양상은 플래시 메모리 셀(32)의 제조 방법에 관한 것으로서, 이 방법은 그 위에 플래시 메모리 셀(32)을 갖는 기판(30)을 제공하는 단계와; 상기 기판(30) 위에 소스 라인에 대응하는 개구부(50)를 갖는 자기 정렬된 소스 마스크(48)를 형성하는 단계와; 소스 라인에 대응하는 상기 자기 정렬된 소스 마스크(48)의 개구부(50)를 통해 상기 기판(30)에 제 1 타입의 소스 도펀트(52)를 주입하는 단계와; 상기 기판(30)에서 상기 자기 정렬된 소스 마스크(48)를 제거하는 단계와; 상기 기판(30)을 세정하는 단계와; 그리고 제 2 타입의 중간 주입량 드레인 주입물을 주입하여 상기 플래시 메모리 셀(32)에 인접하게 상기 기판(30)에 소스 영역(54) 및 드레인 영역(56)을 형성하는 단계를 포함한다.
Description
반도체 디바이스들은 전형적으로 기판 상에 또는 기판 내에 형성된 다수의 개별적인 구성 요소들을 포함한다. 이러한 디바이스들은 종종 고밀도부와 저밀도부를 포함한다. 예를 들어, 종래 기술인 도 1a에 도시된 바와 같이, 플래시 메모리(10)와 같은 메모리 디바이스는 단일 기판(13)에 하나이상의 고밀도 코어 영역들(11) 및 하나의 저밀도 주변부(12)를 포함한다. 상기 고밀도 코어 영역들(11)은 전형적으로 적어도 1개의 개별적으로 어드레스가능하고, 실질적으로 동일한 부동 게이트형 메모리 셀들의 M x N 어레이로 이루어지며, 그리고 상기 저밀도 주변부(12)는 전형적으로 입/출력(I/O) 회로 및 개별적인 셀들을 선택적으로 어드레싱하기 위한 회로(예를 들어, 프로그래밍, 판독 또는 소거와 같은 지정된 셀 동작이 이루어질 수 있도록, 선택된 셀들의 소스, 게이트 및 드레인에 소정의 전압 또는임피던스를 연결하는 디코더)를 포함한다.
종래 기술인 도 1b는 종래 기술인 도 1a의 코어 영역(11) 내의 전형적인 메모리 셀(14)의 단면도를 나타낸다. 이러한 셀(14)은 전형적으로 기판 또는 P-웰(P-well)(16) 내에 소스(14b), 드레인(14a) 및 채널(15)을 포함하며, 적층 게이트 구조(14c)가 채널(15) 상부에 형성된다. 상기 적층 게이트(14c)는 또한 P-웰의 표면 상에 형성된 얇은 게이트 절연층(17a)(일반적으로 터널 옥사이드라 칭함)을 더 포함한다. 상기 적층 게이트(14c)는 상기 터널 옥사이드(17a) 상에 형성되는 폴리실리콘 부동 게이트(17b) 및 이 부동 게이트(17b) 상에 형성된 폴리간(interpoly) 절연층(17c)을 더 포함한다. 상기 폴리간 절연층(17c)은 종종 2개의 옥사이드층들 사이에 질화물층이 끼워져있는 옥사이드-나이트라이드-옥사이드(ONO)층과 같은 다층 유전체이다. 마지막으로, 상기 폴리간 절연층(17c)의 상부에 폴리실리콘 제어 게이트(17d)가 형성된다. 각각의 적층 게이트(14c)는 워드 라인(WL0, WL1,...,WLn)에 결합되며, 드레인 선택 트랜지스터들의 각 드레인은 비트 라인(BL0, BL1,..., BLn)에 결합된다. 셀(14)의 채널(15)은 적층 게이트 구조(14c)에 의해 채널(15) 내에 발생되는 전계에 따라 소스(14b)와 드레인(14a) 사이에 전류를 도통시킨다. 주변 디코더 및 제어 회로를 이용하여, 각 메모리 셀(14)은 프로그래밍, 판독 또는 소거 기능을 위해 어드레스될 수 있다.
반도체 산업에서, 회로 속도 및 실장 밀도를 증가시키기 위해 디바이스의 밀도가 점점 더 높아지고 있는 추세이다. 이러한 고밀도를 달성하기 위해, 반도체 웨이퍼 상의 디바이스들의 치수를 비례축소(scaling down)하고자 하는 노력이 계속되고 있다. 이러한 의미에서의 비례 축소는 비례 축소되지 않은 보다 큰 디바이스에 대한 파라미터들에 따라 기능하는 보다 작은 디바이스를 제조하기 위해, 디바이스 구조 및 회로 치수를 비례적으로 줄이는 것을 말한다. 이러한 비례 축소를 달성하기 위해서는, 피쳐 싸이즈들(features sizes)을 더욱 작게 할 필요가 있다. 이는 게이트 길이를 포함하는 피쳐들의 폭 및 간격을 포함한다.
이러한 작은 피쳐들에 대한 요구는, 특히 일관된 성능 및 신뢰도에 관하여 플래시 메모리 디바이스들과 관련된 많은 우려를 야기한다. 예를 들어, 게이트 길이의 감소와 같이 피쳐 싸이즈가 감소하면, (게이트 길이와 같은) 싸이즈에 있어서의 편차가 증가하게 된다. 즉, 싸이즈가 감소할 때 임계 치수 제어를 유지하기가 어려워진다. 게이트 길이가 감소함에 따라, 쇼트 채널 효과의 가능성이 증가한다. 일부 경우에서, 질화된 터널 옥사이드층 또한 쇼트 채널 효과 증가의 원인이 된다.
쇼트 채널 효과는 소스와 드레인 간의 길이가 감소할 때 발생한다. 쇼트 채널 효과는 Vt(임계 전압) 감쇠(rolloff), 드레인 유도 장벽 저하(DIBL) 및 과도한 칼럼 누설을 포함한다. DIBL은 쇼트 채널 디바이스들에서 드레인 전압의 인가에 의해 종종 야기된다. 다시 말해, 드레인 전압은 표면 전위를 떨어뜨린다.
상기 우려사항 및 문제점에 비추어볼 때, 집적도 증가에 의해 품질이 개선된 플래시 메모리 셀들, 특히 쇼트 채널 효과를 감소시키는 서브(sub) 0.18㎛ 플래시 메모리 셀들을 제공할 필요가 있다.
본 발명은 일반적으로 EEPROM들과 같은 플래시 메모리 디바이스를 제조하는 개선된 방법에 관한 것이다. 특히, 본 발명은 비균일(non-uniform) 채널 도핑을 행하여 쇼트 채널 효과(short channel effects)를 감소시킨 비휘발성 플래시 메모리 디바이스에 관한 것이다.
도 1a는 종래 기술에 따른 플래시 메모리 칩의 레이아웃을 예시하는 평면도이고;
도 1b는 종래 기술에 따른 적층 게이트 플래시 메모리 셀을 예시하는 단면도이고;
도 2는 본 발명에 따른 비균일 채널 도핑을 행하여 비휘발성 플래시 메모리 디바이스를 제조하는 일 양상의 단면도이고;
도 3은 본 발명에 따른 비균일 채널 도핑을 행하여 비휘발성 플래시 메모리 디바이스를 제조하는 다른 양상의 단면도이고;
도 4는 본 발명에 따른 비균일 채널 도핑을 행하여 비휘발성 플래시 메모리 디바이스를 제조하는 또다른 양상의 단면도이고;
도 5는 본 발명에 따른 비균일 채널 도핑을 행하여 비휘발성 적층 플래시 메모리 디바이스를 제조하는 일 양상의 단면도이고;
도 6은 본 발명에 따른 비균일 채널 도핑을 행하여 비휘발성 SONOS 플래시 메모리 디바이스를 제조하는 일 양상의 단면도이다.
본 발명의 결과로서, 비휘발성 플래시 메모리 디바이스 제조가 개선됨으로써신뢰성을 개선시킨 디바이스를 생산할 수 있다. 비균일 채널 도핑을 제공하는 본 발명의 방법을 이용함으로써, 쇼트 채널 효과를 감소시키는 서브 0.18㎛ 척도의 플래시 메모리 디바이스의 형성이 용이해진다. 특히, 본 발명은 비휘발성 플래시 메모리 디바이스를 더욱 비례 축소할 수 있게 하고, Vt 감쇠, 높은 DIBL, 과도한 칼럼 누설 및 제품 어레이에서의 게이트 길이의 변동 중 적어도 하나를 포함하는 바람직하지 않은 쇼트 채널 효과를 최소화하거나 없애준다. 질화된 터널 옥사이드층의 사용으로 야기되는 바람직하지 않은 쇼트 채널 효과 또한 최소화된다.
본 발명의 일 양상은 플래시 메모리 셀의 제조 방법에 관한 것으로서, 상기 방법은 그 위에 플래시 메모리 셀을 갖는 기판을 제공하는 단계와; 상기 기판 위에 소스 라인에 대응하는 개구부(opening)를 갖는 자기 정렬된 소스 마스크를 형성하는 단계와; 소스 라인에 대응하는 상기 자기 정렬된 소스 마스크의 개구부를 통해 상기 기판에 제 1 타입의 소스 도펀트(dopant)를 주입하는 단계와; 상기 기판에서 상기 자기 정렬된 소스 마스크를 제거하는 단계와; 상기 기판을 세정(cleaning)하는 단계와; 그리고 제 2 타입의 중간 주입량 드레인 주입물을 주입하여 플래시 메모리 셀에 인접하게 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 다른 양상은 플래시 메모리 셀의 제조 방법에 관한 것으로서, 상기 방법은 그 위에 플래시 메모리 셀을 갖는 기판을 제공하는 단계와; 산소 및 선택적으로 적어도 하나의 비활성 기체를 함유하는 분위기에서 상기 기판에 열을 가하는 단계와; 상기 기판 위에 소스 라인에 대응하는 개구부를 갖는 자기 정렬된 소스 마스크를 형성하는 단계와; 소스 라인에 대응하는 상기 자기 정렬된 소스 마스크의 개구부를 통해 상기 기판에 제 1 타입의 소스 도펀트를 주입하는 단계와; 상기 기판에서 상기 자기 정렬된 소스 마스크를 제거하는 단계와; 상기 기판을 세정하는 단계와; 상기 기판에 열을 가하는 단계와; 그리고 제 2 타입의 중간 주입량 드레인 주입물을 주입하여 플래시 메모리 셀에 인접하게 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 또다른 양상은 플래시 메모리 셀의 제조 방법에 관한 것으로서, 상기 방법은 그 위에 플래시 메모리 셀을 갖는 기판을 제공하는 단계와; 상기 기판 위에 소스 라인에 대응하는 개구부를 갖는 자기 정렬된 소스 마스크를 형성하는 단계와; 소스 라인에 대응하는 상기 자기 정렬된 소스 마스크의 개구부를 통해 상기 기판에 제 1 타입의 소스 도펀트를 주입하는 단계와; 상기 기판에서 상기 자기 정렬된 소스 마스크를 제거하는 단계와; 상기 기판을 세정하는 단계와; 산소 및 선택적으로 적어도 하나의 비활성 기체를 포함하는 공기중에서 상기 기판에 열을 가하는 단계와; 그리고 제 2 타입의 중간 주입량 드레인 주입물을 주입하여 플래시 메모리 셀에 인접하게 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명은 비균일 채널 도핑을 행하여 비휘발성 플래시 메모리 디바이스를 제조하는 것을 수반한다. 결과로서, 쇼트 채널 효과를 감소시키는 비휘발성 플래시 메모리 디바이스가 제공된다. 본 발명은 도면들을 참조하여 설명되며, 이 도면들에서 동일한 참조 부호들은 도면 전체에 걸쳐 동일한 요소들을 나타내는데 사용된다.
본 발명은 도 2 내지 6의 공정과 결합하여 이해될 수 있으며, 본 발명의 장점들을 알 수 있을 것이며, 여기서 동일한 부호들은 전체에 걸쳐 동일한 배선폭을 나타낸다.
도 2 내지 6과 결합하여 플래시 메모리 디바이스의 제조법을 예시하는 개선된 반도체 제조 공정 흐름이 상세하게 설명된다. 이 공정은 기판의 코어 영역에서의 활동을 강조하며, 코어 영역은 적층 메모리 셀 및 선택 게이트 트랜지스터가 후속하여 위치하는 곳이다. 이와 관련하여, 상기 기판이 두 영역 즉, 주변 영역과 코어 영역을 포함하고, 상기 기판의 코어 영역은 두 구역 즉, 적층 메모리 셀 구역을 포함한다.
도 2를 참조하면, 적층 메모리 셀(32) 및 얕은 트렌치 절연부(41)를 갖는 기판(30)이 제공된다. 상기 적층 메모리 셀(32)은 상기 기판(30)의 코어 영역의 적층 메모리 셀 구역에 위치한다. 상기 얕은 트렌치 절연부(41)는 실리콘 다이옥사이드 또는 실리콘 나이트라이드와 같은 절연 물질을 포함한다. 비록 어떤 적절한 공정 흐름이라도 이용될 수 있지만, 적층 메모리 셀(32)을 갖는 상기 기판(30)은 다음과 같이 제공될 수 있다.
상기 기판(30)은 전형적으로 실리콘 기판이며, 이 실리콘 기판은 그 위에 금속층, 장벽층, 유전체층, 디바이스 구조, 활성 실리콘 영역 또는 구역과 같은 활성 영역, 활성 요소 및 P 웰, N 웰, 추가적인 폴리실리콘 게이트, 워드라인, 소스 영역, 드레인 영역, 비트라인, 베이스, 이미터, 콜렉터, 전도성 라인, 전도성 플러그 등을 포함하는 수동 요소를 포함하는 다양한 요소들, 영역들 및/또는 층들을 선택적으로 갖는다. 건식 산화, 습식 산화, 급속 열 산화(rapid thermal oxidation) 또는 화학증착(CVD)과 같은 어떤 적절한 수단을 사용하여, 상기 기판(30)의 적어도 일부에 또는 상기 기판(30) 전체에 제 1 옥사이드층(40)이 제공된다.
선택적으로, 상기 제 1 옥사이드층(40)은 질화 공정(nitridation process)을이용하여 질소화될 수 있다. 일부 경우, 질소화 제 1 옥사이드층(40)의 사용은 쇼트 채널 효과의 원인이 된다. 본 발명은 이 효과를 최소화함으로써, 플래시 메모리 디바이스의 질소화 제 1 옥사이드층(40)(질화된 터널 옥사이드층)의 사용을 가능하게 해준다. 상기 질소화 제 1 옥사이드층(40)은 또한 터널 옥사이드 신뢰성을 개선기킨다.
원위치 도핑(in situ doping) 공정과 같은 어떤 적절한 공정을 이용하여 상기 제 1 옥사이드층(40) 위에 제 1 폴리층(poly layer)(42)이 제공된다. 상기 제 1 폴리층(42)은 폴리실리콘 또는 도핑된 비정질 실리콘이다. 폴리실리콘은 CVD 기술을 이용하여 형성된다. 상기 도핑된 비정질 실리콘층은 원위치 도핑 공정을 이용하여 형성된다. 제 1 도핑된 비정질 실리콘층(42)(폴리 1이라고도 칭함)은 후속하여 적층 메모리 셀의 부동 게이트를 형성한다. 얇은 제 1 도핑된 비정질 실리콘층을 형성하는데 이용되는 도펀트는 인 또는 비소 중 적어도 하나이다.
어떤 적절한 수단을 이용하여 상기 폴리 1 층(42)의 적어도 일부 위에 유전체층(44)이 제공된다. 상기 유전체층(44)은 바람직하게는 3개의 층 즉, 옥사이드 층(44a), 나이트라이드층(44b) 및 다른 옥사이드층(44c)을 포함하는 ONO 다층 유전체이다. 상기 유전체층은 후속하여 적층 메모리 셀(32)의 폴리간 유전체층을 형성한다.
어떤 적절한 수단을 이용하여 상기 기판의 적어도 일부 위에 제 2 폴리층(46)이 제공된다. 상기 제 2 폴리층(46)은 후속하여 상기 적층 메모리 셀(폴리 2라고도 칭함)의 제어 게이트를 형성한다. 상기 제 2 폴리층(46)은 폴리실리콘또는 도핑된 비정질 실리콘으로 형성된다.
비록 도시되지는 않았지만, 어떤 적절한 수단을 이용하여 상기 폴리 2 층의 부분 위에 추가적인 층들이 제공될 수 있다. 예를 들어, 상기 폴리 2 층(46)의 적어도 일부 위에 코발트 또는 텅스텐 실리사이드(silicide) 층이 제공될 수 있고, 상기 텅스텐 실리사이드층 위에 실리콘 옥시나이트라이드 층이 제공될 수 있다.
(게이트들이 정의된) 이 구조의 코어 영역의 적층 메모리 셀 구역에서 메모리 셀들을 형성하기 위해 다양한 적절한 마스킹 또는 식각 단계들이 이용된다. 마스크로서 하나이상의 포토레지스트 및/또는 하드 마스크 및/또는 부분적으로 형성된 적층 메모리 셀(도시되지 않음)이 이용될 수 있다. 식각은 전형적으로 식각 선택도를 최대화하기 위해 층별로 수행된다. 예를 들어, 상기 폴리 2 층은 옥사이드층의 식각과 다른 식각 화학을 이용하여 식각된다. 비록 단지 하나의 적층 플래시 메모리 셀(32)이 도시되지만, 이 구조의 코어 영역에 다수의 셀들이 형성된다. 개시하기 전에 선택적으로 상기 구조를 세정한다. 상기 적층 플래시 메모리 셀(32)(및 도 6의 SONOS 타입 메모리 셀)은 약 0.18㎛ 이하의 폭(게이트 길이)을 가질 수 있다.
공정 흐름의 이 시점에서, 본 발명의 비균일 채널 도핑된 디바이스를 생산하기 위해 2개의 대안적인 공정 흐름이 뒤따른다. 도 2 내지 5에 두 공정 흐름이 설명된다. 도 2 내지 6의 예시는 비트라인을 따라서 도시된다.
도 3을 참조하면, 주입전(pre-implant) 산화 단계 다음에 Vss 라인을 노출시킨 구조 위에 마스크를 형성하는 단계가 온다. 상기 주입전 산화 단계는 매우 얇은옥사이드층(도시되지 않음)을 형성하기에 충분한 시간 주기 동안 산소를 함유하는 공기중에서 상기 구조에 열을 가하는 단계를 수반한다. 일 실시예에 있어서, 상기 주입전 산화 단계는 산소 및 선택적으로 적어도 하나의 비활성 기체를 포함하는 공기중에서 약 400℃ 내지 약 1,200℃의 온도에서 약 1초 내지 5분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다. 비활성 기체는 니트로겐, 헬륨, 네온, 아르곤, 크립톤 및 크세논을 포함한다. 다른 실시예에 있어서, 상기 주입전 산화 단계는 약 500℃ 내지 약 1,100℃의 온도하에서 약 10초 내지 3분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다. 또다른 실시예에 있어서, 상기 주입전 산화 단계는 약 600℃ 내지 약 1,000℃의 온도하에서 약 15초 내지 2분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다.
상기 마스크(48)의 형성은 포토레지스트 또는 하드 마스크를 이용하여 상기 구조 위의 자기 정렬된 소스(SAS) 마스크를 패터닝하는 단계를 포함하며, 추가 공정을 위해 소스 라인 개구부(50)를 남긴다. 즉, 마스크(48)는 상기 기판(30) 위에 개구부(50)를 가지며, 이를 통해 후속하여 형성되는 소스 라인이 형성된다.
상기 마스크가 형성된 후, 상기 마스크(48)의 개구부(50)를 통해 노출된 소스 라인(기판(30)의 노출된 부분)에 붕소와 같은 소스 도펀트가 주입되어, 소스측 주입(52)(비균일 채널 도핑)을 형성한다. 상기 소스 도펀트는 폴리 1 또는 부동 게이트의 밑으로 부분적으로 확산한다. 상기 소스 도펀트는 p 타입 또는 n 타입일 수 있으나, 바람직하게는 p 타입이다.
일 실시예에 있어서, 상기 소스 도펀트는 약 10keV 내지 약 40keV의 에너지에서 약 1x1013atoms/cm2내지 약 5x1014atoms/cm2의 주입량으로 주입된다. 다른 실시예에 있어서, 상기 소스 도펀트는 약 15keV 내지 약 30keV의 에너지에서 약 5x1013atoms/cm2내지 약 2x1014atoms/cm2의 주입량으로 주입된다. 또다른 실시예에 있어서, 상기 소스 도펀트는 약 15keV 내지 약 25keV의 에너지에서 약 5x1013atoms/cm2내지 약 2x1014atoms/cm2의 주입량으로 주입된다. 붕소 대신에 또는 붕소에 추가하여, (동일한 에너지 및 주입량 레벨에서) 인이 주입될 수도 있다.
도 4를 참조하면, 상기 소스 도펀트 주입 다음에 상기 마스크(48)의 제거, 선택적으로 상기 구조의 세정 및 선택적으로 게이트(폴리 1 게이트(42)) 아래의 붕소(52)의 확산을 더 촉진시키기 위해 충분한 시간 주기 동안 상기 구조에 열 처리하는 단계가 온다. 일 실시예에 있어서, 상기 열 처리는 약 300℃ 내지 약 1,100℃의 온도하에서 약 1초 내지 5분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다. 다른 실시예에 있어서, 상기 열 처리는 약 400℃ 내지 약 1,000℃의 온도하에서 약 10초 내지 3분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다. 또다른 실시예에 있어서, 상기 열 처리는 약 500℃ 내지 약 900℃의 온도하에서 약 15초 내지 2분의 시간 동안 상기 구조에 열을 가하는 단계를 수반한다.
도 5를 참조하면, 소스(54) 및 드레인(56) 영역을 형성하는 중간 주입량 드레인(medium dosage drain; MDD) 주입이 수행된다. 상기 MDD 주입은 중하 접합(heavy junction)의 형성을 용이하게 해준다. 도펀트는 p 타입 또는 n 타입일 수 있으나, 바람직하게는 n 타입이다. 특히, 상기 도펀트는 바람직하게는 비소 또는 인과 같은 n+ 주입이다. 상기 MDD 주입 도펀트는 바람직하게는 소스 도펀트와 반대이다 즉, 상기 MDD 주입은 소스 도펀트가 p 타입이면 n 타입이고, 소스 도펀트가 n 타입이면, p 타입이다. 일 실시예에 있어서, 상기 MDD 주입은 약 30keV 내지 약 60keV의 에너지에서 약 5x1013atoms/cm2내지 약 5x1015atoms/cm2의 주입량으로 수행된다. 다른 실시예에 있어서, 상기 MDD 주입은 약 35keV 내지 약 55keV의 에너지에서 약 1x1014atoms/cm2내지 약 1x1015atoms/cm2의 주입량으로 주입된다.
다른 대안적인 공정 흐름은 다음과 같이 개시한다. 도 2를 참조하면, 전술된 공정 흐름과 같이, 적층 메모리 셀(32) 및 얕은 트렌치 절연부(41)를 갖는 기판(30)이 제공된다. 그러나, 도 3을 참조하면, 주입전 산화 단계가 수행되지 않고, 단지 Vss 라인을 노출시킨 구조 위에 마스크(48)가 형성된다. 상기 마스크(48)가 형성된 후에, 상기 마스크(48)의 개구부(50)를 통해 노출된 소스 라인(기판(30)의 노출된 부분)에 붕소(및/또는 인)가 주입되어, 소스측 주입(52)을 형성한다. 도 4를 참조하면, 붕소 주입 다음에 상기 마스크(48)를 제거하는 단계, 선택적으로 상기 구조를 세정하는 단계 및 상기 게이트(폴리 1 게이트(42)) 아래에 붕소(52)의 확산을 더 촉진시키고 매우 얇은 옥사이드층(도시되지 않음)을 형성하기 위해 충분한 시간 주기 동안 주입전 산화 단계를 수행하는 단계가 온다. 도 5를 참조하면, 소스(54) 및 드레인(56) 영역을 형성하는 MDD 주입이 수행된다.
상기 제 1 및 제 2 대안적인 공정 흐름의 주요한 차이점은, 상기 제 1 대안적인 공정 흐름에서는 주입전 산화 단계가 도 3과 관계되는 단계들로 수행되는 반면, 상기 제 2 대안적인 공정 흐름에서는 주입전 산화 단계가 도 4와 관계되는 단계들로 수행된다는 점이다. 다른 점에서, 상기 제 1 대안적인 공정에 대해 상세하게 설명된 개별 단계들에 대한 파라미터들은 상기 제 2 대안적인 공정 동안 사용된다.
본 발명은 또한 SONOS(실리콘 옥사이드 나이트라이드 옥사이드 실리콘) 타입 메모리 디바이스에 적용가능하다. 도 6을 참조하면, 본 발명에 따라 소스측 붕소 주입(52)을 갖는 SONOS 타입 메모리 디바이스(33)가 도시된다. 상기 SONOS 타입 메모리 디바이스(33)는 도 2 내지 5의 적층 플래시 메모리 셀(32)과 동일한 방식으로 공정된다. 따라서, 도 6은 도 5와 유사하다. 본 발명은 NAND 및 NOR 타입 메모리 구성 둘다에 적용가능하다.
도시하지는 않았지만, 코어 영역의 선택 게이트 트랜지스터, 주변 영역의 고전압 트랜지스터 및 저전압 트랜지스터, 워드라인, 접촉점, 배선, 테트라에틸오르토실리케이트(tetraethyorthosilicate; TEOS), 보로포스포테트라에틸오르토실리케이트(borophosphotetraethylorthosilicate; BPTEOS), 포스포실리케이트 글래스(phosphosilicate glass; PSG) 또는 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG)와 같은 밀봉형(encapsulating) 옥사이드 필름 등을 형성하기 위해 (자기 정렬된 식각 단계들과 같은) 일련의 마스크 및 식각 단계들이 이용된다. 이 단계들은 본 발명에 따른 메모리 셀의 형성 동안 및/또는 후에 수행될 수 있다. 이 단계들은 이 기술분야에 공지되어 있다.
비록 본 발명이 어떤 바람직한 실시예 또는 실시예들에 관하여 도시되고 설명되었지만, 이 설명 및 첨부 도면들을 읽고 이해했을 때 이 기술분야의 당업자들에게 등가 변형 및 수정이 발생할 것임이 명백하다. 특히 상기 설명된 구성 요소(조립부품, 디바이스, 회로 등)에 의해 수행되는 다양한 기능들에 대해서, 비록 본원에 예시된 본 발명의 예시적인 실시예들에서 기능을 수행하는 개시된 구조에 구조적으로 등가는 아니지만, 이러한 구성 요소들을 설명하는데 이용되는 ("수단"에 대한 어떤 참조를 포함하는) 용어는 다른 규정이 없는 한, 설명된 구성 요소의 특정 기술을 수행하는(즉, 기능적으로 등가인) 어떤 구성 요소에 대응시키고자 한다. 또한, 본 발명의 특별한 특성들은 몇몇 실시예들 중 단지 하나의 실시예에 관해 개시되었고, 이러한 특성은 바람직한 다른 실시예들의 하나이상의 다른 특성들 및 소정 또는 특정 응용에 대한 장점과 결합될 수 있다.
본 발명의 방법은 비휘발성 반도체 메모리 제조 분야에 유용하다. 특히, 본 발명의 방법은 EEPROM과 같은 비휘발성 플래시 메모리 디바이스에 유용하다.
Claims (10)
- 플래시 메모리 셀(32)의 제조 방법으로서,그 위에 플래시 메모리 셀(32)을 갖는 기판(30)을 제공하는 단계와;상기 기판(30) 위에 소스 라인에 대응하는 개구부(50)를 갖는 자기 정렬된 소스 마스크(48)를 형성하는 단계와;상기 소스 라인에 대응하는 상기 자기 정렬된 소스 마스크(48)의 상기 개구부(50)를 통해 상기 기판(30)에 제 1 타입의 소스 도펀트(52)를 주입하는 단계와;상기 기판(30)에서 상기 자기 정렬된 소스 마스크를 제거하는 단계와;상기 기판(30)을 세정하는 단계와; 그리고제 2 타입의 중간 주입량 드레인 주입물을 주입하여 상기 플래시 메모리 셀(32)에 인접하게 상기 기판(30)에 소스 영역(54) 및 드레인 영역(56)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 기판(30) 위에 상기 자기 정렬된 소스 마스크(48)를 형성하기 전에 주입전 산화 단계를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 소스 도펀트를 주입한 후 그리고 상기 중간 주입량 드레인 주입물을 주입하기 전에 주입전 산화 단계를 수행하는 단계를 더 포함하는 것을특징으로 하는 방법.
- 제 1 항에 있어서, 소스 도펀트를 주입한 후 그리고 상기 중간 주입량 드레인 주입물을 주입하기 전에 열 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 소스 도펀트는 약 15keV 내지 약 30keV의 에너지에서 약 5x1013atoms/cm2내지 약 2x1014atoms/cm2의 주입량으로 주입되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 중간 주입량 드레인 주입은 약 30keV 내지 약 60keV의 에너지에서 약 5x1013atoms/cm2내지 약 5x1015atoms/cm2의 주입량으로 주입되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 플래시 메모리 셀(32)은 제 1 폴리층(42), 이 제 1 폴리층(42) 위에 ONO 다층 유전체(44) 및 이 ONO 다층 유전체(44) 위에 제 2 폴리층(46)을 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 플래시 메모리 셀(33)은 ONO 전하 트래핑층(44) 및이 ONO 전하 트래핑층(44) 위에 폴리층(58)을 포함하는 것을 특징으로 하는 방법.
- 플래시 메모리 셀(32)의 제조 방법으로서,그 위에 플래시 메모리 셀(32)을 갖는 기판(30)을 제공하는 단계와;산소 및 선택적으로 적어도 하나의 비활성 기체를 함유하는 분위기에서 약 400℃ 내지 약 1,200℃의 온도로 상기 기판(30)에 열을 가하는 단계와;상기 기판(30) 위에 소스 라인에 대응하는 개구부(50)를 갖는 자기 정렬된 소스 마스크(48)를 형성하는 단계와;소스 라인에 대응하는 상기 자기 정렬된 소스 마스크(48)의 개구부(50)를 통해 상기 기판(30)에 제 1 타입의 소스 도펀트(52) - 상기 소스 도펀트는 약 10keV 내지 약 40keV의 에너지에서 약 1x1013atoms/cm2내지 약 5x1014atoms/cm2의 주입량으로 주입된다 - 를 주입하는 단계와;상기 기판(30)에서 상기 자기 정렬된 소스 마스크(48)를 제거하는 단계와;상기 기판(30)을 세정하는 단계와;약 300℃ 내지 약 1,100℃의 온도로 상기 기판(30)에 열을 가하는 단계와; 그리고제 2 타입의 중간 주입량 드레인 주입물을 주입하여 상기 플래시 메모리 셀(32)에 인접하게 상기 기판(30)에 소스 영역(54) 및 드레인 영역(56)을 형성하는 단계를 포함하며, 여기서 상기 중간 주입량 드레인 주입은 약 30keV 내지 약 60keV의 에너지에서 약 5x1013atoms/cm2내지 약 5x1015atoms/cm2의 주입량으로 주입되는 것을 특징으로 하는 방법.
- 플래시 메모리 셀(32)의 제조 방법으로서,그 위에 플래시 메모리 셀(32)을 갖는 기판(30)을 제공하는 단계와;상기 기판(30) 위에 소스 라인에 대응하는 개구부(50)를 갖는 자기 정렬된 소스 마스크(48)를 형성하는 단계와;소스 라인에 대응하는 상기 자기 정렬된 소스 마스크(48)의 개구부(50)를 통해 상기 기판(30)에 제 1 타입의 소스 도펀트(52) - 상기 소스 도펀트는 약 10keV 내지 약 40keV의 에너지에서 약 1x1013atoms/cm2내지 약 5x1014atoms/cm2의 주입량으로 주입된다 - 를 주입하는 단계와;상기 기판(30)에서 상기 자기 정렬된 소스 마스크(48)를 제거하는 단계와;상기 기판(30)을 세정하는 단계와;산소 및 선택적으로 적어도 하나의 비활성 기체를 함유하는 분위기에서 약 400℃ 내지 약 1,200℃의 온도로 상기 기판(30)에 열을 가하는 단계와; 그리고제 2 타입의 중간 주입량 드레인 주입물을 주입하여 상기 플래시 메모리 셀(32)에 인접하게 상기 기판(30)에 소스 영역(54) 및 드레인 영역(56)을 형성하는 단계를 포함하며, 여기서 상기 중간 주입량 드레인 주입물은 약 30keV 내지 약 60keV의 에너지에서 약 5x1013atoms/cm2내지 약 5x1015atoms/cm2의 주입량으로 주입되는 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/699,972 | 2000-10-30 | ||
| US09/699,972 US6524914B1 (en) | 2000-10-30 | 2000-10-30 | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| PCT/US2001/024677 WO2002037550A1 (en) | 2000-10-30 | 2001-08-06 | Non-volatile memory with source side boron implantation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030061383A true KR20030061383A (ko) | 2003-07-18 |
| KR100810709B1 KR100810709B1 (ko) | 2008-03-07 |
Family
ID=24811695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020037005903A KR100810709B1 (ko) | 2000-10-30 | 2001-08-06 | 소스측 붕소 주입에 의한 비휘발성 메모리 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6524914B1 (ko) |
| EP (1) | EP1330840A1 (ko) |
| JP (1) | JP4955902B2 (ko) |
| KR (1) | KR100810709B1 (ko) |
| CN (1) | CN1222987C (ko) |
| AU (1) | AU2001281125A1 (ko) |
| TW (1) | TW556325B (ko) |
| WO (1) | WO2002037550A1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518742A (ja) * | 1999-12-21 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性のメモリーセルと周辺部 |
| US6653189B1 (en) * | 2000-10-30 | 2003-11-25 | Advanced Micro Devices, Inc. | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
| US6489253B1 (en) * | 2001-02-16 | 2002-12-03 | Advanced Micro Devices, Inc. | Method of forming a void-free interlayer dielectric (ILD0) for 0.18-μm flash memory technology and semiconductor device thereby formed |
| DE10148491B4 (de) * | 2001-10-01 | 2006-09-07 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiteranordnung mit Hilfe einer thermischen Oxidation und Halbleiteranordnung |
| US7074682B2 (en) * | 2003-10-01 | 2006-07-11 | Dongbuanam Semiconductor Inc. | Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench |
| KR100567757B1 (ko) * | 2003-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| US6875648B1 (en) * | 2004-07-09 | 2005-04-05 | Atmel Corporation | Fabrication of an EEPROM cell with emitter-polysilicon source/drain regions |
| KR100707200B1 (ko) * | 2005-07-22 | 2007-04-13 | 삼성전자주식회사 | 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법 |
| US7332769B2 (en) * | 2005-08-17 | 2008-02-19 | Gregorio Spadea | Non-volatile memory arrangement having nanocrystals |
| WO2009022741A1 (ja) * | 2007-08-16 | 2009-02-19 | Nec Corporation | 不揮発性半導体メモリ装置 |
| CN106024900A (zh) * | 2016-07-22 | 2016-10-12 | 上海华力微电子有限公司 | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 |
| CN106206748B (zh) * | 2016-08-29 | 2020-02-07 | 上海华虹宏力半导体制造有限公司 | Sonos器件及其制造方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225451A (ja) * | 1985-07-25 | 1987-02-03 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JP2585262B2 (ja) * | 1987-04-24 | 1997-02-26 | シチズン時計株式会社 | 半導体不揮発性メモリ |
| KR940010930B1 (ko) * | 1990-03-13 | 1994-11-19 | 가부시키가이샤 도시바 | 반도체장치의 제조방법 |
| US5276344A (en) | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH05110114A (ja) | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| JPH05283710A (ja) | 1991-12-06 | 1993-10-29 | Intel Corp | 高電圧ｍｏｓトランジスタ及びその製造方法 |
| JPH0685278A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体装置の製造方法 |
| JP3288099B2 (ja) * | 1992-12-28 | 2002-06-04 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
| US5592003A (en) | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JPH06291330A (ja) | 1993-03-31 | 1994-10-18 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
| JPH06296029A (ja) * | 1993-04-08 | 1994-10-21 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
| US5429970A (en) | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
| EP0696050B1 (en) | 1994-07-18 | 1998-10-14 | STMicroelectronics S.r.l. | EPROM and Flash-EEPROM non-volatile memory and method of manufacturing the same |
| US5617357A (en) * | 1995-04-07 | 1997-04-01 | Advanced Micro Devices, Inc. | Flash EEPROM memory with improved discharge speed using substrate bias and method therefor |
| CA2226015A1 (en) | 1995-07-03 | 1997-01-23 | Jeewika Chandanie Ranaweera | Method of fabricating a fast programming flash e2prom cell |
| JP2956549B2 (ja) * | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
| JPH0997884A (ja) * | 1995-10-02 | 1997-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5882970A (en) * | 1995-11-03 | 1999-03-16 | United Microelectronics Corporation | Method for fabricating flash memory cell having a decreased overlapped region between its source and gate |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| US5589413A (en) | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
| JP3070466B2 (ja) * | 1996-01-19 | 2000-07-31 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5854108A (en) * | 1996-06-04 | 1998-12-29 | Advanced Micro Devices, Inc. | Method and system for providing a double diffuse implant junction in a flash device |
| KR100238199B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법 |
| TW317653B (en) * | 1996-12-27 | 1997-10-11 | United Microelectronics Corp | Manufacturing method of memory cell of flash memory |
| TW400641B (en) * | 1997-03-13 | 2000-08-01 | United Microelectronics Corp | The manufacture method of flash memory unit |
| US5888870A (en) | 1997-10-22 | 1999-03-30 | Advanced Micro Devices, Inc. | Memory cell fabrication employing an interpoly gate dielectric arranged upon a polished floating gate |
| US5933729A (en) | 1997-12-08 | 1999-08-03 | Advanced Micro Devices, Inc. | Reduction of ONO fence during self-aligned etch to eliminate poly stringers |
| US6103602A (en) * | 1997-12-17 | 2000-08-15 | Advanced Micro Devices, Inc. | Method and system for providing a drain side pocket implant |
| TW407348B (en) | 1999-02-03 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory |
| US6284603B1 (en) * | 2000-07-12 | 2001-09-04 | Chartered Semiconductor Manufacturing Inc. | Flash memory cell structure with improved channel punch-through characteristics |
-
2000
- 2000-10-30 US US09/699,972 patent/US6524914B1/en not_active Expired - Lifetime
-
2001
- 2001-08-06 CN CNB018178529A patent/CN1222987C/zh not_active Expired - Fee Related
- 2001-08-06 KR KR1020037005903A patent/KR100810709B1/ko not_active IP Right Cessation
- 2001-08-06 AU AU2001281125A patent/AU2001281125A1/en not_active Abandoned
- 2001-08-06 WO PCT/US2001/024677 patent/WO2002037550A1/en active Application Filing
- 2001-08-06 JP JP2002540201A patent/JP4955902B2/ja not_active Expired - Fee Related
- 2001-08-06 EP EP01959586A patent/EP1330840A1/en not_active Ceased
- 2001-10-08 TW TW090124784A patent/TW556325B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW556325B (en) | 2003-10-01 |
| KR100810709B1 (ko) | 2008-03-07 |
| CN1222987C (zh) | 2005-10-12 |
| US6524914B1 (en) | 2003-02-25 |
| EP1330840A1 (en) | 2003-07-30 |
| JP4955902B2 (ja) | 2012-06-20 |
| JP2004519092A (ja) | 2004-06-24 |
| AU2001281125A1 (en) | 2002-05-15 |
| CN1471728A (zh) | 2004-01-28 |
| WO2002037550A1 (en) | 2002-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4463954B2 (ja) | セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子 | |
| US6541816B2 (en) | Planar structure for non-volatile memory devices | |
| US5953254A (en) | Serial flash memory | |
| US20020127802A1 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| US6815283B2 (en) | Method of manufacturing semiconductor devices | |
| KR20020020935A (ko) | Ｎａｎｄ형 플래시 메모리 디바이스 | |
| KR100724153B1 (ko) | Ｎａｎｄ형 플래시 메모리 디바이스에 대한 신뢰성과 성능을 향상시키기 위해 선택 게이트를 형성하는 방법 | |
| KR100810709B1 (ko) | 소스측 붕소 주입에 의한 비휘발성 메모리 | |
| US7348626B2 (en) | Method of making nonvolatile transistor pairs with shared control gate | |
| US7414282B2 (en) | Method of manufacturing a non-volatile memory device | |
| US6465303B1 (en) | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory | |
| US20130143376A1 (en) | Current in one-time-programmable memory cells | |
| US6699757B1 (en) | Method for manufacturing embedded non-volatile memory with sacrificial layers | |
| KR100838382B1 (ko) | 소스측 붕소 주입에 의한 비휘발성 메모리 | |
| US20020106852A1 (en) | Lowered channel doping with source side boron implant for deep sub 0.18 micron flash memory cell | |
| US7977227B2 (en) | Method of manufacturing a non-volatile memory device | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| US6716701B1 (en) | Method of manufacturing a semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130130 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140211 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150209 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |