KR100724153B1 - Ｎａｎｄ형 플래시 메모리 디바이스에 대한 신뢰성과 성능을 향상시키기 위해 선택 게이트를 형성하는 방법 - Google Patents

Ｎａｎｄ형 플래시 메모리 디바이스에 대한 신뢰성과 성능을 향상시키기 위해 선택 게이트를 형성하는 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 셀(66), 선택 트랜지스터(68)와, 고전압 트랜지스터(70) 및 저전압 트랜지스터(72)를 포함하는 NAND형 플래시 메모리를 형성하는 방법에 관한 것이다. 상기 방법은 이하의 단계, 즉, 터널 산화물(36)을 형성하는 단계와, 제 1 비정질 실리콘층을 증착하는 단계와, 층간 유전체로서 ONO(40)를 증착하는 단계와, 선택(68), 고전압(70) 및 저전압(72) 영역들로부터 터널 산화물, 실리콘 및 ONO를 제거하는 단계와, 제 2 산화물층(48)을 성장시키는 단계와, 선택 및 저전압 영역으로부터 제 2 산화물층을 제거하는 단계와, 제 3 산화물층을 성장시키는 단계와, 제 2 비정질 실리콘층(60)을 성장시키는 단계 및 증착된 층들을 패터닝하여 트랜지스터를 형성하는 단계를 포함한다.

Description

ＮＡＮＤ형 플래시 메모리 디바이스에 대한 신뢰성과 성능을 향상시키기 위해 선택 게이트를 형성하는 방법{NEW METHOD OF FORMING SELECT GATE TO IMPROVE RELIABILITY AND PERFORMANCE FOR NAND TYPE FLASH MEMORY DEVICES}
본 발명은 일반적으로 EEPROM과 같은 플래시 메모리 디바이스를 제조하는 간략화된 방법에 관한 것이다. 특히, 본 발명은 향상된 선택 게이트 성능을 특징으로 하는 NAND형 플래시 메모리 디바이스를 제조하는 간략화된 방법에 관한 것이다.
반도체 디바이스는 전형적으로 기판 상에 또는 기판 내에 다수의 개별 구성요소들을 포함한다. 이러한 디바이스는 종종 고밀도 섹션(section)과 저밀도 섹션을 포함한다. 예를 들면, 종래 기술인 도 1a에 예시된 바와 같이, 플래시 메모리(10)와 같은 메모리 디바이스는 단일 기판(13) 상에 하나 또는 그 이상의 고밀도 코어 영역(11)과 저밀도 주변 영역(12)을 포함한다. 상기 고밀도 코어 영역(11)은 전형적으로는, 개별적으로 주소지정이 가능한, 실질적으로 동일한 플로팅-게이트형 메모리 셀 중 적어도 하나의 M×N 어레이로 이루어지고, 상기 저밀도 주변영역(12)은 전형적으로 입출력(I/O) 회로와 개별적인 셀을 선택적으로 주소지정하는 회로(선택되는 셀의 소스, 게이트 그리고 드레인을 소정의 전압 또는 임피던스에 접속하여, 프로그래밍, 판독 또는 소거 등의 지정된 셀 동작을 실행하기 위한 디코더 등)를 포함한다.
상기 코어 부분(11) 내의 메모리 셀은 예를 들어, 종래 기술인 도 1b에 예시된 구성과 같은 NAND형 회로 구성으로 함께 결합된다. 각 메모리 셀(14)은 드레인(14a), 소스(14b), 그리고 스택 게이트(14c)를 구비한다. 종래 기술인 도 1b에 예시된 바와 같이, 복수의 메모리 셀(14)은 일 단에 드레인 선택 트랜지스터를 구비하고 다른 단에 소스 선택 트랜지스터를 구비하여 직렬로 함께 접속되어 NAND 스트링(string)을 형성한다. 각각의 스택 게이트(14c)는 워드라인(WL0, WL1, ..., WLn)에 결합되는 한편, 상기 드레인 선택 트랜지스터의 각 드레인은 비트라인(BL0, BL1, ..., BLn)에 결합된다. 마지막으로, 상기 소스 선택 트랜지스터의 각 소스는 공통 소스라인(Vss)에 결합된다. 주변 디코더 및 제어 회로를 이용하여, 각 메모리 셀(14)은 프로그래밍, 판독 또는 소거 기능을 위해 주소지정될 수 있다.
종래 기술인 도 1c는 종래 기술인 도 1a 및 1b의 코어 영역(11)의 전형적인 메모리 셀(14)의 부분 단면도를 도시한다. 이러한 셀(14)은 전형적으로 기판 또는 P-웰(well)(16)에 소스(14b), 드레인(14a) 및 채널(15)을 포함하고; 상기 채널(15) 상에 겹쳐지는 스택 게이트 구조(14c)를 구비한다. 상기 스택 게이트(14c)는 상기 P-웰(16)의 표면 상에 형성된 박막 게이트 유전층(14c)(일반적으로 터널 산화물로 지칭됨)을 더 포함한다. 상기 스택 게이트(14c)는 상기 터널 산화물(17a) 상에 겹쳐지는 폴리실리콘 플로팅 게이트(17b) 및 상기 플로팅 게이트(17b) 상에 겹쳐지는 인터폴리(interpoly) 유전층(17c)을 포함한다. 상기 인터폴리 유전층(17c)은 질화물층이 사이에 삽입된 2개의 산화물층을 구비하는 산화물-질화물-산화물(oxide-nitride-oxide: ONO) 층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트(17d)는 상기 인터폴리 유전층(17c) 상에 겹쳐진다. 횡방향 행으로 형성되는 각각의 셀(14)의 제어 게이트(17d)는 셀의 열과 관련된 공통 워드라인(WL)을 공유한다(예를 들어, 종래 기술 도 1b를 참조). 또한, 상술한 바와 같이, 각각의 셀의 수직방향 열의 드레인 영역(14a)은 도전성 비트라인(BL)에 의해 함께 접속된다. 상기 셀(14)의 채널(15)은 상기 스택 게이트 구조(14c)에 의해 상기 채널(14)에 발생되는 전계에 따라 상기 소스(14b)와 드레인(14a) 사이에 전류를 도통시킨다.
이와 같은 NAND형 플래시 메모리 디바이스를 제조하는 공정은 다수의 개별적 공정 단계를 포함한다. 각각의 플래시 메모리 디바이스는 일관된 성능과 신뢰성을 제공하기 위해 다른 플래시 메모리 디바이스에서와 동일한 방법으로 제조되어야 한다. 일반적으로, 공정 단계의 수가 감소될수록, 균일한 플래시 메모리 디바이스를 제조하는 것이 더 용이해진다.
예를 들면, NAND형 플래시 메모리 디바이스의 코어 영역에서의 상기 선택 게이트 트랜지스터와 플래시 메모리 셀의 제조는 복잡하고, 다수의 공정 단계를 수반한다. 종래의 제조 기술은 최초로 전체 코어 영역 또는 기판 상에 선택 게이트 산화물을 성장시키는 단계와, 상기 선택 게이트 영역상에 터널 산화물 마스크를 제공하는 단계와, 노출된 산화물을 식각하는 단계와, 상기 터널 산화물 마스크를 제거하는 단계와, 상기 기판을 세정하는 단계 및 터널 산화물층을 성장시키는 단계를 포함한다. 상기 공정은 다수의 공정 단계 중 하나 이상의 단계 후에 다양한 검사 및 평가 단계를 더 포함할 수 있다.
이러한 공정에는 여러 문제점이 있다. 예를 들면, 상기 터널 산화물 마스크를 사용하는 것과 관련하는 높은 결함 밀도가 존재한다. 선택 게이트 상호접속부로서, 바람직하지 않은 소위 폴리 1 접촉부가 사용된다. 그 결과, 과도하게 높은 또는 낮은 폴리 1 도핑 레벨이 디바이스 성능(전하의 이득/손실 문제)에 영향을 끼친다. 통상적으로 잉여 산화물이 존재하고, 이에 의해 전기적 특성이 감소된다.
전술된 문제점으로부터, 품질이 향상된 플래시 메모리 셀들 및 그와 같은 셀들을 제조하는 보다 효율적인 방법이 요구된다.
본 발명의 결과로서, 비휘발성 플래시 메모리 디바이스 제조가 간단할 뿐 아니라, 향상된 신뢰성을 갖는 디바이스가 얻어질 수 있다. 터널 산화물 마스크의 사용에 관한 단계를 이용하지 않는 본 발명의 간략화된 방법을 이용함으로써, 낮은 결함 밀도를 갖는 플래시 메모리 디바이스를 형성하고, 높은/낮은 폴리 1 도핑에 관한 전하의 이득/손실 문제를 최소화하며 선택 게이트 상호접속 문제를 감소시킬 수 있다.
일 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스를 형성하는 방법에 관한 것으로서, 상기 방법은 기판의 적어도 일부분 상에 제 1 산화물층을 성장시키는 단계를 포함하고, 상기 기판은 코어 영역과 주변 영역을 포함하고, 상기 코어 영역은 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하고, 상기 주변 영역은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하고; 상기 제 1 산화물층의 적어도 일부분 상에 제 1의 도핑된(doped) 비정질 실리콘층을 증착시키는 단계와; 상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착시키는 단계와; 상기 코어 영역의 상기 선택 게이트 영역 내의 유전층과, 제 1 산화물층 및 제 1의 도핑된 비정질 실리콘층과, 상기 주변 영역의 고전압 트랜지스터와 저전압 트랜지스터 영역의 일부분을 제거하는 단계와; 상기 코어 영역의 상기 선택 게이트 영역과 상기 주변 영역의 고전압 트랜지스터 영역과 저전압 트랜지스터 영역에서의 기판의 적어도 일부분 상에 제 2 산화물층을 성장시키는 단계와; 상기 코어 영역의 선택 게이트 영역과 상기 주변 영역의 저전압 트랜지스터 영역에서의 제 2 산화물층의 일부분을 제거하는 단계와; 상기 코어 영역의 선택 게이트 영역과, 상기 주변 영역의 저전압 트랜지스터 영역에서의 기판의 적어도 일부분 상에 제 3 산화물층을 성장시키는 단계와; 상기 유전층과 상기 제 2 산화물층 및 상기 제 3 산화물층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계; 및, 상기 코어 영역의 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하고, 상기 주변 영역의 저전압 트랜지스터 영역에 저전압 트랜지스터를 형성하고, 상기 주변 영역의 고전압 트랜지스터 영역에 고전압 트랜지스터를 형성하는 단계를 포함한다.
다른 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스의 플래시 메모리 셀 및 선택 게이트를 형성하는 방법에 관한 것이고, 상기 방법은 기판의 적어도 일부분 상에 약 70 내지 약 110Å의 두께를 갖는 제 1 산화물층을 성장시키는 단계를 포함하고, 상기 기판은 코어 영역을 포함하고, 상기 코어 영역은 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하고; 상기 제 1 산화물층의 적어도 일부분 상에 제 1의 도핑된 비정질 실리콘층을 증착하는 단계와; 상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와; 상기 코어 영역의 선택 게이트 영역에서의 제 1 산화물층, 제 1의 도핑된 비정질 실리콘층 및 유전층의 적어도 일부분을 제거하는 단계와; 상기 코어 영역의 선택 게이트 영역에서의 기판의 적어도 일부분 상에 약 150 내지 약 190Å의 두께를 갖는 제 2 산화물층을 성장시키는 단계와; 상기 유전층과 상기 제 2 산화물층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계; 및, 상기 코어 영역의 상기 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하는 단계를 포함한다.
또 다른 실시예에서, 본 발명은 NAND형 플래시 메모리 디바이스를 형성하는 방법에 관한 것으로서, 상기 방법은 기판의 적어도 일부분 상에 약 70 내지 약 110Å의 두께를 갖는 제 1 산화물층을 성장시키는 단계를 포함하고, 상기 기판은 코어 영역과 주변 영역을 포함하고, 상기 코어 영역은 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하고, 상기 주변 영역은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하고; 상기 제 1 산화물층의 적어도 일부분 상에 제 1의 인(phosphorus) 도핑된 비정질 실리콘층을 증착하는 단계와; 상기 제 1의 인 도핑된 비정질 실리콘층의 적어도 일부분 상에 다층 유전체를 증착하는 단계와; 상기 코어 영역의 선택 게이트 영역 및 주변 영역의 고전압 트랜지스터 영역과 저전압 트랜지스터 영역의 제 1 산화물층, 제 1의 인 도핑된 비정질 실리콘층 및 다층 유전체의 일부분을 제거하는 단계와; 상기 코어 영역의 선택 게이트 영역과, 상기 주변 영역의 고전압 트랜지스터 영역과 저전압 트랜지스터 영역에서의 기판의 적어도 일부분 상에 약 260 내지 약 300Å의 두께를 갖는 제 2 산화물층을 성장시키는 단계와; 상기 코어 영역의 선택 게이트 영역과, 상기 주변 영역의 저전압 트랜지스터 영역에서의 제 2 산화물층의 일부분을 제거하는 단계와; 상기 코어 영역의 선택 게이트 영역 및 상기 주변 영역의 저전압 트랜지스터 영역에서의 기판의 적어도 일부분 상에 약 150 내지 약 190Å의 두께를 갖는 제 3 산화물층을 성장시키는 단계와; 상기 다층 유전체, 상기 제 2 산화물층 및 상기 제 3 산화물층의 적어도 일부분 상에 제 2의 인 도핑된 비정질 실리콘층을 증착하는 단계와; 상기 제 2의 인 도핑된 비정질 실리콘층 상에 텅스텐 실리사이드(silicide)층을 증착하는 단계; 및, 상기 코어 영역의 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하고, 상기 주변 영역의 저전압 트랜지스터 영역에 저전압 트랜지스터를 형성하고, 상기 주변 영역의 고전압 트랜지스터 영역에 고전압 트랜지스터를 형성하는 단계를 포함한다.
도 1a는 종래 기술의 플래시 메모리 칩의 레이아웃(layout)을 나타내는 평면도이다.
도 1b는 종래 기술의 NAND형 플래시 메모리 회로 구성을 나타내는 도면이다.
도 1c는 종래 기술의 스택 게이트 플래시 메모리 셀을 나타내는 부분 단면도이다.
도 2a는 NAND형 플래시 메모리 디바이스의 코어 부분을 나타내는 도면이다.
도 2b는 도 2a의 NAND형 플래시 메모리 디바이스의 코어 부분의 레이아웃 평면도이다.
도 3은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 4는 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 5는 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 6은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 7은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 8은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 9는 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 10은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 11은 본 발명에 따른 NAND형 플래시 메모리 디바이스를 제조하는 방법의 일 측면을 나타내는 단면도이다.
도 12는 본 발명에 따른 NAND형 플래시 메모리 디바이스의 단면도이다.
도 13은 본 발명에 따른 NAND형 플래시 메모리 디바이스의 다른 단면도이다.
본 발명의 결과로서, 비휘발성 플래시 메모리 디바이스 제조가 간략화될 뿐 아니라, 향상된 신뢰성을 갖는 디바이스가 얻어질 수 있다. 터널 산화물 마스크의 사용에 관한 단계를 이용하지 않고 본 발명의 간략화된 방법을 이용함으로써, 낮은 결함 밀도를 갖는 플래시 메모리 디바이스의 형성과, 고/저 폴리 1 도핑에 관한 전하 이득/손실의 최소화 및 선택 게이트 상호접속 문제의 감소가 촉진된다.
본 발명은 상기 도면을 참조하여 설명되고, 상기 도면의 유사 참조 부호는 유사한 요소를 나타낸다. 본 발명은 본 발명의 일 측면에 따른 플래시 메모리 디바이스와, 듀얼 코어 산화물 공정 단계를 이용하지 않는 그의 제조 방법에 관한 것이다. 따라서, 주변 영역의 고전압 및 저전압 게이트 트랜지스터 구조를 형성하는데 사용되는 단계를 이용하여 선택 게이트 트랜지스터를 구성할 수 있고, 그에 의해 상기 플래시 메모리 디바이스를 구성하기 위해 필요한 공정 단계의 수를 실질적으로 감소시킨다.
본 발명은 도 2-13의 단계와 관련되어 이해되고 그의 장점이 인식될 것이다. NAND형 플래시 메모리 디바이스의 코어 영역(11)을 예시하는 회로도가 도 2a에 도시된다. 상기 코어 영역(11)은 일 측이 드레인 선택 트랜지스터 부분(24)에 접하고, 다른 측이 소스 선택 트랜지스터 영역(26)에 접하는 메모리 셀 영역(22)을 포함한다. 각각의 선택 트랜지스터 영역(24 및 26)은 선택 게이트 트랜지스터(24a-24c 및 26a-26c)를 각각 포함하고, 상기 선택 게이트 트랜지스터(24a-24c 및 26a-26c)는 당업자에 알려진 바와 같이 각 비트라인의 선택성을 확실하게 하고, 또한, 프로그래밍 동작 동안 셀 전류가 비트라인을 통해 전류를 도통시키는 것을 방지함으로써, 소망하는 비트 라인(예를 들어, BLN-1, BLN, BLN+1)을 선택적으로 활성화하도록 동작한다.
도 2a의 코어 회로(12) 및 이에 대응하는 회로 레이아웃(도 2b의 평면도)을 형성하는 NAND형 플래시 메모리 공정에서, 메모리 셀 산화물 및 선택 게이트 트랜지스터 산화물을 각각 형성하기 위해 간략화된 터널 및 게이트 산화물 공정이 이용된다(상기 메모리 셀 산화물과 선택 게이트 트랜지스터 산화물은 서로 다른 두께를 갖기 때문이다). 또한, 상기 주변 영역(14)에서의 고전압 및 저전압 트랜지스터의 형성 및 특히 이에 대응하는 산화물의 형성이 상기 공정에 통합된다(예를 들면, 도 1을 참조). 상기 공정은 상기 코어 영역(12)에서의 스택 게이트 구조를 생성하기 위해 이중 도핑된 비정질 실리콘층을 더 포함한다.
상기 코어 선택 게이트 트랜지스터(24a-24c 및 26a-26c)의 구조는 상기 메모리 셀 영역(22)의 스택 게이트 플래시 메모리 구조와 어느 정도 유사하지만, 이들의 게이트 산화물은 메모리 셀의 스택 게이트 구조의 셀 산화물(또한 터널 산화물이라 불림) 두께의 약 2배의 두께(약 90Å에 비교하여 약 170Å)인 것이 서로 다르다. 상기 선택 트랜지스터(24a-24c)는 약 170Å의 게이트 산화물을 사용함으로써, 프로그램 동안 대역간 터널링에 의해 유도되는 핫 캐리어 응력(hot carrier stress)에 대한 디바이스의 취약성을 감소시켜 트랜지스터의 신뢰성을 개선한다. 또한, 상기 선택 게이트 트랜지스터(24a-24c 및 26a-26c)는 종래의 MOS 트랜지스터로서 동작하고, 그에 따라 표준 MOS 트랜지스터 구성으로서 하나의 도핑된 비정질 실리콘층을 구비하기 때문에, 상기 영역(22)의 스택 게이트 플래시 메모리 셀 구조와는 서로 다르다. 종래의 NAND형 회로 배치(12)의 레이아웃 평면도가 도 2b에 도시된다.
본 발명의 방법의 특정 예를 제공하기 전에, 일반적인 예를 제공한다. 전형적으로는 실리콘으로 제조되는 반도체 기판의 적어도 일부분(코어 및 주변 영역) 상에, 건식 산화, 습식 산화 또는 열적 산화 등의 적절한 방법을 이용하여 제 1 게이트 산화물을 성장시킨다. 상기 제 1 게이트 산화물은 그 후에, 스택 메모리 셀 터널 산화물로서 기능한다. 일 실시예에서, 상기 제 1 게이트 산화물 또는 스택 메모리 셀 터널 산화물은 약 70 내지 약 110Å의 두께를 갖는다. 다른 실시예에서, 상기 스택 메모리 셀 터널 산화물은 약 80 내지 약 100Å의 두께를 갖는다.
그 다음에, 상기 제 1 게이트 산화물의 적어도 일부분 상에(상기 코어 및 주변 영역 상에) 적절한 방법을 이용하여 제 1의 도핑된 비정질 실리콘층이 제공된다. 상기 제 1의 도핑된 비정질 실리콘층은 그 후에 상기 스택 메모리 셀의 플로팅 게이트(또는 폴리 1로 불림)로서 기능한다. 일 실시예에서, 상기 제 1의 도핑된 비정질 실리콘층은 약 700 내지 약 1,100Å의 두께를 갖고, 바람직하게는 약 800 내지 약 1,000Å의 두께를 갖는다. 상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 적절한 방법을 사용하여 유전층이 제공된다. 상기 유전층은 바람직하게는 3개의 층을 포함한다; 즉, 질화물층이 삽입되는 2개의 산화물층(소위 ONO 층)이다. 상기 유전층은 그 후에, 상기 스택 메모리 셀의 인터폴리 유전층으로서 기능한다. 일 실시예에서, 상기 유전층은 약 100 내지 약 160Å의 두께를 갖고, 바람직하게는 약 120 내지 약 140Å의 두께를 갖는다.
적절한 포토레지스트 등의 마스크를 이용하여 상기 코어 영역의 스택 메모리 셀 영역을 덮고, 상기 기판의 노출된 부분을 상기 실리콘 기판까지 식각한다(상기 주변 영역과 상기 코어 영역의 유전층, 제 1의 도핑된 비정질 실리콘층 및 제 1 게이트 산화물이 제거된다). 상기 유전층, 제 1의 도핑된 비정질 실리콘층 및 제 1 게이트 산화물을 제거하기 위해 복수의 식각 단계가 이용될 수 있다.
상기 실리콘 기판의 노출된 부분의 적어도 일부분 상에(상기 코어 영역의 일부분 및 상기 전체의 주변 영역 상에) 건식 산화, 습식 산화 또는 열적 산화 등의 적절한 방법을 이용하여 제 2 게이트 산화물이 제공된다. 상기 제 2 게이트 산화물은 그 후에, 상기 주변 영역에 후속하여 형성되는 고전압 트랜지스터에 대한 게이트 산화물로서 기능한다. 일 실시예에서, 상기 제 2 게이트 산화물은 약 270 내지 약 300Å의 두께를 갖는다. 다른 실시예에서, 상기 제 2 게이트 산화물은 약 270 내지 약 290Å의 두께를 갖는다. 상기 제 2 게이트 산화물층은 상기 제 1 게이트 산화물층보다 두께가 더 두껍다(상기 제 2 게이트 산화물층은 또한 후술하는 제 3 게이트 산화물층보다 두께가 더 두껍다).
적절한 포토레지스트 등의 마스크를 이용하여 상기 주변 영역의 고전압 트랜지스터 영역을 덮고, 습식 식각 기술 등의 적절한 식각 기술을 이용하여 상기 제 2 게이트 산화물층의 노출된 부분을 상기 실리콘 기판까지 식각한다(상기 주변 영역의 저전압 트랜지스터 영역 및 상기 코어 영역의 선택 게이트 영역에서의 제 2 게이트 산화물이 제거된다). 필요한 경우, 유전층의 분해(degradation)를 방지하기 위해 상기 마스크는 상기 코어 영역의 스택 메모리 셀 영역을 덮을 수 있다.
상기 실리콘 기판의 노출된 부분의 적어도 일부분 상에(상기 주변 영역의 저전압 트랜지스터 영역 및 상기 코어 영역의 선택 게이트 영역 상에) 건식 산화, 습식 산화 또는 열적 산화 등의 적절한 방법을 이용하여 제 3 게이트 산화물층이 제공된다. 상기 제 3 게이트 산화물층은 그 후에 형성되는 주변 영역의 저전압 트랜지스터 및 상기 코어 영역의 선택 게이트 트랜지스터에 대한 게이트 산화물로서 기능한다. 일 실시예에서, 상기 제 3 게이트 산화물은 약 150 내지 약 190Å의 두께를 갖는다. 다른 실시예에서, 상기 제 3 게이트 산화물은 약 160 내지 약 180Å의 두께를 갖는다. 상기 제 3 게이트 산화물층은 상기 제 1 게이트 산화물층보다 두께가 더 두껍다.
상기 기판의 적어도 일부분 상에(상기 코어 및 주변 영역 상에) 적절한 방법을 이용하여 제 2의 도핑된 비정질 실리콘층이 제공된다. 상기 제 2의 도핑된 비정질 실리콘층은 그 후에, 상기 스택 메모리 셀의 제어 게이트(폴리 2로 불림), 선택 게이트, 상기 고전압 게이트 및 저전압 게이트로서 기능한다. 일 실시예에서, 상기 제 2의 도핑된 비정질 실리콘층은 약 1,000 내지 약 1,400Å의 두께를 갖고, 바람직하게는 약 1,100 내지 약 1,300Å의 두께를 갖는다. 상기 제 2의 도핑된 비정질 실리콘층의 일부분 상에, 적절한 방법을 이용하여 부가적인 층이 제공된다. 예를 들면, 상기 제 2의 도핑된 비정질 실리콘층 상에, 텅스텐 실리사이드층 및 실리콘 옥시니트라이드(oxynitride)층이 제공될 수 있다.
일련의 마스크 및 식각 단계(자기정합 식각 단계 등)를 이용하여, 플래시 메모리 셀, 선택 게이트, 저전압 게이트, 고전압 게이트, 워드라인, 상호접속부 등을 포함하는 다양한 구조가 형성된다. 본 발명의 구성을 이용하면, 종래 구성에서의 폴리 1 대신에 도전층으로서 폴리 2가 사용된다. 그 결과, 일련의 마스크 및 식각 단계 동안 폴리 1 접촉 영역을 개방할 필요가 없다. 본 발명의 이와 같은 측면은 제조 공정을 간략화할 뿐 아니라, 그에 따라 제조되는 플래시 메모리 디바이스의 품질 및 신뢰성을 향상시킨다. 즉, 폴리 2 접촉부를 사용하는 접촉 성능은 일반적으로 폴리 1 접촉부보다 신뢰성이 높고, 성능이 더 좋다. 또한, 폴리 1 접촉부 대신에 폴리 2 접촉부를 사용함으로써, 펀치스루 문제가 감소한다. 본 발명에 따르면, 종래의 공정에서 사용된 바와 같은 터널 산화물 마스크의 사용에 관련하는 단계를 제거할 수 있다. 상기 단계는 선택 게이트에 대해서는 거의 적절하지만 터널 산화물에 대해서는 너무 두꺼운 산화물을 최초로 성장시키는 단계와, 터널 산화물 마스크 및 식각 단계, 세정, 검사 및 평가 단계를 포함한다.
상기 공정에서, 상기 제 1의 도핑된 비정질 실리콘층(폴리1)은 상기 코어 메모리 셀에 대한 플로팅 게이트 영역으로서 사용되고, 상기 제 2의 도핑된 비정질 실리콘층(폴리2)는 코어 메모리 셀 제어 게이트, 코어 영역에서의 선택 게이트 및 상기 주변 트랜지스터에 대한 게이트 영역(고전압 및 저전압 양방)을 위해 사용된다. 그 결과, 상기 NAND형 공정은 4개 타입의 디바이스, 즉, 상기 코어 영역의 스택 게이트 메모리 셀, 상기 코어 영역의 선택 게이트 트랜지스터, 주변 저전압 트랜지스터 및 주변 고전압 트랜지스터를 포함하는 디바이스 중 적어도 2개 타입의 디바이스의 제조와 관련된다.
상기 NAND형 플래시 메모리 디바이스 공정을 도시하는 반도체 제조 공정의 흐름을 도 3-13을 참조하여 보다 상세히 설명한다. 도 3을 참조하면, 기판(30)이 제공된다. 상기 기판(30)은 전형적으로는 실리콘 기판이고, 그 위에 임의의 다양한 요소, 영역 및/또는 층을 갖고, 이는 금속층, 장벽층, 유전층, 디바이스 구조, 활성 실리콘 영역 등의 활성 영역, P웰, N웰, 부가적인 폴리실리콘 게이트, 워드라인, 소스 영역, 드레인 영역, 비트라인, 베이스, 이미터, 컬렉터, 도전라인, 도전 플러그 등을 포함하는 능동 소자 및 수동 소자를 포함한다. 상기 기판(30)은 2개의 주요 영역 즉, 코어 영역(32)과 주변 영역(34)을 갖는다. 상기 기판(30)의 적어도 일부분 상에 또는 전체 기판(30) 상에 상기 제 1 게이트 산화물(36)이 제공된다. 상기 제 1 게이트 산화물(36)은 그 후에, 메모리 셀 터널 산화물을 형성하고(도 12 참조), 그 두께는 본 실시예에서 약 87Å이다. 본 실시예에서의 상기 제 1 게이트 산화물(36)은 건식 산화 공정에 의해, 약 1,050℃로, 1.33l의 산소와, 70cc HCl 및 12.6l의 아르곤 하에서 형성된다.
도 4를 참조하면, 제 1 게이트 산화물(36)의 적어도 일부분 상에, 원위치(in situ) 도핑 공정을 이용하여 제 1의 도핑된 비정질 실리콘층(38)이 제공된다. 본 실시예에서, 도핑된 비정질 실리콘층(38)을 형성하기 위해, 530℃, 400mTorr, 2000 sccm에서의 SiH4 및 약 22sccm의 헬륨에서의 1 중량%의 PH3의 혼합물로, 화학 기상 증착법(CVD)을 통해 인 도핑된 비정질 실리콘층이 증착된다. 상기 제 1의 도핑된 비정질 실리콘층(38)(폴리 1로 불림)은 그 후에, 상기 스택 메모리 셀의 플로팅 게이트(도 12를 참조)를 형성한다. 상기 제 1의 도핑된 비정질 실리콘층(38)은 약 900Å의 두께를 갖는다. 상기 제 1의 도핑된 비정질 실리콘층(38)의 적어도 일부분 상에 유전층(40)이 제공된다. 상기 유전층(40)은 3개의 층, 즉 산화물층(40a), 질화물층(40b) 및 다른 산화물층(40c)을 포함하는 ONO 다층 유전체이다. 상기 유전층은 그 후에, 상기 스택 메모리 셀의 인터폴리 유전층을 형성한다(도 12를 참조). 상기 유전층은 약 130Å의 두께를 갖는다. 상기 제 1의 도핑된 비정질 실리콘층(38) 상에 저압 CVD(LPCVD)를 통해, 약 750℃의 온도로, 20cc에서의 SiH4와, 1.2l의 N2O 및 600mTorr의 압력 하에서 산화물층(40a)이 증착된다. 그 다음에, 약 760℃의 온도로, 600cc의 NH3와, 100cc의 SiH2Cl2 및 330mTorr의 압력 하에서 질화물을 증착함으로써, 질화물층(40b)을 형성한다. 상기 질화물층(40b)을 약 950℃의 온도로, 5l의 O2와, 9l의 H2 하에서 40분동안 습식 산소로 산화시킴으로써, 다른 산화물층(40c)을 형성한다.
도 5를 참조하면, 마스크(42)를 이용하여, 상기 코어 영역(32)의 선택 게이트 영역(44) 및 상기 주변 영역(34)에서 유전층(40)을 노출한 상태로, 상기 코어 영역(32)의 스택 메모리 셀 영역(46)을 덮는다. 이와 관련하여, 상기 코어 영역(32)은 선택 게이트 영역(44) 및 스택 메모리 셀 영역(46)을 포함한다. 상기 마스크(42)는 적절한 포토레지스트 재료를 포함하고, 스핀 온(spin on) 증착, 선택적 조사(irradiation) 및 현상(development)을 포함하는 적절한 포토리소그래피 기술을 이용하여 형성된다.
도 6을 참조하면, 상기 구조의 노출된 부분이 상기 기판(30)까지 식각된다. 특히, 습식 식각 기술을 포함하는 적절한 식각 기술을 이용하여, 유전층(40), 제 1의 도핑된 비정질 실리콘층(38) 및 제 1 게이트 산화물(36)의 일부분이 상기 주변 영역(34) 및 상기 코어 영역(32)의 선택 게이트 영역에서 제거된다.
도 7을 참조하면, 상기 기판(30)의 노출된 부분의 적어도 일부분 상에 (상기 코어 영역(32)의 선택 게이트 영역(44) 상에 그리고 상기 주변 영역(34)상에) 제 2 게이트 산화물층(48)이 제공된다. 본 실시예에서, 상기 제 2 게이트 산화물층(48)은 약 800℃, 6.41l의 산소, 2.133l의 수소 및 75cc의 HCl 하에서의 습식 산화 및 임의적으로는 약 900℃로 질소 하에서의 어닐링에 의해 형성된다. 상기 제 2 게이트 산화물층(48)은 그 후에, 상기 주변 영역에서의 고전압 트랜지스터에 대한 게이트 산화물을 형성한다(도 12를 참조). 본 실시예에서, 상기 제 2 게이트 산화물층(48)은 약 285Å의 두께를 갖는다.
도 8을 참조하면, 마스크(50)는 상기 주변 영역(34)의 고전압 트랜지스터 영역(52)을 덮도록 위치결정된다. 이에 관하여, 상기 주변 영역(34)은 고전압 트랜지스터 영역(52)과 저전압 트랜지스터 영역(54)을 포함한다. 상기 마스크(50)는 적절한 포토레지스트 재료를 포함하고, 스핀 온 증착, 선택적 조사 및 현상을 포함하는 적절한 포토리소그래피 기술을 이용하여 형성된다. 여기에는 도시되지 않지만, 상기 마스크(50)는 상기 유전층(40)의 분해를 방지하기 위해 상기 코어 영역(32)의 스택 메모리 셀 영역(46)을 덮을 수 있다.
도 9를 참조하면, 상기 제 2 게이트 산화물층(48)의 노출된 부분이 상기 실리콘 기판까지 식각된다(상기 주변 영역(34)의 저전압 트랜지스터 영역(54) 및 상기 코어 영역(32)의 선택 게이트 영역(44)에서의 상기 제 2 게이트 산화물이 제거된다). 적절한 산화물 선택적 식각제가 사용될 수 있다.
도 10을 참조하면, 상기 기판(30)의 노출된 부분의 적어도 일부분 상에 (상기 코어 영역(32)의 선택 게이트 영역(44) 상에(56), 그리고 상기 주변 영역(34)의 저전압 트랜지스터 영역(54) 상에(58)), 제 3 게이트 산화물층(56 및 58)이 제공된다. 본 실시예에서, 상기 제 3 게이트 산화물층(56 및 58)은 약 800℃의 온도로, 6.4l의 산소, 2.133l의 수소 및 75cc의 HCl 하에서의 습식 산화 및, 임의적으로는 900℃ 온도의 질소 하에서의 어닐링에 의해 형성된다. 상기 제 3 게이트 산화물층(56 및 58)은 그 후에, 상기 코어 영역에서의 선택 게이트 트랜지스터 및 상기 주변 영역에서의 저전압 트랜지스터에 대한 게이트 산화물을 형성한다(도 12 참조). 본 실시예에서, 상기 제 3 게이트 산화물층(56 및 58)은 약 168Å의 두께를 갖는다.
도 11을 참조하면, 상기 기판의 적어도 일부분 상에(상기 코어 영역(32)과 주변 영역(34)상에) 제 2의 도핑된 비정질 실리콘층(60)이 제공된다. 본 실시예에서, 제 2의 도핑된 비정질 실리콘층(60)을 형성하기 위해, 530℃, 400mTorr, 2000sccm의 SiH4 및 약 22sccm의 헬륨의 1 중량%의 PH3의 혼합물로 CVD를 통해 인 도핑된 비정질 실리콘층을 증착한다. 본 실시예에서, 상기 제 2의 도핑된 비정질 실리콘층(60)은 약 1,200Å의 두께를 갖는다. 상기 제 2의 도핑된 비정질 실리콘층(60)은 그 후에, 상기 스택 메모리 셀의 제어 게이트(폴리 2라 칭함), 선택 게이트, 고전압 게이트 및 저전압 게이트를 형성한다(도 12 참조).
상기 제 2의 도핑된 비정질 실리콘층(60)의 적어도 일부분 상에 텅스텐 실리사이드층(62)이 제공된다. 상기 텅스텐 실리사이드층(62)은 적절한 방법에 의해 형성될 수 있다. 본 실시예에서, 상기 텅스텐 실리사이드는 CVD 기술을 통해 약 565℃의 온도 및 약 93Pa의 압력에서 증착된다. 가스 흐름은 SiH2Cl2 및 WF6을 포함한다. 상기 가스 흐름은 또한 Ar과 같은 불활성 가스를 더 포함한다. 상기 텅스텐 실리사이드 증착 후, 질소 분위기에서 임의의 급속 열 어닐링(Rapid Thermal Anneal: RTA)을 행한다. 상기 텅스텐 실리사이드층(62)은 약 1,000 내지 1,800Å의 두께를 갖지만, 본 실시예에서 그 두께는 약 1,400Å이다.
상기 텅스텐 실리사이드층(62)의 적어도 일부분 상에 실리콘 옥시니트라이드층(64)이 제공된다. 상기 실리콘 옥시니트라이드층(64)은 물리 기상 증착(PVD) 기술을 포함하는 적절한 기술을 통해 형성된다. 실리콘 옥시니트라이드를 형성하는 방법은 기술분야에 알려져 있다. 상기 실리콘 옥시니트라이드층(64)은 약 800 내지 약 1,200Å의 두께를 갖지만, 본 실시예에서는, 그 두께가 약 1,000Å이다.
도 12를 참조하면, 일련의 마스크 및 식각 단계를 이용하여 스택 플래시 메모리 셀(66), 선택 게이트 트랜지스터(68), 고전압 게이트 트랜지스터(70) 및 저전압 게이트 트랜지스터(72)를 포함하는 다양한 구조를 형성한다. 도시되지는 않지만, 다양한 접촉 및 상호접속을 형성할 수 있고, 테트라에틸오소실리케이트(tetraethyl orthosilicate: TEOS), 보로포스포테트라에틸오소실리케이트(borophosphotetraethyl orthosilicate: BPTEOS), 포스포실리케이트 글래스(phosphosilicate glass: PSG) 또는 보로포스포실리케이트 글래스 (borophoshposilicate glass: BPSG) 등의 밀봉 산화물 필름을 증착할 수 있다. 도 12의 예시는 비트라인을 따라 나타난다.
도 13을 참조하면, 본 발명에 따라 제조된 플래시 메모리 디바이스가 워드라인을 따라 예시된다. 기판(30) 상에는, 필드 산화물 영역(74)(도 3-12에 도시되지 않음), 제 1 게이트 산화물(36)(터널 산화물), 제 1의 도핑된 비정질 실리콘층(38)(폴리1), 유전층(40)(ONO 다중층 유전체 등), 및 제 2의 도핑된 비정질 실리콘층(60)(폴리2)이 있다.
본 발명에 대해, 특정의 바람직한 실시예와 관련되어 도시되고 설명되었지만, 본 명세서와 첨부된 도면을 판독하여 이해한 당업자는 동등한 변경 및 변형을 행할 수 있음이 명백하다. 특히 전술한 구성요소(어셈블리, 디바이스, 회로 등)에 의해 수행되는 다양한 기능에 관하여, 이와 같은 구성요소를 설명하기 위해 사용된 용어(수단에 대한 참조를 포함)은, 특별히 나타내지 않는 한, 비록 본 발명의 예시적 실시예에서 그 기능을 수행하는 개시된 구조와 구조적으로 균등하지 않을지라도, 상기 개시된 구성요소의 특정 기능을 수행하는(기능적으로 균등한) 구성요소에 대응하도록 의도된다. 또한, 본 발명의 특정 특징이 다수의 실시예들 중의 어느 하나에만 관련되어 개시되었을지 모르지만, 그와 같은 특징은 임의의 주어진 또는 특정의 적용에 대해 소망되고 유리한 바와 같이, 다른 실시예의 하나 또는 그 이상의 다른 특징과 조합될 수 있다.

Claims (22)

  1. NAND형 플래시 메모리 디바이스를 형성하는 방법에 있어서,
    기판의 적어도 일부분 상에 제 1 산화물층을 성장시키는 단계와, 여기서 상기 기판은 코어 영역과 주변 영역을 포함하고, 상기 코어 영역은 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하고, 상기 주변 영역은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하고;
    상기 제 1 산화물층의 적어도 일부분 상에 제 1의 도핑된 비정질 실리콘층을 증착하는 단계와;
    상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와;
    상기 코어 영역의 상기 선택 게이트 영역 및 상기 주변 영역의 상기 고전압 트랜지스터 영역과 상기 저전압 트랜지스터 영역에서의 상기 제 1 산화물층, 상기 제 1의 도핑된 비정질 실리콘층 및 상기 유전층 부분들을 제거하는 단계와;
    상기 코어 영역의 선택 게이트 영역 및 상기 주변 영역의 상기 고전압 트랜지스터 영역과 상기 저전압 트랜지스터 영역에서의 상기 기판의 적어도 일부분 상에 제 2 산화물층을 성장시키는 단계와;
    상기 코어 영역의 상기 선택 게이트 영역과 상기 주변 영역의 상기 저전압 트랜지스터 영역에서의 상기 제 2 산화물층 부분들을 제거하는 단계와;
    상기 코어 영역의 상기 선택 게이트 영역과 상기 주변 영역의 상기 저전압 트랜지스터 영역에서의 상기 기판 일부분 상에 제 3 산화물층을 성장시키는 단계와;
    상기 유전층, 상기 제 2 산화물층 및 상기 제 3 산화물층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와; 그리고
    상기 코어 영역의 상기 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하고, 상기 주변 영역의 저전압 트랜지스터 영역에 저전압 트랜지스터를 형성하고, 상기 주변 영역의 고전압 트랜지스터 영역에 고전압 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 산화물층은 80 내지 100Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1의 도핑된 비정질 실리콘층은 인(phosphorus) 인 사이츄(in situ) 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1의 도핑된 비정질 실리콘층은 700 내지 1,100Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 유전층은 제 1 산화물층, 상기 제 1 산화물층 상의 질화물층 및 상기 질화물층 상의 제 2 산화물층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 2 산화물층은 270 내지 290Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 3 산화물층은 160 내지 180Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 2의 도핑된 비정질 실리콘층은 1,000 내지 1,400Å의 두께를 갖는 인(phosphorus) 인 사이츄(in situ) 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  11. 제 1 항에 있어서,
    상기 플래시 메모리 셀은 상기 제 1 산화물층 상의 제 1의 도핑된 비정질 실리콘층, 상기 제 1의 도핑된 비정질 실리콘층 상의 유전층 및 상기 유전층 상의 상기 제 2의 도핑된 비정질 실리콘층을 포함하고,
    상기 선택 게이트 트랜지스터는 상기 제 3 산화물층 상의 제 2의 도핑된 비정질 실리콘층을 포함하고,
    상기 저전압 트랜지스터는 상기 제 3 산화물층 상의 제 2의 도핑된 비정질 실리콘층을 포함하고,
    상기 고전압 트랜지스터는 상기 제 2 산화물층 상의 제 2의 도핑된 비정질 실리콘층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  12. NAND형 플래쉬 메모리 디바이스의 플래쉬 메모리 셀과 선택 게이트를 형성하는 방법에 있어서,
    기판의 적어도 일부분 상에 70 내지 110Å의 두께를 갖는 제 1 산화물층을 성장시키는 단계와, 여기서 상기 기판은 코어 영역을 포함하고, 상기 코어 영역은 플래쉬 메모리 셀 영역과 선택 게이트 영역을 포함하며;
    상기 제 1 산화물층의 적어도 일부분 상에 제 1의 도핑된 비정질 실리콘층을 증착하는 단계와;
    상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 유전층을 증착하는 단계와;
    상기 코어 영역의 선택 게이트 영역에서 상기 제 1 산화물층, 제 1의 도핑된 비정질 실리콘층 및 유전층 부분들을 제거하는 단계와;
    상기 코어 영역의 선택 게이트 영역에서 상기 기판의 적어도 일부분 상에 150 내지 190Å의 두께를 갖는 제 2 산화물층을 성장시키는 단계와;
    상기 유전층과 상기 제 2 산화물층의 적어도 일부분 상에 제 2의 도핑된 비정질 실리콘층을 증착하는 단계와; 그리고
    상기 코어 영역의 상기 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 1 산화물층은 상기 플래시 메모리 셀의 터널 산화물층인 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  14. 제 12 항에 있어서,
    상기 제 2 산화물층은 상기 선택 게이트 트랜지스터의 게이트 산화물층인 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  15. 제 12 항에 있어서,
    상기 유전층은 120 내지 140Å의 두께를 가짐과 아울러 상기 제 1 산화물층, 상기 제 1 산화물층 상의 질화물층 및 상기 질화물층 상의 제 2 산화물층을 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  16. 제 12 항에 있어서,
    상기 제 1 산화물층 부분들은 포토리소그래피 기술 및 습식 식각 기술을 이용하여 제거되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  17. 삭제
  18. NAND형 플래시 메모리 디바이스를 형성하는 방법에 있어서,
    기판의 적어도 일부분 상에 70 내지 110Å의 두께를 갖는 제 1 산화물층을 성장시키는 단계와, 여기서 상기 기판은 코어 영역과 주변 영역을 포함하고, 상기 코어 영역은 플래시 메모리 셀 영역과 선택 게이트 영역을 포함하고, 상기 주변 영역은 고전압 트랜지스터 영역과 저전압 트랜지스터 영역을 포함하며;
    상기 제 1 산화물층의 적어도 일부분 상에 제 1의 도핑된 비정질 실리콘층을 증착하는 단계와;
    상기 제 1의 도핑된 비정질 실리콘층의 적어도 일부분 상에 다층의 유전층을 증착하는 단계와;
    상기 코어 영역의 선택 게이트 영역 및 상기 주변 영역의 상기 고전압 트랜지스터 영역과 상기 저전압 트랜지스터 영역에서의 상기 제 1 산화물층, 상기 제 1의 도핑된 비정질 실리콘층 및 상기 다층의 유전층 부분들을 제거하는 단계와;
    상기 코어 영역의 선택 게이트 영역 및 상기 주변 영역의 고전압 트랜지스터 영역과 저전압 트랜지스터 영역에서의 상기 기판의 적어도 일부분 상에 260 내지 300Å의 두께를 갖는 제 2 산화물층을 성장시키는 단계와;
    상기 코어 영역의 선택 게이트 영역과 상기 주변 영역의 저전압 트랜지스터 영역에서의 상기 제 2 산화물층 부분들을 제거하는 단계와;
    상기 코어 영역의 상기 선택 게이트 영역과 상기 주변 영역의 저전압 트랜지스터 영역에서의 상기 기판의 적어도 일부분 상에 150 내지 190Å의 두께를 갖는 제 3 산화물층을 성장시키는 단계와;
    상기 다층의 유전층, 상기 제 2 산화물층 및 상기 제 3 산화물층의 적어도 일부분 상에 제 2의 인(phosphorus) 도핑된 비정질 실리콘층을 증착하는 단계와;
    상기 제 2의 인 도핑된 비정질 실리콘층 상에 텅스텐 실리사이드층을 증착시키는 단계와; 그리고
    상기 코어 영역의 상기 플래시 메모리 셀 영역에 플래시 메모리 셀을 형성하고, 상기 코어 영역의 선택 게이트 영역에 선택 게이트 트랜지스터를 형성하고, 상기 주변 영역의 저전압 트랜지스터 영역에 저전압 트랜지스터를 형성하고, 상기 주변 영역의 고전압 트랜지스터 영역에 고전압 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 2의 인(phosphorus) 도핑된 비정질 실리콘층과 상기 텅스텐 실리사이드층을 통해 상기 선택 게이트 트랜지스터와의 상호접속(interconnection)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  20. 제 18 항에 있어서,
    상기 텅스텐 실리사이드층 상에 실리콘 옥시니트라이드(oxynitride)층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  21. 제 18 항에 있어서,
    상기 텅스텐 실리사이드층은 SiH2Cl2와 WF6을 포함하는 혼합물을 사용하여 증착되는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
  22. 제 18 항에 있어서,
    상기 텅스텐 실리사이드층은 1,000 내지 1,800Å의 두께를 갖는 것을 특징으로 하는 NAND형 플래시 메모리 디바이스 형성 방법.
KR1020027000333A 1999-07-09 2000-06-29 Ｎａｎｄ형 플래시 메모리 디바이스에 대한 신뢰성과 성능을 향상시키기 위해 선택 게이트를 형성하는 방법 KR100724153B1 (ko)

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