JP2003518742A - 不揮発性のメモリーセルと周辺部 - Google Patents

不揮発性のメモリーセルと周辺部

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Abstract

(57)【要約】 １つの基板（１）上に、少なくとも１つのメモリーセル（３）と少なくとも１つの論理トランジスター（２５）とを有し、前記少なくとも１つのメモリーセルは、フローティングゲート（５）と、前記フローティングゲートと前記基板（１）との間のトンネル酸化物層（１１）と、コントロールゲート（１５）と、前記コントロールゲート（１５）と前記フローティングゲート（５）との間のコントロール酸化物層（１３）とを有し、前記少なくとも１つの論理トランジスター（２５）は、論理トランジスターゲート（５’、１５”）と、前記論理トランジスターゲート（５’、１５”）と前記基板（１）との間の論理トランジスターゲート酸化物（１１”）とを有し、前記メモリーセル（３）の前記トンネル酸化物層（１１）と、前記論理トランジスターゲート酸化物（１１”）とは、同一又は実質的に同一の所定の第一の厚さを有する半導体装置。本発明は、このような装置の製造方法、及び、少なくとも前記メモリーセル（３）の集積部として任意に作られる高電圧トランジスターを含む装置に関する。

Description

【発明の詳細な説明】
【０００１】 本発明は論理トランジスター及び／又は高電圧トランジスターをチップ上に集
積した不揮発性のメモリーセルに関する。
【０００２】 フローティングゲート不揮発性メモリーセル中のトンネル酸化物のスケーリン
グに関して最も重要な制限要素の一つは、ストレス誘漏洩電流（ＳＩＬＣ）であ
る。８ｎｍより薄い酸化物につき、メモリーセルのフローティングゲートでの電
荷蓄積能力は疑わしい。酸化物への電荷の通過の結果として、トンネル酸化物の
特質が変化することが論証されてきている。プログラム／消去サイクルは、基板
からフローティングゲートを絶縁するという酸化物の能力を弱める。該論証の幾
つかは、もし、１０年というメモリーセルの電荷保持要求が緩められなければ、
８ｎｍよりもずっと低くスケーリングする不揮発性メモリー酸化物は上記絶縁す
ることは困難、おそらく不可能であるとする。また、幾つかは、「不揮発性」メ
モリーにつき、記憶されたデータを失わないようにするために、頻繁にとはいわ
ないまでも、ＤＲＡＭのように定期的に記憶を新たにしなければならないであろ
うと提案する。これは、幾つかのアプリケーションにとっては実現できる解決法
であるかもしれないが、「揮発性ではない」というコンセプトを「さほど揮発性
ではない」というものに変えてしまうものである。更には、「記憶を新たにする
こと」は失敗するであろう。この方法での１つのアプリケーションは、「スマー
トカード」というものであり、もし、「記憶を新たにすること」が起こらなけれ
ば、重大な情報を失うことになるであろうし、これらのカードはしばしば電源に
長期間接続されない。
【０００３】 もし、トンネル酸化物が８ｎｍ又はそれよりも高値の厚さに制限されれば、コ
スト効率を上げること、即ち、高度なＣＭＯＳ論理プロセスに組み込まれた不揮
発性メモリーモジュールを作ることは困難である。そのようなプロセスにおいて
、フローティングゲート不揮発性メモリーセルは、ＣＭＯＳトランジスターと同
じ基板で製造される。ＣＭＯＳトランジスターのゲート酸化物の厚さは、一般的
に、５ｎｍ又はそれ以下のオーダーである。
【０００４】 ホウラー・ノルトハイムのトンネリングが、プログラミングや消去の過程の少
なくとも一つに使われるとすると、メモリーセルのトンネル酸化物の厚さは、コ
ントロールゲートのフローティングに対する結合比の組合せで、フローティング
ゲートへ及び／又は電荷の効率的な転送に必要な電圧を定める。特に、厚さが８
ｎｍから９ｎｍの範囲にあるトンネル酸化物は大抵、そのような高電圧を必要と
し、この高電圧を制御するために、基板上に高電圧トランジスタを含むことが必
要とされる。これら高電圧トランジスターのゲート酸化物は、メモリーセルのト
ンネル酸化物よりもずっと厚くなければならす、一般的には１５ｎｍから２０ｎ
ｍの範囲である。
【０００５】 更には、メモリーセルの、コントロールゲートとフローティングゲートとの間
には絶縁層があり、一般的には絶縁層は酸化物−窒化物−酸化物（ＯＮＯ）から
成る。
【０００６】 従って、フローティングゲートメモリーセル、論理トランジスター、及び高電
圧トランジスターを同じ基板上で製造する過程において、一般的には少なくとも
以下の４つの酸化物／絶縁の層がある。 メモリーセルのトンネル酸化物、 高電圧トランジスターのゲート酸化物、 論理トランジスターのゲート酸化物、及び メモリーセルの、コントロールゲートとフローティングゲートとの間にある絶縁
層。
【０００７】 現在まで、これらの酸化物−絶縁層は、製造費用を新たにかけて、そして、信
頼性についてのリスクを伴って、異なる厚さで設けられていた。
【０００８】 Ｈ．Ｗａｔａｎａｂｅの「Ｓｃａｌｉｎｇ ｏｆ Ｔｕｎｎｅｌ Ｏｘｉｄｅ
Ｔｈｉｃｋｎｅｓｓ ｆｏｒ Ｆｌａｓｈ ＥＥＰＲＯＭｓ Ｒｅａｌｉｚｉ
ｎｇ Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ Ｒｅ
ｄｕｃｔｉｏｎ」 ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １９９４の１９９４シンポジウムの４７−
４８頁では、フローティングゲート不揮発性メモリーセルのストレス誘起漏洩電
流（ＳＩＬＣ）が開示されている。そこで取られている手法の一つは、フローテ
ィングゲート不純物濃度を低くすることである。その結果、ＳＩＬＣレベルは、
フローティングゲートの下方のトンネル酸化物の厚さを約６ｎｍとすることが出
来るレベルにまで減少される。低不純物濃度によるプログラミング電圧の増加を
防止すべく、不純物濃度を、５×１０１９ｃｍ−３から７×１０１９ｃｍ−３と
することが提案されている。
【０００９】 Ｔ．Ｋｕｂｏｔａの「Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ ｔｈｅ Ｆｌｏａｔｉｎ
ｇ Ｇａｔｅ／Ｔｕｎｎｅｌ ＳｉＯ２ Ｉｎｔｅｒｆａｃｅ ｏｎ ＦＬＡＳ
Ｈ Ｍｅｍｏｒｙ Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ Ｒｅｌｉａｂｉｌｉｔｙ」
ＮＥＣ Ｒｅｓｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ， Ｖｏｌ．３８，
１９９７， Ｎｏ．４の４１２−４１８頁では、不純物濃度を低下させることに
よって、フローティングゲートメモリーセルのデータ保持時間が増加することが
記されている。これが、ＳＩＬＣレベルを低下させるからである。
【００１０】 Ｈ．Ｗａｔａｎａｂｅ及びＴ．Ｋｕｂｏｔａの提案を用いて、次世代のプロセ
ススケールとしてトンネル酸化物の厚さをスケールすることが可能となる。厚さ
が２ｎｍから５ｎｍの範囲にあるゲート酸化物が使われるであろうことが予想で
きる。
【００１１】 薄くて、極く僅かにドープされたポリシリコンのフローティングゲートのセル
を作ることによって、そのような薄いトンネル酸化物を作ることができ、容認で
きるＳＩＬＣのレベルを得ることができる。
【００１２】 本発明の目的は、１つの基板上に少なくとも１つのメモリーセルと、少なくと
も１つの論理トランジスターとを製造する簡単な方法を提供することである。
【００１３】 この目的を達成するために、本発明では、少なくとも１つのメモリーセルと少
なくとも１つの論理トランジスターとを１つの基板上に製造する方法であって、
フローティングゲートと、前記フローティングゲートと前記基板との間のトンネ
ル酸化物層と、コントロールゲートと、前記コントロールゲートと前記フローテ
ィングゲートとの間のコントロール酸化物層とを有する前記少なくとも１つのメ
モリーセルと、論理トランジスターゲートと、前記論理トランジスターゲートと
前記基板との間の論理トランジスターゲート酸化物とを有する前記少なくとも１
つの論理トランジスターとを前記基板上に製造する方法において、前記メモリー
セルの前記トンネル酸化物層と、前記論理トランジスターゲート酸化物とは、同
じ工程で作られ、同一又は実質的に同一の所定の第一の厚さを有することを特徴
とする方法を提供する。
【００１４】 不揮発性メモリーフローリングゲートの適切な不純物濃度を選択することによ
って、ＳＩＬＣのレベルを制御することが可能となるので、メモリーセルのトン
ネル酸化物層の厚さを論理トランジスターゲート酸化物の厚さと同じく設計する
ことが出来る。このように、これらを同じ製造工程で作ることができ、費用の削
減及び信頼性の向上を図ることができる。
【００１５】 同様の手法を、同じ基板上でメモリーセルのプログラミング及びデプログラミ
ングに必要とされるフローティングゲートメモリーセルと、高電圧トランジスタ
ーの集積工程を簡素化するために用いることが出来る。従って、本発明はまた、
少なくとも１つのメモリーセルと少なくとも１つの高電圧トランジスターを１つ
の基板上に製造する方法であって、フローティングゲートと、前記フローティン
グゲートと前記基板との間のトンネル酸化物層と、コントロールゲートと、前記
コントロールゲートと前記フローティングゲートとの間のコントロール酸化物層
とを有する前記少なくとも１つのメモリーセルと、高電圧トランジスターゲート
と、前記高電圧トランジスターゲートと前記基板との間の高電圧トランジスター
ゲート酸化物とを有する前記少なくとも１つの高電圧トランジスターとを前記基
板上に製造する方法において、前記高電圧トランジスターゲート酸化物は、前記
基板の上部の第一ゲート酸化物層と、前記第一ゲート酸化物層の上部の第二ゲー
ト酸化物層とを含み、前記第一ゲート酸化物層と、前記メモリーセルの前記トン
ネル酸化物層とは、同じ第一の工程で作られ、同一又は実質的に同一の所定の第
一の厚さを有し、前記第二ゲート酸化物層と、前記メモリーセルの前記コントロ
ール酸化物層とは、同じ第二の工程で作られ、同一又は実質的に同一の所定の第
二の厚さを有することを特徴とする方法に関するものである。
【００１６】 高電圧トランジスターのゲート酸化物を、第一のゲート酸化物の層と、第二の
ゲート酸化物の層とに分け、第一のゲート酸化物の層をメモリーセルのトンネル
酸化物と同じ製造工程で作成し、第二のゲート酸化物の層をメモリーセルのコン
トロールゲートとフローティングゲートの間にある絶縁層と同じ製造工程で作成
することによって、より費用の削減及び信頼性の向上を図ることができる。メモ
リーセルのフローティングゲートのドーピング濃度を設計自由度を与えるに十分
に低くして選択することが出来るので、トンネル酸化物とメモリーセルのコント
ロールゲートとフローティングゲートの間にある絶縁層と、高電圧トランジスタ
ーのゲート酸化物の両方を、如何なる要求の通りに作ることができる。
【００１７】 これらの工程を、本発明に従い、１つの基板上で集積されるメモリーセル、論
理トランジスター、及び高電圧トランジスターを有するために、一体化すること
が出来る。
【００１８】 つまり、４つの異なる酸化物／絶縁物の層の代りに、２つの層を用いるもので
ある。即ち、一つは、基板の上に直接ある第一の酸化物層であり、これは、メモ
リーセルではトンネル酸化物として用いられ、論理トランジスターではゲート酸
化物であり、高電圧トランジスターでは第一のゲート酸化物層として用いられる
。もう一つは、第二の酸化物層であり、これはメモリーセルのコントロールゲー
トとフローティングゲートとの間にある絶縁層として、及び高電圧トランジスタ
ーの第二のゲート酸化物層として用いられるものである。このような集積された
工程は、ほとんどマスクを必要とせず、ほとんどの工程も要求されないので、従
来の工程よりも廉価であることは明白である。
【００１９】 トンネル酸化物、第一のゲート酸化物層、及び論理トランジスターのゲート酸
化物層の厚さは、望ましくは２ｎｍと１０ｎｍの間であり、より望ましくは４ｎ
ｍと８ｎｍの間である。
【００２０】 フローティングゲートのドーピング濃度は、望ましくは、１×１０２０ｃｍ− ３ 以下であり、より望ましくは、４×１０１９ｃｍ−３以下である。
【００２１】 論理ゲートトランジスターが、論理トランジスターゲート酸化物の上部に第一
のゲート層と、第一のゲート層の上部に第二のゲート層とを有する場合は、更な
る効果を得ることが出来る。第一のゲート層と、フローティングゲートとは望ま
しくは同時に作られ、同一又は実質的に同一の所定の第三の厚さ及びドーピング
濃度を有する。
【００２２】 論理トランジスターの第二のゲート層は、可能であれば、高電圧トランジスタ
ーのゲートと同じ製造工程で作られることが望ましい。
【００２３】 本発明は、方法に関するもののみならず、１つの基板上に、少なくとも１つの
メモリーセルと少なくとも１つの論理トランジスターとを有し、前記少なくとも
１つのメモリーセルは、フローティングゲートと、前記フローティングゲートと
前記基板との間のトンネル酸化物層と、コントロールゲートと、前記コントロー
ルゲートと前記フローティングゲートとの間のコントロール酸化物層とを有し、
前記少なくとも１つの論理トランジスターは、論理トランジスターゲートと、前
記論理トランジスターゲートと前記基板との間の論理トランジスターゲート酸化
物とを有する半導体装置において、前記メモリーセルの前記トンネル酸化物層と
、前記論理トランジスターゲート酸化物とは、同一又は実質的に同一の所定の第
一の厚さを有することを特徴とする半導体装置に関するものである。
【００２４】 本発明の更なる実施例は、１つの基板上に、少なくとも１つのメモリーセルと
少なくとも１つの高電圧トランジスターとを有し、前記少なくとも１つのメモリ
ーセルは、フローティングゲートと、前記フローティングゲートと前記基板との
間のトンネル酸化物層と、コントロールゲートと、前記コントロールゲートと前
記フローティングゲートとの間のコントロール酸化物層とを有し、前記少なくと
も１つの高電圧トランジスターは、高電圧トランジスターゲートと、前記高電圧
トランジスターゲートと前記基板との間の高電圧トランジスターゲート酸化物と
を有し、前記高電圧トランジスターゲート酸化物は、前記基板の上部の第一ゲー
ト酸化物層と、前記第一ゲート酸化物層の上部の第二ゲート酸化物層とを有し、
前記第一ゲート酸化物層と、前記メモリーセルの前記トンネル酸化物層とは、同
一又は実質的に同一の所定の第一の厚さを有し、前記第二ゲート酸化物層と、前
記メモリーセルの前記コントロール酸化物層とは、同一又は実質的に同一の所定
の第二の厚さを有することを特徴とする半導体装置に関するものである。
【００２５】 以下、本発明を、図面を参照して説明するが、これはあくまでも説明のために
用いるのであって、本発明の範囲を制限するものではなく、本発明の範囲は、特
許請求の範囲によって定められるものである。
【００２６】 図１は、１つの基板上にあるフローティングゲートメモリセル、高電圧トラン
ジスター、及び論理トランジスターを示す。なお、この図は、概略を図示したも
のであり、実際のものを一定の比率で拡大したものではない。
【００２７】 図中、メモリーセル３は、トンネル酸化物１１によって基板１から分離された
フローティングゲート５から構成される。ソース７及びドレーン９は、当業者に
周知の如く、プログラミング及びデプログラミング作用をさせるために、基板上
に作られる。メモリーセル３はまた、絶縁層１３によってフローティングゲート
５から分離されたコントロールゲート１５から構成される。絶縁層１３は、当業
者に周知の如く、酸化物−窒化物−酸化物から成るものであってもよい。しかる
に、本発明の実施例では、絶縁層１３は、二酸化珪素の層のみから成ることが望
ましい。
【００２８】 高電圧トランジスター１７は、メモリーセル３の書き込み及び消去機能をさせ
るために必要とされるものであり、同じ基板１上に設けられる。
【００２９】 高電圧トランジスター１７は、ゲート酸化物の上部にあるゲート１５’を有す
る。本発明におけるゲート酸化物は、第一ゲート酸化物層１１’と第一ゲート酸
化物層１１’の上部にある第二ゲート酸化物層１３’という２つの層から成る。
第一ゲート酸化物層１１’は、基板１に接している。ソース２１とドレーン２３
は、当業者に周知の如く基板中に設けられている。
【００３０】 論理トランジスター２５は、１以上の論理回路の部分を構成し、基板１上に設
けられる。本発明の１つの実施例によれば、論理トランジスターは、ゲートを有
し、そのゲートは第一ゲート５’と、第二ゲート１５”から成る。
【００３１】 論理トランジスター２５はまた、ゲート５’、１５”と、基板１との間のゲー
ト酸化物１１”を有する。
【００３２】 ソース２７とドレーン２９は、通常の方法で設けられる。
【００３３】 本発明では、フローティングゲート５のドーピング濃度を低く選択できるので
、トンネル酸化物１１の厚さは、論理トランジスター２５のゲート酸化物１１”
と等しくなり、メモリーセル３のＳＩＬＣレベルも低いので、例えば１０年等の
メモリーセルの電荷保持要求を満たすことが出来る。トンネル酸化物１１の厚さ
は、ゲート酸化物１１”の厚さと等しいので、これらを同じ製造工程で作ること
ができ、それゆえ、コストの削減と信頼性を高めることが出来る。
【００３４】 本発明の更なる実施例では、高電圧トランジスター１７の第１ゲート酸化物層
１１’は、メモリーセル３のトンネル酸化物１１と同一又は実質的に同一の厚さ
を有している。従って、この実施例では、高電圧トランジスター１７の第１ゲー
ト酸化物層１１’は、メモリーセル３のトンネル酸化物１１と同じ製造工程で作
ることができる。メモリーセル３及び高電圧トランジスター１７は、論理トラン
ジスター２５と共に、同じ１つの基板１上に形成でき、トンネル酸化物１１、第
１ゲート酸化物１１’、及びゲート酸化物１１”は、同じ厚さを有し、同じ製造
工程で作ることが出来る。
【００３５】 高電圧トランジスター１７のゲート酸化物層１１’と１３’の全体の厚さは、
メモリーセル３のトンネル酸化物１１の厚さよりも大きくなければならないので
、高電圧トランジスター１７の第２ゲート酸化物層１３’は、要求を満たすよう
に設計されなければならない。コントロールゲート１５とフローティングゲート
５の間の絶縁層１３もまた二酸化珪素から成り、高電圧トランジスター１７の第
２ゲート酸化物層１３’と同じ又は実質的に同じ厚さを有していることがのぞま
しい。そして、これら二つの層１３と１３’は、１つの製造工程で作成でき、そ
れゆえに、さらにコストの削減と信頼性を高めることが出来る。
【００３６】 酸化物層１１、１１’及び１１”の厚さは、望ましくは２ｎｍと１０ｎｍの間
であること、より望ましくは４ｎｍと８ｎｍの間である。後者の場合、論理トラ
ンジスター２５の電圧切換値は、望ましくは１．５Ｖと３．５Ｖの間であり、典
型的には２．５Ｖである。
【００３７】 高電圧トランジスター１７の電圧切換値は、望ましくは、１５−２０Ｖの範囲
である。これは、ゲート酸化物層１１’、１３’の全体の厚さが１５−３０ｎｍ
であることを要する。
【００３８】 フローティングゲート５は、例えばリン又はヒ素の原子を埋め込んで成るｎ型
であっても、例えばホウ素又はインジウムの原子を埋め込んで成るｐ型であって
もよい。フローティングゲート５のドーピング濃度は、望ましくは、１×１０２ ０ ／ｃｍ３以下であり、より望ましくは、４×１０１９／ｃｍ３以下である。
【００３９】 更なる実施例では、論理トランジスター２５のゲートは、他の工程で必要な２
つの層５’及び１５”を有する。第１ゲート層５’は、メモリーセル３のフロー
ティングゲート５と同じ工程で製造され、同じドーピング濃度で同じ材料で作ら
れ、同じ又は実質的に同じ厚さに作られることが望ましい。
【００４０】 第２ゲート層１５”は、メモリーセル３のコントロールゲート１５及び高電圧
トランジスター１７のゲート１５’と同じ工程で作成されるのが望ましい。
【００４１】 論理ゲートトランジスタ２５のゲートに２つのそのような層５’及び１５”を
設けることにより、以下の効果を得ることができる。フローティングゲート５は
、論理ゲート５’及び１５”よりも薄くなり、メモリーマップのトポロジーを減
少させ、製造工程を簡素化できる。薄くなったフローティングゲート５の別の効
果は、ゲート中のポリシリコンのグレーンサイズがフローティングゲートの厚さ
に関係することである。より小さいグレーンをもつゲートは、より良いプログラ
ミング及びデプログラミング特性をもつが、フローティングゲート５が薄くなれ
ばなるほど、グレーンサイズは小さくなる。更に、これらは、潜在的により高い
信頼度をもつものである。
【００４２】 図２で示される更なる実施例では、高電圧トランジスターゲートはまた、２つ
の層６’と１５’とから構成される。更に図２で示されるように、メモリーセル
３のコントロールゲートは、２つの層６と１５とから成る。更なる層６と６’と
を適切な厚さで設けることにより、コントロールゲートの厚さ、高電圧トランジ
スターゲートの厚さ、及び論理トランジスターゲートの厚さとを、等しく作るこ
とが出来る。このことは、これらゲートを同じエッチング工程でパターン化する
ことができるものであり、製造工程を簡素化するものである。
【００４３】 完全なものとするために、図３は、論理トランジスターが、フローティングゲ
ート５と同じ製造工程で作られる１つだけの層５’から構成される実施例を示し
ている。
【図面の簡単な説明】
【図１】 １つの基板上にあるフローティングゲートメモリセル、高電圧トランジスター
、及び論理トランジスターの構成を概略的に示す図である。
【図２】 本発明の別の実施例を示す図である。
【図３】 本発明の更なる別の実施例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 ドルマンス，ハイド イェー エム オランダ国，5656 アーアー アインドー フェン，プロフ・ホルストラーン ６ (72)発明者 フォルテルス，ドナルド エル オランダ国，5656 アーアー アインドー フェン，プロフ・ホルストラーン ６ Ｆターム(参考） 5F048 AA05 AA07 AA09 AB01 AB03 AC03 BB01 BB06 BB07 BB16 DA09 5F083 EP02 EP23 EP55 EP56 GA27 JA04 PR43 PR44 PR45 PR53 PR54 PR55 ZA05 ZA07 ZA08 5F101 BA01 BA29 BA36 BB05 BD02 BD27 BH01 BH21

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのメモリーセルと少なくとも１つの論理トラ
    ンジスターとを１つの基板上に製造する方法であって、 フローティングゲートと、前記フローティングゲートと前記基板との間のトン
    ネル酸化物層と、コントロールゲートと、前記コントロールゲートと前記フロー
    ティングゲートとの間のコントロール酸化物層とを有する前記少なくとも１つの
    メモリーセルと、 論理トランジスターゲートと、前記論理トランジスターゲートと前記基板との
    間の論理トランジスターゲート酸化物とを有する前記少なくとも１つの論理トラ
    ンジスターとを前記基板上に製造する方法において、 前記メモリーセルの前記トンネル酸化物層と、前記論理トランジスターゲート
    酸化物とは、同じ工程で作られ、同一又は実質的に同一の所定の第一の厚さを有
    することを特徴とする方法。
  2. 【請求項２】 少なくとも１つのメモリーセルと少なくとも１つの高電圧トラン
    ジスターを１つの基板上に製造する方法であって、 フローティングゲートと、前記フローティングゲートと前記基板との間のトン
    ネル酸化物層と、コントロールゲートと、前記コントロールゲートと前記フロー
    ティングゲートとの間のコントロール酸化物層とを有する前記少なくとも１つの
    メモリーセルと、 高電圧トランジスターゲートと、前記高電圧トランジスターゲートと前記基板
    との間の高電圧トランジスターゲート酸化物とを有する前記少なくとも１つの高
    電圧トランジスターとを前記基板上に製造する方法において、 前記高電圧トランジスターゲート酸化物は、前記基板の上部の第一ゲート酸化
    物層と、前記第一ゲート酸化物層の上部の第二ゲート酸化物層とを含み、 前記第一ゲート酸化物層と、前記メモリーセルの前記トンネル酸化物層とは、
    同じ第一の工程で作られ、同一又は実質的に同一の所定の第一の厚さを有し、 前記第二ゲート酸化物層と、前記メモリーセルの前記コントロール酸化物層と
    は、同じ第二の工程で作られ、同一又は実質的に同一の所定の第二の厚さを有す
    ることを特徴とする方法。
  3. 【請求項３】 前記方法はさらに、前記基板上に、少なくとも１つの論理ト
    ランジスターを製造することを含み、 前記少なくとも１つの論理トランジスターは、論理トランジスターゲートと、
    前記論理トランジスターゲート及び前記基板との間に論理トランジスターゲート
    酸化物とを有する方法において、 前記論理トランジスターゲート酸化物も、前記第一の工程と同じ工程で作られ
    、前記同一又は実質的に同一の所定の第一の厚さを有することを特徴とする請求
    項２記載の方法。
  4. 【請求項４】 前記第一の厚さは、２ｎｍと１０ｎｍの間であることを特徴
    とする請求項１乃至３のうちいずれか一項記載の方法。
  5. 【請求項５】 前記第一の厚さは、４ｎｍと８ｎｍの間であることを特徴と
    する請求項４記載の方法。
  6. 【請求項６】 前記フローティングゲートは、１×１０２０ｃｍ−３以下の
    ドーピング濃度、望ましくは、４×１０１９ｃｍ−３以下のドーピング濃度を有
    することを特徴とする請求項１乃至５いずれか一項記載の方法。
  7. 【請求項７】 前記論理ゲートトランジスターは、前記論理トランジスター
    ゲート酸化物の上部に第一のゲート層と、前記第一のゲート層の上部に第二ゲー
    ト層とを有することを特徴とする請求項１乃至６いずれか一項記載の方法。
  8. 【請求項８】 前記第一のゲート層と前記第二ゲート層とは、同時に作られ
    、同一又は実質的に同一の所定の第三の厚さを有し、同一又は実質的に同一の所
    定のドーピング濃度を有することを特徴とする請求項７記載の方法。
  9. 【請求項９】 前記論理ゲートトランジスターは、前記論理トランジスター
    ゲート酸化物の上部に第一のゲート層と、前記第一のゲート層の上部に第二のゲ
    ート層とを有し、前記第一のゲート層と前記フローティングゲートは、同時に作
    られ、同一又は実質的に同一の所定の第三の厚さを有し、同一又は実質的に同一
    の所定のドーピング濃度を有し、前記第二のゲート層と前記高電圧トランジスタ
    ーゲートは同時に作られ、同一又は実質的に同一の所定の第四の厚さを有するこ
    とを特徴とする請求項３記載の方法。
  10. 【請求項１０】 前記高電圧トランジスターゲートは、前記高電圧トランジ
    スターゲート酸化物の上部の第一の高電圧トランジスターゲート層と、前記第一
    の高電圧トランジスターゲート層の上部の第二の高電圧トランジスターゲート層
    とを有し、前記第一の高電圧トランジスターゲート層と前記第一のゲート層は同
    時に作られ、同一又は実質的に同一の所定の第五の厚さを有することを特徴とす
    る請求項９記載の方法。
  11. 【請求項１１】 前記コントロールゲートは、前記コントロール酸化物層の
    上部に第一のコントロールゲート層と、前記第一のコントロールゲート層の上部
    に第二のコントロールゲート層とを有し、前記第一のコントロールゲート層と前
    記第一のゲート層は同時に作られ、同一又は実質的に同一の所定の第五の厚さを
    有することを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 １つの基板上に、少なくとも１つのメモリーセルと少なく
    とも１つの論理トランジスターとを有し、 前記少なくとも１つのメモリーセルは、フローティングゲートと、前記フロー
    ティングゲートと前記基板との間のトンネル酸化物層と、コントロールゲートと
    、前記コントロールゲートと前記フローティングゲートとの間のコントロール酸
    化物層とを有し、 前記少なくとも１つの論理トランジスターは、論理トランジスターゲートと、
    前記論理トランジスターゲートと前記基板との間の論理トランジスターゲート酸
    化物とを有する半導体装置において、 前記メモリーセルの前記トンネル酸化物層と、前記論理トランジスターゲート
    酸化物とは、同一又は実質的に同一の所定の第一の厚さを有することを特徴とす
    る半導体装置。
  13. 【請求項１３】 １つの基板上に、少なくとも１つのメモリーセルと少なく
    とも１つの高電圧トランジスターとを有し、 前記少なくとも１つのメモリーセルは、フローティングゲートと、前記フロー
    ティングゲートと前記基板との間のトンネル酸化物層と、コントロールゲートと
    、前記コントロールゲートと前記フローティングゲートとの間のコントロール酸
    化物層とを有し、 前記少なくとも１つの高電圧トランジスターは、高電圧トランジスターゲート
    と、前記高電圧トランジスターゲートと前記基板との間の高電圧トランジスター
    ゲート酸化物とを有し、 前記高電圧トランジスターゲート酸化物は、前記基板の上部の第一ゲート酸化
    物層と、前記第一ゲート酸化物層の上部の第二ゲート酸化物層とを有し、 前記第一ゲート酸化物層と、前記メモリーセルの前記トンネル酸化物層とは、
    同一又は実質的に同一の所定の第一の厚さを有し、 前記第二ゲート酸化物層と、前記メモリーセルの前記コントロール酸化物層と
    は、同一又は実質的に同一の所定の第二の厚さを有することを特徴とする半導体
    装置。
  14. 【請求項１４】 前記半導体装置はさらに、前記基板上に、少なくとも１つ
    の論理トランジスターを含み、 前記少なくとも１つの論理トランジスターは、論理トランジスターゲートと、
    前記論理トランジスターゲートと前記基板との間に論理トランジスターゲート酸
    化物とを有する半導体装置において、 前記論理トランジスターゲート酸化物は、前記同一又は実質的に同一の所定の
    第一の厚さを有することを特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 前記第一の厚さは、２ｎｍと１０ｎｍの間であることを特
    徴とする請求項１２乃至１４いずれか一項記載の半導体装置。
  16. 【請求項１６】 前記第一の厚さは、４ｎｍと８ｎｍの間であることを特徴
    とする請求項１５記載の半導体装置。
  17. 【請求項１７】 前記フローティングゲートは、１×１０２０ｃｍ−３以下
    のドーピング濃度、望ましくは、４×１０１９ｃｍ−３以下のドーピング濃度を
    有することを特徴とする請求項１２乃至１６いずれか一項記載の半導体装置。
  18. 【請求項１８】 前記論理ゲートトランジスターは、前記論理トランジスタ
    ーゲート酸化物の上部に第一のゲート層と、前記第一のゲート層の上部に第二ゲ
    ート層とを有することを特徴とする請求項１２乃至１７いずれか一項記載の半導
    体装置。
  19. 【請求項１９】 前記第一のゲート層と前記第二ゲート層とは、同一又は実
    質的に同一の所定の第三の厚さを有し、同一又は実質的に同一の所定のドーピン
    グ濃度を有することを特徴とする請求項１８記載の半導体装置。
  20. 【請求項２０】 前記論理ゲートトランジスターは、前記論理トランジスタ
    ーゲート酸化物の上部に第一のゲート層と、前記第一のゲート層の上部に第二の
    ゲート層とを有し、前記第一のゲート層と前記フローティングゲートは、同一又
    は実質的に同一の所定の第三の厚さを有し、同一又は実質的に同一の所定のドー
    ピング濃度を有し、前記第二のゲート層と前記高電圧トランジスターゲートとは
    同一又は実質的に同一の所定の第四の厚さを有することを特徴とする請求項１４
    記載の半導体装置。
  21. 【請求項２１】 前記高電圧トランジスターゲートは、前記高電圧トランジ
    スターゲート酸化物の上部の第一の高電圧トランジスターゲート層と、前記第一
    の高電圧トランジスターゲート層の上部の第二の高電圧トランジスターゲート層
    とを有し、前記第一の高電圧トランジスターゲート層と前記第一のゲート層とは
    同一又は実質的に同一の所定の第五の厚さを有することを特徴とする請求項２０
    記載の半導体装置。
  22. 【請求項２２】 前記コントロールゲートは、前記コントロール酸化物層の
    上部に第一のコントロールゲート層と、前記第一のコントロールゲート層の上部
    に第二のコントロールゲート層とを有し、前記第一のコントロールゲート層と前
    記第一のゲート層とは同一又は実質的に同一の所定の第五の厚さを有することを
    特徴とする請求項２１記載の半導体装置。
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