FR3099640A1 - Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant - Google Patents

Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant Download PDF

Info

Publication number
FR3099640A1
FR3099640A1 FR1908775A FR1908775A FR3099640A1 FR 3099640 A1 FR3099640 A1 FR 3099640A1 FR 1908775 A FR1908775 A FR 1908775A FR 1908775 A FR1908775 A FR 1908775A FR 3099640 A1 FR3099640 A1 FR 3099640A1
Authority
FR
France
Prior art keywords
transistor
gate
cmos
floating
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1908775A
Other languages
English (en)
Inventor
Franck Julien
Abderrezak Marzaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1908775A priority Critical patent/FR3099640A1/fr
Priority to US16/939,603 priority patent/US11183505B2/en
Publication of FR3099640A1 publication Critical patent/FR3099640A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Le procédé de fabrication d’un circuit intégré comprend une fabrication d’au moins un premier transistor configuré pour fonctionner à une tension d’alimentation comprise entre 1,8V et 5V et une fabrication d’au moins un transistor à grille flottante, dans lequel lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation d’une couche diélectrique configurée pour former une couche diélectrique tunnel du transistor à grille flottante, destinée à permettre des transferts de charges par effet Fowler-Nordheim à des tensions supérieures à 10V, et pour former une couche diélectrique de grille du premier transistor. Figure pour l’abrégé : Fig 2

Description

Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant
Des modes de réalisation et de mise en œuvre concernent la fabrication de transistors moyenne tension du type CMOS et les circuits intégrés correspondants.
De plus en plus d’éléments d’usages différents, ayant en particulier des plages de tensions utiles différentes, peuvent être incorporés dans un même circuit intégré.
Les dispositifs moyenne tension sont des dispositifs configurés pour et destinés à fonctionner à des tensions classiquement comprises entre 1,8V et 3,3V, et/ou entre 4V et 5V.
Par exemple les dispositifs moyenne tension sont situés dans des étages d’entrée-sorties de signaux dont les tensions utiles sont plus élevées que les basses tensions des éléments logiques opérant sur ces signaux. Les basses tensions sont typiquement comprises entre 0,8V et 1,5V.
La figure 1 représente un exemple de technologies classiques d’éléments ayant des architectures respectives correspondant chacune à une plage de tensions utiles.
Des transistors basse tension CMOS_LV comprennent une région de grille et un oxyde de grille, PO21, l’oxyde de grille ayant une épaisseur comprise entre 1nm et 3nm, pour des tensions de 0,8V à 1,5V.
Des premiers transistors moyenne tension CMOS_IO comprennent une région de grille et un oxyde de grille, PO22, l’oxyde de grille ayant une épaisseur comprise entre 7nm et 8nm, pour des tensions de 1,8V à 3,3V. Les techniques de fabrication classiques de tels premiers transistors moyenne tension CMOS_IO peuvent comprendre quatre étapes d’implantation dédiées, et une formation d’oxyde dédiée.
Des deuxièmes transistors moyenne tension CMOS_5V comprennent une région de grille et un oxyde de grille, PO11, l’oxyde de grille ayant une épaisseur comprise entre 12nm et 13nm, pour des tensions de 4V à 5V.
Des transistors haute tension CMOS_HV comprennent une région de grille et un oxyde de grille, PO12, l’oxyde de grille ayant une épaisseur comprise entre 15nm et 16nm, voire jusqu’à 25nm, pour des tensions de 5V à 11V.
Par ailleurs, des transistors à grille flottante FGT peuvent être prévus et comprennent une région de grille flottante et un oxyde tunnel, PO13, l’oxyde tunnel ayant une épaisseur comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm, pour permettre des transferts de charge par effet Fowler-Nordheim à des tensions supérieures à 10V dans la grille flottante, surmontés par une région de grille de commande et un diélectrique de grille de commande, PO23.
Chaque type de transistor présente ainsi une architecture respective et différente d’un type à l’autre, notamment en matière d’épaisseur de la couche d’oxyde de grille, et des étapes de procédé dédiées sont prévues pour chaque type de transistor.
Bien que certaines étapes peuvent être partiellement mutualisées, par exemple les dépôts de matériaux conducteurs de grilles, les procédés classiques sont très coûteux en raison des étapes dédiées.
Il serait souhaitable de réduire les coûts des procédés de fabrication de circuits intégrés.
A cet égard il est proposé selon un aspect un procédé de fabrication d’un circuit intégré, comprenant une fabrication d’au moins un premier transistor configuré pour fonctionner sous une première tension d’alimentation, par exemple comprise entre 1,8V et 5V, et une fabrication d’au moins un transistor à grille flottante, dans lequel lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation d’une couche diélectrique configuré pour former une couche diélectrique tunnel du transistor à grille flottante, destinée à permettre des transferts de charges par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d’alimentation, par exemple supérieures à 10V, et pour former une couche diélectrique de grille du premier transistor.
Selon un mode de mise en œuvre, lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation de régions de grille configurée pour former une région de grille flottante du transistor à grille flottante et une région de grille du premier transistor.
Ainsi, la fabrication des transistors moyenne tension ne nécessite pas d’étape dédiée, mais au contraire n’utilise que des étapes déjà prévues dans la fabrication du transistor à grille flottante. En effet, la nature et l’épaisseur de la couche diélectrique tunnel ainsi que la nature et l’épaisseur de la région de grille flottante des transistors à grille flottante peuvent convenir pour des fabrications de transistors moyenne tension, notamment destinés à être alimentés par une tension comprise entre 1,8V et 5V.
Par conséquent le procédé de fabrication des transistors moyenne tension est gratuit et le coût global du circuit intégré est réduit.
En outre, la structure du premier transistor réalisé par ce procédé permet, par rapport aux technologies classiques, un meilleur contrôle électrostatique, des effets de pincement de canal réduits, une meilleure conduction en régime saturé et/ou moins de fuites de courant.
Selon un mode de mise en œuvre, le procédé comporte en outre une fabrication d’au moins un transistor à drain déporté, dans lequel l’étape commune de formation de la couche diélectrique est configurée pour former une couche diélectrique de grille du transistor à drain déporté.
Avantageusement, l’étape commune de formation de régions de grille est configurée pour former une région de grille du transistor à drain déporté.
Les transistors à drain déporté sont classiquement configurés pour permettre une commande à moyenne tension tout en pouvant supporter des hautes tensions sur leurs drains. La fabrication des transistors à drain déporté introduit classiquement des étapes dédiées et coûteuses, notamment une formation d’une couche d’oxyde dédiée.
Ce mode de mise en œuvre permet ainsi d’intégrer des réalisations de transistors à drain déporté dans des procédés n’en prévoyant pas initialement, à moindre coût, ou de réduire les coûts des procédés en prévoyant.
Selon un mode de mise en œuvre, l’étape commune de formation de la couche diélectrique comprend une croissance thermique d’une couche d’oxyde de silicium et une gravure de la couche d’oxyde de silicium jusqu’à une épaisseur comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm.
En effet, les techniques de formation par croissance aboutissent à des structures plus robustes que les techniques de formation par dépôt. Ainsi, la robustesse des transistors moyenne tension est améliorée et/ou la plage de moyennes tensions applicables est élargie dans ce mode de mise en œuvre.
Par ailleurs, l’étape commune de formation de régions de grille peut comprendre une formation d’une couche de silicium polycristallin conducteur ayant une épaisseur comprise entre 60nm et 150nm. Le silicium polycristallin peut être dopé in situ ou non.
Selon un mode de mise en œuvre, ladite fabrication du premier transistor comprend une formation d’un caisson semiconducteur comprenant une étape d’implantation de dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistor, le premier transistor étant fabriqué sur ledit caisson.
L’étape d’implantation dédiée de ce mode de mise en œuvre introduit un coût supplémentaire par rapport au procédé ne comportant pas cette étape dédiée, mais pour un coût global toujours inférieur aux techniques classiques de formation de transistors moyenne tension. Ajuster la tension de seuil du premier transistor est avantageux en soi pour des raisons de compatibilités et de commande, et permet en outre de contrôler les fuites de courant des premiers transistors.
Selon un autre aspect, il est proposé un circuit intégré comportant au moins un premier transistor configuré pour fonctionner sous une première tension d’alimentation, par exemple comprise entre 1,8V et 5V, comprenant une couche diélectrique de grille, et au moins un transistor à grille flottante comportant une couche diélectrique tunnel configurée pour permettre des transferts de charge par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d’alimentation, par exemple supérieures à 10V, dans lequel la couche diélectrique de grille du premier transistor a la même nature et a la même épaisseur que la couche diélectrique tunnel.
Selon un mode de réalisation dans lequel le premier transistor comporte une région de grille et le transistor à grille flottante comporte une région de grille flottante, la région de grille du premier transistor a la même nature et a la même épaisseur que la région de grille flottante du transistor à grille flottante.
Selon un mode de réalisation dans lequel le circuit intégré comporte en outre au moins un transistor à drain déporté comprenant une couche diélectrique et une région de grille recouvrant partiellement une région de drain, la couche diélectrique de grille du transistor à drain déporté a la même nature et a la même épaisseur que la couche diélectrique tunnel du transistor à grille flottante.
Et par exemple, la région de grille du transistor à drain déporté a la même nature et a la même épaisseur que la région de grille flottante du transistor à grille flottante.
Selon un mode de réalisation, la nature de la couche diélectrique tunnel est un oxyde de silicium, d’épaisseur comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm.
Par exemple, la nature de la région de grille flottante est du silicium polycristallin conducteur, d’épaisseur comprise entre 60nm et 150nm.
Selon un mode de réalisation, le premier transistor est formé sur un caisson semiconducteur dopé à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistor.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
précédemment décrite, représente des transistors d’architectures classiques pour différentes plages de tensions ;
représentent des modes de réalisation et de mise en œuvre de l’invention.
La figure 2 représente un circuit intégré CI comportant des transistors ayant une architecture avantageuse pour différentes plages de tensions.
Le circuit intégré CI comporte des transistors basse tension CMOS_LV comprenant une structure de grille PO210 incluant une région de grille et un oxyde de grille, l’oxyde de grille ayant une épaisseur comprise entre 1nm et 3nm, pour des tensions de 0,8V à 1,5V.
Le circuit intégré CI comporte des transistors haute tension CMOS_HV comprenant une structure de grille PO130 incluant une région de grille et un oxyde de grille, l’oxyde de grille ayant une épaisseur comprise entre 15nm et 16nm, pour des tensions de 5V à 11V.
Le circuit intégré CI comporte au moins un premier transistor CMOS_TN configuré pour fonctionner sous une tension d’alimentation comprise entre 1,8V et 5V. Le premier transistor est ainsi destiné à une alimentation « moyenne tension », entre 1,8V et 5V, et sera qualifié dans la suite de « transistor moyenne tension ».
Le transistor moyenne tension CMOS_TN comporte une structure de grille PO130 comprenant une région de grille P1 et une couche diélectrique de grille TN.
Par ailleurs, le circuit intégré comporte au moins un transistor à grille flottante FGT comportant une structure de grille de commande PO230 superposée sur une structure de grille flottante PO130. Le structure de grille flottante PO130 comprend une région de grille flottante P1 et une couche diélectrique tunnel TN. La couche diélectrique tunnel TN est spécifiquement configurée pour permettre des transferts de charge par effet Fowler-Nordheim à des tensions supérieures à 10V dans la grille flottante P1.
La couche diélectrique de grille TN du transistor moyenne tension CMOS_TN a la même nature et a la même épaisseur que la couche diélectrique tunnel TN, et la région de grille P1 du transistor moyenne tension CMOS_TN a la même nature et a la même épaisseur que la région de grille flottante P1 du transistor à grille flottante FGT.
En effet, comme cela apparaitra en relation avec les figures 5 à 14, les réalisations du transistor moyenne tension CMOS_TN et du transistor à grille flottante FGT résultent notamment d’une étape commune de formation de la couche diélectrique tunnel TN de transistor à grille flottante FGT et de la couche diélectrique de grille TN du transistor moyenne tension CMOS_TN, et d’une étape commune de formation de la région de grille flottante P1 du transistor à grille flottante FGT et de la région de grille P1 du transistor moyenne tension CMOS_TN.
Par exemple, la nature de la couche diélectrique tunnel est un oxyde de silicium, et l’épaisseur de la couche diélectrique tunnel est comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm.
La nature de la région de grille flottante est par exemple du silicium polycristallin dopé conducteur, d’épaisseur comprise entre 60nm et 150nm.
Selon une alternative avantageuse en matière de performances, le transistor moyenne tension CMOS_TN est réalisé sur un caisson semiconducteur formé de façon dédiée pour sa réalisation. Le caisson semiconducteur comprend une implantation de dopants dans un substrat, les dopants ayant une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du transistor moyenne tension.
La figure 3 représente un tableau d’exemples comparatifs de performances de transistors moyenne tension selon l’invention CMOS_TN, CMOS_TN_W, par rapport à des performances des réalisations classiques des premiers transistors moyennes tensions CMOS_IO et des transistors haute tension CMOS_HV, tels que décrits ci-avant en relation avec la figure 1, et ayant les mêmes caractéristiques structurelles (excepté la nature et l’épaisseur des couches diélectriques de grille).
Les résultats présentés correspondent à des réalisations de transistors NMOS. Des réalisations de transistors PMOS ont aussi été comparées et présentent des résultats relatifs similaires à ceux des transistors NMOS.
Les résultats présentés sur le tableau de la figure 3 sont issus de mesures expérimentales préliminaires et permettent d’identifier des variations entre les performances des technologies présentées. Les résultats présentés ne limitent pas les performances possibles des technologies décrites, ces dernières pouvant bien entendu faire l’objet d’optimisations et d’améliorations.
Les performances des transistors, dont les diélectriques de grilles sont les mêmes que le diélectrique tunnel des transistors à grille flottante FGT, sont présentées pour l’alternative CMOS_TN dans laquelle pas de caisson dédié n’est implanté, et pour l’alternative CMOS_TN_W dans laquelle un caisson dédié a été formé.
Dans la suite, les transistors haute et moyenne tension classiques seront désignés directement par leurs références respectives CMOS_HV et CMOS_IO, de même que les transistors moyenne tension selon les deux alternatives seront désignés par leurs références respectives CMOS_TN et CMOS_TN_W.
Les transistors classiques CMOS_IO comprennent un oxyde de grille ayant une épaisseur de 5nm, et les transistors classiques CMOS_HV comprennent un oxyde de grille ayant une épaisseur de 15nm.
Les caractéristiques de courant en régime saturé ION, de tension de seuil VT, de courant de fuite IOFF(en gain logarithmique), de tension maximale VDDmax sont présentées dans le tableau de la figure 3 pour chaque transistor CMOS_IO, CMOS_HV et CMOS_TN, CMOS_TN_W.
Un pourcentage du coût additionnel AddCt pour intégrer la fabrication de chaque transistor dans un procédé prévoyant une fabrication d’au moins un transistor haute tension et d’au moins un transistor à grille flottante est également présenté dans le tableau de la figure 3.
Les fabrications des transistors hautes tension (CMOS_HV) et des transistors à grille flottante (FGT) seront décrites ci-après en relation avec les figures 5 à 14.
Pour le transistor classique CMOS_HV, dont l’épaisseur du diélectrique de grille est de 15nm, le courant en régime saturé IONest de 264µA/µm, la tension de seuil VT est de 0,64V, le gain de courant de fuite IOFFest de -11,5 log(A/µm), la tension maximale VDDmax est de 5,5V, et son intégration présente un coût additionnel AddCt nul 0%.
Les résultats présentés pour le transistor haute tension classique CMOS_HV correspondent à une application de ce transistor dans des condition de moyenne tension, à une alimentation maximale de 5,5V.
C’est le cas pour un exemple de technologie, dans d’autres cas, un transistor haute tension classique CMOS_HV peut être utilisé à plus basse tension si aucune autre alternative n’est présente.
Pour le transistor classique CMOS_IO, dont l’épaisseur du diélectrique de grille est de 5nm, le courant en régime saturé IONest de 550µA/µm, la tension de seuil VT est de 0,5V, le gain de courant de fuite IOFFest de -12,4 log(A/µm), la tension maximale VDDmax est de 3,6V, et son intégration présente un coût additionnel AddCt important de 3%. Le coût d’intégration élevé du transistor classique CMOS_IO provient notamment du fait que la formation de la couche d’oxyde de grille de 5nm lui est spécifiquement dédiée. En outre, quatre étapes d’implantations subséquentes à la formation de la couche d’oxyde de grille de 5nm sont spécifiquement dédiées à l’intégration du transistor CMOS_IO.
Pour le transistor CMOS_TN, dont le diélectrique de grille est de la même nature et de la même épaisseur de 8,7nm que le diélectrique tunnel, le courant en régime saturé IONest de 482µA/µm, la tension de seuil VT est de 0,26V, le gain de courant de fuite IOFFest de -9,5 log(A/µm), la tension maximale VDDmax est de sensiblement 4V, et son intégration présente un coût additionnel AddCt nul 0%.
Pour le transistor CMOS_TN_W, dont le diélectrique de grille est de la même nature et de la même épaisseur de 8,7nm que le diélectrique tunnel, et bénéficiant d’une formation d’un caisson dédiée, le courant en régime saturé IONest de 416µA/µm, la tension de seuil VT est de 0,46V, le gain de courant de fuite IOFFest de -11,5 log(A/µm), la tension maximale VDDmax est de sensiblement 4V, et son intégration présente un coût additionnel AddCt léger de 1%. Le cout additionnel du transistor CMOS_TN_W provient de l’implantation dédiée à la formation de son caisson semiconducteur.
Ainsi, en résumé, le transistor classique CMOS_HV présente comme avantage d’être gratuit et d’avoir une tension maximale élevée, mais comme inconvénient d’être lent et d’avoir une tension de seuil élevée pour un courant en régime saturé faible.
Le transistors classique CMOS_IO quant à lui présente comme avantage d’être rapide avec une tension de seuil assez faible pour un courant en régime saturé élevé, mais comme inconvénient d’être très coûteux et d’avoir une tension maximale faible.
Bien entendu les termes tels qu’élevé, faible, rapide, lent, sont à considérer de façon relative par rapport aux autres valeurs présentées dans le tableau comparatif de la figure 3 seulement.
Le transistor CMOS_TN présente les avantages d’être rapide avec une tension de seuil faible et un courant en régime saturé élevé, d’être gratuit et d’avoir une tension maximale assez élevée. Le seul inconvénient du transistor CMOS_TN est un gain de courant de fuite moins faible, et, pour certaines applications, d’avoir une tension de seuil trop faible (ce qui, pour d’autres application, peut être un avantage).
Le transistor CMOS_TN_W est quant à lui avantageux sur toutes ses caractéristiques, étant rapide avec une tension de seuil faible et un courant en régime saturé élevé, d’avoir une tension maximale assez élevée, d’avoir un gain de courant de fuite acceptable, et pour un coût additionnel très faible (trois fois moins cher que le transistor classique CMOS_IO).
En comparaison avec les transistors classiques CMOS_HV, le transistor CMOS_TN_W affiche une amélioration d’environ 60% du courant Ion en régime saturé, pour une tension de seuil inférieure de 18mV, et pour le même gain de courant de fuite Ioff.
Et, par ailleurs, dans les réalisations CMOS_TN et CMOS_TN_W, la diminution de l'épaisseur d’oxyde de grille (par rapport au transistor classique CMOS_HV) permet un meilleur contrôle électrostatique et une meilleure gestion des effets de réduction de barrière de potentiel induite par le drain (phénomène classique et usuellement désigné par l’acronyme DIBL du terme anglais « Drain-Induced Barrier Lowering »)
En d’autres termes, en outre d’être gratuit ou très peu coûteux, les réalisations CMOS_TN et CMOS_TN_W présentent globalement de meilleures performances.
Ainsi, il est avantageux de remplacer toutes les réalisations classiques de transistors CMOS_IO, CMOS_5V par des réalisations des transistors CMOS_TN, ou CMOS_TN_W.
On se réfère désormais à la figure 4.
La figure 4 représente un transistor TDD du type à drain déporté, comprenant une électrode de source S, une électrode de grille G, une électrode de drain D.
Une région de source N+ est fortement dopée d’un type de conductivité opposé à la conductivité du caisson ou substrat PWHV dans et sur lequel est formé le transistor TDD.
Une région de drain NWHV est formée par un caisson dopé du type de conductivité opposé à la conductivité du substrat PWHV.
Une région d’isolation latérale STI permet de déporter l’électrode de drain D de la région de grille G.
La région de grille comporte un barreau conducteur P1 et une couche diélectrique de grille TN. La région de grille repose sur une région de canal Lg du substrat PWHV entre la région de source N+ et la région de drain NWHV, ainsi que sur une zone de recouvrement Lrcvr de la région de drain NWHV.
Le transistor à drain déporté TDD est configuré pour permettre une commande à moyenne tension et pour supporter des hautes tensions sur son drain.
Le caisson PWHV et la région de drain NWHV sont à cet égard dopés à des concentrations configurées pour supporter des hautes tensions.
Classiquement, la fabrication des transistors à drain déporté utilise des étapes de fabrication dédiées, en particulier pour la formation de la couche d’oxyde de grille, pouvant éventuellement être réalisée conjointement avec la réalisation de la couche d’oxyde de grille de premiers transistors moyenne tension classiques CMOS_IO, d’épaisseur comprise entre 4nm et 6nm (tels que décrits précédemment en relation avec la figure 1).
Or, dans l’exemple avantageux illustré par la figure 4, la réalisation du transistor à drain déporté TDD résulte d’une mise en œuvre d’un procédé dans lequel la formation de la couche diélectrique tunnel d’un transistor à grille flottante FGT forme simultanément la couche diélectrique de grille TN du transistor à drain déporté TDD. De même, les formations de régions de grille flottante et de la région de grille P1 du transistor à drain déporté sont mises en œuvre lors d’une étape commune.
Ainsi, la structure de grille PO134 du transistor à drain déporté TDD est identique (en nature et en épaisseur) à la structure de grille flottante PO130 du transistor à grille flottante.
En d’autres termes, la couche diélectrique de grille TN du transistor à drain déporté TDD a la même nature et a la même épaisseur que la couche diélectrique tunnel, et la région de grille P1 du transistor à drain déporté TDD a la même nature et a la même épaisseur que la région de grille flottante.
Ce mode de réalisation permet ainsi d’intégrer gratuitement des transistors à drain déporté TDD dans tout procédé de fabrication prévoyant une réalisation d’un transistor à grille flottante FGT.
Les figures 5 à 14 illustrent chacune une étape respective d’un procédé de fabrication d’un circuit intégré.
Le procédé comprend une fabrication d’au moins un transistor moyenne tension CMOS_TN (figure 14) configuré pour fonctionner à une tension d’alimentation comprise entre 1,8V et 5V, une fabrication d’au moins un transistor à grille flottante FGT (figure 14), et une fabrication d’au moins un transistor haute tension CMOS_HV (figure 14).
La figure 5 représente un substrat semiconducteur SUB à partir duquel la fabrication du circuit intégré est mise en œuvre.
Le transistor à grille flottante est fabriqué dans une partie de mémoire NVM du substrat SUB. Le transistor moyenne tension est fabriqué dans une partie dite moyenne tension MV du substrat SUB et le transistor haute tension est fabriqué dans une partie dite haute tension HV du substrat SUB.
Une région de source enterrée NISO a été implantée en profondeur dans la partie de mémoire NVM.
La figure 6 illustre le résultat d’une étape d’implantation de caissons haute tension PWTN, PWHV dans la partie haute tension HV et éventuellement dans la partie moyenne tension MV du substrat.
Les caissons haute tension PWHV sont formées avec une concentration de dopants configurée pour des fonctionnements à des tensions supérieures à 10V.
Dans cette éventualité, le procédé de fabrication peut aboutir à un transistor moyenne tension CMOS_TN tel que décrit précédemment en relation avec le transistor moyenne tension CMOS_TN de la figure 3.
Selon une alternative avantageuse, l’implantation du caisson PWTN dans la partie moyenne tension MV comprend une d’implantation de dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du (future) transistor moyenne tension. Par exemple, la concentration des dopants est configurée pour ajuster la valeur seuil du transistor moyenne tension CMOS_TN_W telle que décrite précédemment en relation avec le transistor moyenne tension CMOS_TN_W de la figure 3.
La figure 7 illustre le résultat d’une implantation du caisson NVMW dans la partie de mémoire NVM.
La figure 8 illustre le résultat d’une étape de formation d’éléments dans la partie de mémoire NVM, par exemple des grilles verticales de transistors enterrées, et d’une étape de formation d’une couche d’oxyde HVOx dite haute tension, sur toute la surface du substrat SUB.
La couche d’oxyde haute tension HVOx a par exemple une épaisseur de 15nm, et peut être formée par croissance thermique.
En effet, les techniques de formation par croissance aboutissent à des structures plus robustes que les techniques de formation par dépôt.
Ainsi, la robustesse de l’oxyde tunnel TNOx qui en résultera (voir l’étape en relation avec la figure 9 ci-après) permet des fonctionnements fiables dans une plage de tension de 1,8V à 4V, voire 5V.
La figure 9 illustre le résultat d’une étape de définition d’une couche d’oxyde tunnel TNOx, comprenant une gravure de la couche d’oxyde haute tension HVOx jusqu’à une épaisseur dite tunnel comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm, par exemple 8,7nm.
L’épaisseur et la nature de la couche d’oxyde tunnel TNOx est par exemple configurée pour permettre des transferts de charges par effet Fowler-Nordheim à des tensions supérieures à 10V, pour les transistors à grille flottante.
La couche d’oxyde tunnel TNOx est définie dans la région de mémoire NVM et dans la région moyenne tension MV, mais pas dans la région haute tension HV.
La figure 10 illustre le résultat d’une étape de dépôt d’une couche conductrice P1 en silicium polycristallin dopé conducteur, recouvrant tout le substrat SUB, notamment les couche d’oxyde haute tension HVOx et d’oxyde tunnel TNOx.
La figure 11 illustre le résultat d’une étape de définition de premières structures de grille PO130, PO131, PO132.
Les structures de grilles comportent chacune une région de grille P1 (figure 10) et une couche de diélectrique de grille TNOx (figure 9), HVOx (figure 8) et sont destinées à former :
- des structures de grille flottante PO130 des transistors à grille flottantes,
- des structures de grille PO131 des transistors moyenne tension et
- des structures de grille PO132 des transistors haute tension.
A cette étape, les structures de grille PO130 des transistors à grille flottante ne sont pas séparées et ont la forme d’un barreau commun.
La figure 12 illustre le résultat d’une étape de formation d’un empilement de couche diélectrique du type oxyde-nitrure-oxyde de silicium ONO, et de dépôt d’une deuxième couche conductrice P2 en silicium polycristallin dopé conducteur. Ainsi, une future structure de grille de commande PO230 recouvre tout le substrat SUB, notamment les futures structures de grille flottante PO130.
La figure 13 illustre le résultat d’une première étape de définition de deuxièmes régions de grilles, et comprend le retrait de la deuxième couche conductrice P2 et de l’empilement ONO, dans la région moyenne tension MV et dans la région haute tension HV, découvrant les structures de grille PO131, PO132 des futures transistors moyenne tension, et haute tension.
La figure 14 représente une étape de définition des transistors à grille flottante FGT, comprenant la gravure de la deuxième couche conductrice P2, de l’empilement ONO et de la première couche conductrice P1.
Dans cet exemple, la gravure est dessinée de façon à former deux transistors à grille flottante FGT de part et d’autre de chaque transistor enterré à grille verticale dans la partie de mémoire NVM.
Cette construction de la partie de mémoire NVM est donnée à titre d’exemple purement illustratif et aucunement limitatif, permettant néanmoins de fabriquer gratuitement à la fois les transistors haute tension CMOS_HV et les transistors moyenne tension CMOS_TN.
D’autres procédés de fabrication de transistors à grille flottante peuvent bien entendu permettre une réalisation gratuite de transistor moyenne tension CMOS_TN, à condition que lesdites fabrications du transistor moyenne tension CMOS_TN et du transistor à grille flottante FGT comprennent une étape commune de formation d’une couche diélectrique configurée pour former une couche diélectrique tunnel du transistor à grille flottante FGT, et pour former une couche diélectrique de grille du transistor moyenne tension CMOS_TN.

Claims (14)

  1. Procédé de fabrication d’un circuit intégré, comprenant une fabrication d’au moins un premier transistor (CMOS_TN) configuré pour fonctionner sous une première tension d’alimentation et une fabrication d’au moins un transistor à grille flottante (FGT), dans lequel lesdites fabrications du premier transistor (CMOS_TN) et du transistor à grille flottante (FGT) comprennent une étape commune de formation d’une couche diélectrique (TNOx) configurée pour former une couche diélectrique tunnel du transistor à grille flottante (FGT), destinée à permettre des transferts de charges par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d’alimentation, et pour former une couche diélectrique de grille du premier transistor (CMOS_TN).
  2. Procédé selon la revendication 1, dans lequel lesdites fabrications du premier transistor (CMOS_TN) et du transistor à grille flottante (FGT) comprennent une étape commune de formation de régions de grille (P1) configurée pour former une région de grille flottante du transistor à grille flottante (FGT) et une région de grille du premier transistor (CMOS_TN).
  3. Procédé selon l’une des revendications 1 ou 2, comportant en outre une fabrication d’au moins un transistor à drain déporté (TDD), dans lequel l’étape commune de formation de la couche diélectrique (TNOx) est configurée pour former une couche diélectrique de grille (TN) du transistor à drain déporté.
  4. Procédé selon la revendication 3 prise en combinaison avec la revendication 2, dans lequel l’étape commune de formation de régions de grille (P1) est configurée pour former une région de grille (G) du transistor à drain déporté (TDD).
  5. Procédé selon l’une des revendications 1 à 4, dans lequel l’étape commune de formation de la couche diélectrique (TNOx) comprend une croissance thermique d’une couche d’oxyde de silicium (HVOx) et une gravure de la couche d’oxyde de silicium (HVOx) jusqu’à une épaisseur comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm.
  6. Procédé selon l’une des revendications 1 à 5, dans lequel ladite fabrication du premier transistor (CMOS_TN) comprend une formation d’un caisson semiconducteur (PWTN) comprenant une étape d’implantation de dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistors (CMOS_TN), le premier transistor (CMOS_TN) étant fabriqué sur ledit caisson (PWTN).
  7. Procédé selon l’une des revendications 1 à 6, dans lequel la première tension d’alimentation est comprise entre 1,8V et 5V, et les deuxièmes tensions sont supérieures à 10V.
  8. Circuit intégré comportant au moins un premier transistor (CMOS_TN) configuré pour fonctionner sous une première tension d’alimentation, comprenant une couche diélectrique de grille (TN), et au moins un transistor à grille flottante (FGT) comportant une couche diélectrique tunnel (TN) configurée pour permettre des transferts de charge par effet Fowler-Nordheim à des deuxièmes tensions supérieures à la première tension d’alimentation, dans lequel la couche diélectrique de grille (TN) du premier transistor (CMOS_TN) a la même nature et a la même épaisseur que la couche diélectrique tunnel (TN).
  9. Circuit intégré selon la revendication 8, le premier transistor comportant une région de grille (P1), et le transistor à grille flottante comportant une région de grille flottante (P1), dans lequel la région de grille (P1) du premier transistor (CMOS_TN) a la même nature et a la même épaisseur que la région de grille flottante (P1) du transistor à grille flottante (FGT).
  10. Circuit intégré selon l’une des revendications 8 ou 9, comportant en outre au moins un transistor à drain déporté (TDD) comprenant une couche diélectrique (TN) et une région de grille (P1) recouvrant partiellement une région de drain (NWHV), dans lequel la couche diélectrique de grille (TN) du transistor à drain déporté (TDD) a la même nature et a la même épaisseur que la couche diélectrique tunnel (TN) du transistor à grille flottante (FGT).
  11. Circuit intégré selon la revendication 10 prise en combinaison avec la revendication 9, dans lequel la région de grille (P1) du transistor à drain déporté (TDD) a la même nature et a la même épaisseur que la région de grille flottante (P1) du transistor à grille flottante (P1).
  12. Circuit intégré selon l’une des revendications 8 à 11, dans lequel la nature de la couche diélectrique tunnel (TN) est un oxyde de silicium, d’épaisseur comprise entre 7nm et 10nm, préférentiellement entre 8nm et 9,5nm.
  13. Circuit intégré selon l’une des revendications 8 à 12, dans lequel le premier transistor (CMOS_TN) est formé sur un caisson semiconducteur (PWTN) implanté par des dopants à une concentration configurée pour ajuster à une valeur souhaitée la tension de seuil du premier transistor (CMOS_TN).
  14. Circuit intégré selon l’une des revendications 8 à 13, dans lequel la première tension d’alimentation est comprise entre 1,8V et 5V et les deuxièmes tensions sont supérieures à 10V.
FR1908775A 2019-07-31 2019-07-31 Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant Pending FR3099640A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1908775A FR3099640A1 (fr) 2019-07-31 2019-07-31 Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant
US16/939,603 US11183505B2 (en) 2019-07-31 2020-07-27 Process for fabricating medium-voltage transistors and corresponding integrated circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1908775A FR3099640A1 (fr) 2019-07-31 2019-07-31 Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant
FR1908775 2019-07-31

Publications (1)

Publication Number Publication Date
FR3099640A1 true FR3099640A1 (fr) 2021-02-05

Family

ID=68211076

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1908775A Pending FR3099640A1 (fr) 2019-07-31 2019-07-31 Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant

Country Status (2)

Country Link
US (1) US11183505B2 (fr)
FR (1) FR3099640A1 (fr)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2936608B2 (ja) * 1989-12-22 1999-08-23 ソニー株式会社 半導体不揮発性メモリの製造方法
US20010004120A1 (en) * 1999-12-21 2001-06-21 Colclaser Roy Arthur Non-volatile memory cells, high voltage transistors and logic transistors integrated on a single chip

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2844090A1 (fr) * 2002-08-27 2004-03-05 St Microelectronics Sa Cellule memoire pour registre non volatile a lecture rapide

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2936608B2 (ja) * 1989-12-22 1999-08-23 ソニー株式会社 半導体不揮発性メモリの製造方法
US20010004120A1 (en) * 1999-12-21 2001-06-21 Colclaser Roy Arthur Non-volatile memory cells, high voltage transistors and logic transistors integrated on a single chip

Also Published As

Publication number Publication date
US20210035996A1 (en) 2021-02-04
US11183505B2 (en) 2021-11-23

Similar Documents

Publication Publication Date Title
FR2986370A1 (fr) Circuit integre 3d
FR2693308A1 (fr) Mémoire eeprom à triples grilles et son procédé de fabrication.
FR3070534A1 (fr) Procede de fabrication d'elements capacitifs dans des tranchees
FR3080948A1 (fr) Circuit integre comprenant un element capacitif, et procede de fabrication
FR2694449A1 (fr) Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant.
FR3068507A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR2957457A1 (fr) Procede de fabrication d'un point memoire anti-fusible
EP1994567A2 (fr) Transistor mos a seuil reglable
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
US6724660B2 (en) Integrated semiconductor memory device having quantum well buried in a substrate
FR2927732A1 (fr) Procede d'ajustement de la tension de seuil d'un transistor par une couche de piegeage enterree
FR3093591A1 (fr) Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant
EP3772093A1 (fr) Procédé de fabrication comprenant une définition d'une longueur effective de canal de transistors mosfet
FR3099640A1 (fr) Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant
FR2911007A1 (fr) Capteur d'image comprenant des pixels a un transistor
FR3001084A1 (fr) Transistor a grille et a plan de masse couples
FR3069374A1 (fr) Transistor mos a effet bosse reduit
FR3002811A1 (fr) Circuit intégré protégé contre des courts-circuits causés par le siliciure.
WO2018007711A1 (fr) Dispositif cascode integre monolithiquement
EP1343208A1 (fr) Mémoire non volatile programmable et effaçable électriquement à une seule couche de matériau de grille
EP3809455A1 (fr) Procédé de fabrication de circuit intégré comprenant une phase de formation de tranchées dans un substrat et circuit intégré correspondant
FR3091786A1 (fr) Diode de type PIN comportant une couche conductrice, et procédé de fabrication
FR3078792A1 (fr) Circuit integre muni de leurres contre l'ingenierie inverse et procede de fabrication correspondant
FR3069377A1 (fr) Transistor mos a double blocs de grille a tension de claquage augmentee
FR2826779A1 (fr) Contact antistatique pour ligne en silicium polycristallin

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20210205

RX Complete rejection

Effective date: 20210903