JP2005294814A - 半導体装置及びその作製方法 - Google Patents

Abstract

【課題】
同一基板上に、異なる構成及び異なる特性の素子を同時に作製するプロセスを考えた場合、工程数が増えて複雑になることを鑑み、本発明では、工程数を短縮しつつ、同一基板上に構成の異なる素子を作り込んだ半導体装置及びその作製プロセスを提供することを目的とする。
【解決手段】
本発明は、半導体装置を構成する素子の中で、素子形成時の工程数が多いメモリトランジスタに合わせて、その他の高速トランジスタや高耐性トランジスタを効率よく作製することで、工程数の増加を抑え、低コストな半導体装置を作製することができる。
【選択図】 図３

Description

本発明は、基板上にメモリトランジスタを有する半導体装置及びその作製方法に関するものである。

近年、データやプログラムを記憶する不揮発性の半導体記憶素子を持つコンピュータ等の半導体記憶装置が増えている。半導体記憶装置は一般的に、データが記憶されるメモリトランジスタ（メモリセルトランジスタとも言う）を複数有するメモリセルアレイと、書込み、消去、または読み出しを行う回路と、アドレス信号によりメモリトランジスタの場所を特定するデコーダとで構成される。これら各回路を構成する素子は、それぞれに求められる特性が異なるため、これに伴いその構成も異なる。

半導体不揮発性メモリを代表するメモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）が知られている。これらのようなメモリのうち、浮遊ゲート電極を有するメモリトランジスタを用いる場合は、メモリトランジスタの半導体層と浮遊ゲート電極との間にあるトンネル酸化膜をできるだけ薄くする必要がある。なぜなら、トンネル酸化膜はトンネル電流が流れる程度の薄さでなければならないからである。また、浮遊ゲート電極やトンネル酸化膜の他に、制御ゲート電極と、制御ゲート電極と浮遊ゲート電極とに挟まれる絶縁膜を有するため、メモリトランジスタは２つのゲート電極と２つの絶縁膜で構成されている。

デコーダを構成するトランジスタは、高速動作が必要とされるため、ゲート絶縁膜が薄膜であるのが望ましい。

一方で、書込みや消去、読み出しを行う回路では、その動作上、回路を構成するトランジスタに、メモリトランジスタにかかる電圧と同程度の高電圧がかかるため、そのような状況でもトランジスタが破壊されないよう、ゲート絶縁膜を厚くする必要がある。

以上のように、半導体記憶装置は構成の異なる素子を集積して作製されている。

関連技術として、同一基板上に画素部、駆動回路部、メモリ部を一体形成したアクティブマトリクス基板を作製する技術があり、この場合にも、アクティブマトリクス基板上に、構成の異なるトランジスタが集積化されて作製されている。具体的には、各機能に応じた構造のトランジスタを作製するため、メモリ部のトランジスタのゲート絶縁膜を、画素部や駆動回路部のゲート絶縁膜の膜厚よりも薄くしている。（以上、特許文献１参照）。
特開２０００−３５６７８８号公報

上述した構成の異なるトランジスタを集積化して半導体記憶装置を同一基板上に作製する場合、ゲート絶縁膜が厚い素子や薄い素子、ゲート電極が１つの素子や２つの素子等が混在するため、自然と工程数が多くなる傾向があった。また、構成の異なる素子を各々作製してから配線で互いに接続すれば工程数は短縮されるが、半導体記憶装置が大型化してしまうという問題があった。

そこで本発明は、工程数を短縮しつつ、同一基板上に構成の異なる素子を作り込んだ半導体装置及びその作製プロセスを提供することを目的とする。

上記課題を解決するために、本発明の半導体装置は、第１の活性層と、第１の活性層上の第１ゲート絶縁膜と、第１ゲート絶縁膜上の浮遊ゲート電極と、浮遊ゲート電極上の第２ゲート絶縁膜と、第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタとを有し、また、第２の活性層と、第２の活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極を有する第２のトランジスタとを有し、これら第１のトランジスタと第２のトランジスタを同一基板上に設け、第２のトランジスタのゲート絶縁膜は下部ゲート絶縁膜と上部ゲート絶縁膜を有しており、第２のトランジスタの下部ゲート絶縁膜は第１ゲート絶縁膜と同じ層から形成され、上部ゲート絶縁膜は第２ゲート絶縁膜と同じ層から形成されていることを特徴とするものである。

また、本発明の半導体装置は、第１の活性層と、第１の活性層上の第１ゲート絶縁膜と、第１ゲート絶縁膜上の浮遊ゲート電極と、浮遊ゲート電極上の第２ゲート絶縁膜と、第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタと、第２の活性層と、第２の活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有する第２のトランジスタとを有し、これら第１のトランジスタと第２のトランジスタを同一基板上に設け、第２トランジスタのゲート電極は下部ゲート電極と上部ゲート電極とを有しており、第２のトランジスタの下部ゲート電極は浮遊ゲート電極と同じ層から形成され、上部ゲート電極は制御ゲート電極と同じ層から形成されていることを特徴とするものである。

また、第１の活性層と、第１の活性層上の第１ゲート絶縁膜と、第１ゲート絶縁膜上の浮遊ゲート電極と、浮遊ゲート電極上の第２ゲート絶縁膜と、第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタと、第２の活性層と、第２の活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有する第２のトランジスタと、第３の活性層と、第３の活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極を有する第３のトランジスタとを有しており、これら第１乃至第３のトランジスタを同一基板上に設け、第３のトランジスタのゲート絶縁膜は下部ゲート絶縁膜と上部ゲート絶縁膜を有し、第３のトランジスタの下部ゲート絶縁膜は第１ゲート絶縁膜及び第２のトランジスタのゲート絶縁膜と同じ層から形成され、上部ゲート絶縁膜は第２ゲート絶縁膜と同じ層から形成されており、第２のトランジスタのゲート電極は下部ゲート電極と上部ゲート電極を有し、第２のトランジスタの下部ゲート電極は浮遊ゲート電極と同じ層から形成され、上部ゲート電極は制御ゲート電極及び第３のトランジスタのゲート電極と同じ層から形成されていることを特徴とするものである。

第１のトランジスタの制御ゲート電極と同じ層から形成された上部ゲート電極を用いて、第２のトランジスタのゲート電極の引き回しがされていることを特徴とするものである。

活性層は結晶性半導体膜または微結晶半導体膜であることを特徴とするものである。

本発明の半導体装置は、第１のトランジスタの活性層と第２のトランジスタの活性層上に第１絶縁膜を形成し、第１絶縁膜上に第１導電膜を形成し、第１導電膜を選択的にエッチングすることにより、第２のトランジスタの活性層上の第１導電膜を除去して、第２のトランジスタの活性層上の第１絶縁膜を露出させ、エッチングされた第１導電膜及び露出した第１絶縁膜上に第２絶縁膜を形成し、第２絶縁膜上に第２導電膜を形成し、第２導電膜をエッチングすることにより、第２のトランジスタのゲート電極及び第１のトランジスタの制御ゲート電極を形成し、第２導電膜のエッチングの後、第２絶縁膜をエッチングし、第２絶縁膜のエッチングの後、エッチングされた第１導電膜をエッチングすることにより、第２のトランジスタの浮遊ゲート電極を形成し、第２のトランジスタのゲート絶縁膜は第１絶縁膜及び第２絶縁膜からなり、第１のトランジスタと第２のトランジスタは同一基板上に設けられていることを特徴とするものである。

本発明の半導体装置は、第１のトランジスタの活性層と第２のトランジスタの活性層上に第１絶縁膜を形成し、第１絶縁膜上に第１導電膜を形成し、第１導電膜上に第２絶縁膜を形成し、第２絶縁膜を選択的にエッチングすることにより、第２のトランジスタの活性層上の第２絶縁膜を除去して、第２のトランジスタの活性層上の第１導電膜を露出させ、エッチングされた第２絶縁膜及び露出された第１導電膜上に、第２導電膜を形成し、第２導電膜をエッチングすることにより、第２のトランジスタの上部ゲート電極と第１のトランジスタの制御ゲート電極を形成し、第１導電膜をエッチングすることにより、第２のトランジスタの下部ゲート電極と第１のトランジスタの浮遊ゲート電極を形成し、第１のトランジスタと第２のトランジスタは同一基板上に設けられていることを特徴とするものである。

本発明の半導体装置は、第１のトランジスタの活性層、第２のトランジスタの活性層及び第３のトランジスタの活性層上に第１絶縁膜を形成し、第１絶縁膜上に第１導電膜を形成し、第１導電膜に選択的に第１のエッチングをすることにより、第３のトランジスタの活性層上の第１導電膜を除去して、第３のトランジスタの活性層上の第１絶縁膜を露出させ、第１のエッチングをされた第１導電膜及び露出した第１絶縁膜上に、第２絶縁膜を形成し、第２絶縁膜に選択的に第２のエッチングをすることにより、第２のトランジスタの活性層上の第２絶縁膜を除去して、第２のトランジスタの活性層上の第１導電膜を露出させ、第２のエッチングをされた第２絶縁膜及び露出した第１導電膜上に、第２導電膜を形成し、第２導電膜に第３のエッチングをすることにより、第１のトランジスタの制御ゲート電極、第２のトランジスタの上部ゲート電極及び第３のトランジスタのゲート電極を形成し、第２のエッチングをされた第２絶縁膜に第４のエッチングをし、第１のエッチングをされた第１導電膜に第５のエッチングをすることにより、第１のトランジスタの浮遊ゲート電極及び第２のトランジスタの下部ゲート電極を形成し、第３のトランジスタのゲート絶縁膜は第１絶縁膜及び第２絶縁膜からなり、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは同一基板上に設けられることを特徴とするものである。

第１のエッチングにより、第１のトランジスタの活性層を覆う第１導電膜のパターンと、第２トランジスタの活性層を覆う第１導電膜のパターンとが形成されることを特徴とするものである。

浮遊ゲート電極は窒化タンタル膜またはタンタル膜からなり、制御ゲート電極はタングステン膜からなることを特徴とするものである。

本明細書において、浮遊ゲート電極を有するメモリ素子をメモリトランジスタ、ゲート絶縁膜が２層からなるトランジスタを高耐圧トランジスタ、メモリトランジスタの第１ゲート絶縁膜（浮遊ゲート電極と活性層との間に挟持されたゲート絶縁膜）と同じ程度の膜厚を持ったゲート絶縁膜を有するトランジスタを高速トランジスタと呼ぶ。メモリトランジスタは、情報を書き込んだり読み出したりでき、書き込んだ情報の消去ができる場合もある。高耐圧トランジスタは、メモリトランジスタにかかる電圧と同程度の高電圧がかかかるトランジスタであって、高電圧がかかっても破壊されない程度の膜厚の厚いゲート絶縁膜を有する。高速トランジスタは、高速動作を行うトランジスタであって、デコーダ等の周辺回路を構成するトランジスタである。

なお、本明細書において、半導体記憶装置とは少なくともメモリトランジスタを有するものを言う。また、本明細書において、半導体装置とは少なくとも半導体記憶装置を有するものを言う。

本発明は、半導体装置を構成するトランジスタの中で、素子形成時の工程数が多いメモリトランジスタに合わせて、その他の高速トランジスタや高耐圧トランジスタを効率よく作製することで、工程数の増加を抑え、低コストな半導体装置を同一基板上に作製することができる。また、以下のような作用効果も発揮し得る。

メモリトランジスタの第１及び第２ゲート絶縁膜のそれぞれに相当する第１及び第２絶縁膜を積層させて、膜厚の厚い高耐圧トランジスタのゲート絶縁膜とする。これにより、工程数を増加させることなく高耐圧トランジスタのゲート絶縁膜を形成することができる。また、高耐圧トランジスタのゲート絶縁膜を異なる材料の層で積層させて形成できるので、所望の容量を有し且つ高耐圧性を持つトランジスタが形成できる。

また、メモリトランジスタの浮遊ゲート電極及び制御ゲート電極のそれぞれが形成される第１び第２導電膜を積層させて、高速トランジスタのゲート電極を形成する。これにより、工程数を増加させることなく高速トランジスタのゲート電極を形成することができる。さらに、高速トランジスタのゲート電極を様々な形状に加工ができるため、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造というチャネル領域の外側に低濃度の不純物領域を設けた構成をとることができる。この低濃度の不純物領域のことをＬＤＤ領域と呼ぶが、特にＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる構造（ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造）を形成することができる。このような構造をとることにより、トランジスタの耐圧性を向上させたり、信頼性を向上させたりできる。

さらに、高速トランジスタのゲート電極が２層であるため、ゲート電極として最適な仕事関数を有するゲート電極材料と、引き回しするための低抵抗なゲート電極材料を組み合わせて、ゲート電極を作ることができる。従って、低抵抗で所望のしきい値を持つ高速トランジスタが得られると共に、ゲート電極として用いる材料の幅も広がる。

また、本発明は、第２導電膜を成膜した後に行われる導電膜や絶縁膜のエッチングを、各トランジスタにつき同一の一つのレジストマスクを用いてエッチングできる。つまり、エッチングする毎に新たにレジストマスクを形成する必要がないので、レジストマスクの形成が一度で済み工程の短縮化につながる。具体的に、メモリトランジスタにおいては、制御ゲート電極及び浮遊ゲート電極形成のためのエッチング、第２絶縁膜のエッチングを一つのレジストマスクにより行うことができる。高耐圧トランジスタにおいては、ゲート電極形成のためのエッチングと第２絶縁膜のエッチングを一つのレジストマスクにより行うことができる。高速トランジスタにおいては、上部及び下部ゲート電極形成のためのエッチングを一つのレジストマスクにより行うことができる。

さらに、第１導電膜をエッチングして、高耐圧トランジスタの活性層上の第１絶縁膜を露出させると共に、高速トランジスタの活性層及びメモリトランジスタの活性層上部に、第１導電膜のパターン（下部ゲート電極となる膜、浮遊ゲート電極となる膜）をそれぞれ形成する。そのときに、下部ゲート電極となる膜及び浮遊ゲート電極となる膜を、高速トランジスタの活性層及びメモリトランジスタの活性層より一回り大きい形状にするため、以降の工程で生じるプラズマダメージから、第１絶縁膜でなる薄膜のゲート絶縁膜を防ぐことができる。

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。

（実施形態１）
図１〜図３は本発明に係る半導体記憶装置の作製工程を示す図である。

図１（Ａ）の基板１０１として、例えば石英基板、セラミックス基板、プラスチック基板、ステンレス基板、合成樹脂基板、可撓性基板等がある。これらの基板を用いる際に、基板に接する下地膜（図示せず）を要する場合は適宜用いれば良く、本明細書では下地膜が成膜された基板も含めて基板と呼ぶ。

基板１０１に接して半導体膜を形成する。形成される半導体膜は、減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法などの成膜法で形成される非晶質半導体膜を、レーザー結晶化法で結晶化した結晶性半導体を用いることが望ましい。また、前記成膜法で形成される非晶質半導体膜を熱処理による固相成長法で結晶化した結晶性半導体膜を用いたり、加熱処理した後にレーザー照射をして結晶化した結晶性半導体膜を用いたりしても良い。また、シラン（ＳｉＨ₄）を原料として形成される微結晶半導体膜をレーザー結晶化した結晶性半導体膜でも良い。なお微結晶半導体膜を用いても良い。ここで適用される半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。本形態では結晶性珪素膜を半導体膜として成膜する。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体膜を形成しても良い。

その後、しきい値を制御するためにチャネルドープを行う。本形態では、加速電圧２５ｋＶ、材料ガスとしてＢ₂Ｈ₆を用いて行う。

次に、半導体膜をパターニングし、活性層１０２〜１０４を形成する。活性層１０２は高速トランジスタを構成する半導体層、活性層１０３は高耐圧トランジスタを構成する半導体層、活性層１０４はメモリトランジスタを構成する半導体層である。これら活性層上に第１絶縁膜１０５として酸化珪素膜を成膜する。酸化珪素膜をゲート絶縁膜とすると、ゲート絶縁膜と活性層の珪素膜との界面準位が低くなる利点がある。また、第１絶縁膜１０５は、高速トランジスタではゲート絶縁膜、メモリトランジスタではトンネル酸化膜である第１ゲート絶縁膜として機能するため、膜厚が薄いほど高速動作が可能となり、トンネル電流も流れやすくなる。従って、第１絶縁膜１０５は薄く成膜できれば如何なる方法を用いても良いが、石英基板等の耐熱性基板ならば、均一に薄く形成できる熱酸化膜が適当である。第１絶縁膜１０５の膜厚は１〜１００ｎｍ、好ましくは１〜１０ｎｍとする。

続いて第１絶縁膜１０５上に第１導電膜１０６を成膜する（図１（Ａ））。第１導電膜１０６として、例えば金属膜や不純物がドープされた半導体膜を用いることができ、導電性を有する膜であれば良い。半導体膜を用いる場合は結晶性半導体膜や微結晶半導体膜があり、その半導体材料、成膜法は活性層１０２〜１０４が形成される上記半導体膜と同様なものが考えられる。本形態では第１導電膜１０６として、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いる。その後、第１導電膜１０６はエッチングされ、高速トランジスタの下部ゲート電極となる膜１０７と、後に浮遊ゲート電極となる膜１０８が形成される。同時に、高耐圧トランジスタの活性層１０３上の第１導電膜は除去され、その下の第１絶縁膜が露出する（図１（Ｂ））。

なお、このときに第１導電膜１０６の材料として第１絶縁膜１０５とエッチング選択比が十分大きなものを用いることが望ましい。例えば第１導電膜１０６を窒化タンタル膜もしくはタンタル膜とし、第１絶縁膜１０５を酸化珪素膜とした場合、エッチングガスとしてＣｌ₂を用いることで、第１導電膜１０６の第１絶縁膜に対するエッチング選択比を１０以上とすることができ、露出される第１絶縁膜１０５のオーバーエッチングを防ぐことができる。

加えて、第１導電膜１０６の膜厚を薄くすれば、第１導電膜のエッチング時間が少なくなるので、活性層１０３上の第１絶縁膜１０５のオーバーエッチングを抑えることができる。さらに第１導電膜の膜厚が薄いと、次に成膜する第２絶縁膜の膜被覆性（カバレッジ）も良くなり、第２絶縁膜上部に形成される制御ゲート電極のエッチングにおいて下地段差の影響が低減される。以上より、第１導電膜１０６の膜厚は５〜１００ｎｍ、好ましくは５〜２０ｎｍが良い。

図１（Ｃ）は、図１（Ｂ）の各活性層１０２〜１０４とその上にある下部ゲート電極となる膜１０７及び浮遊ゲート電極となる膜１０８の位置関係を示す上面図である。下部ゲート電極となる膜１０７は活性層１０２の形状よりも縦横ともに一回り大きい形状にエッチングされる。これにより、高速トランジスタの活性層１０２及び高速トランジスタの第１絶縁膜部分（高速トランジスタのゲート絶縁膜）を下部ゲート電極となる膜１０７で覆うようになっている。これは、後に行われるプラズマ工程のプラズマダメージから高速トランジスタの第１絶縁膜部分（高速トランジスタのゲート絶縁膜として機能する部分）を防ぐためである。また、高速トランジスタのゲート絶縁膜は非常に薄く、少しのダメージでも膜に欠陥が生じやすいので、プラズマダメージを防ぐのは非常に有益である。

下部ゲート電極となる膜１０７と同様に、浮遊ゲート電極となる膜１０８も活性層１０４の形状よりも縦横ともに一回り大きい形状にエッチングされ、メモリトランジスタの活性層１０４及びメモリトランジスタの第１絶縁膜部分（メモリトランジスタの第１ゲート絶縁膜として機能する部分）を浮遊ゲート電極となる膜１０８で覆うようになっている。これにより、プラズマダメージから第１絶縁膜１０５を防ぐことができ、第１ゲート絶縁膜内に発生する欠陥を抑えることができる。第１ゲート絶縁膜に一箇所でも欠陥があると、浮遊ゲート電極に蓄積された電荷は全てその欠陥からリークしてしまうため、メモリトランジスタの電荷保持特性に大きく影響するが、本発明はその心配がいらない。

さらに、膜１０８のチャネル幅方向（図１（Ｃ）における縦方向）の長さは、後に行われる浮遊ゲート電極を形成するためのエッチングを経ても、そのまま長さは保持される。従って、大きな浮遊ゲート電極の面積を保持できるため、膜１０８のチャネル幅方向を長くすることは、メモリトランジスタ動作時の電荷の注入・消去効率の最適化には有効である。

次に、下部ゲート電極となる膜１０７、浮遊ゲート電極となる膜１０８、及び露出した第１絶縁膜（下部ゲート絶縁膜）上に第２絶縁膜１０９を形成する（図１（Ｄ））。その後、高速トランジスタにのみ不必要な第２絶縁膜を除去するため、膜１０７上の第２絶縁膜をエッチング除去して、膜１０７を露出させる（図１（Ｅ））。第２絶縁膜として、第１絶縁膜と同じ材料でなくても良いが、本形態では酸化珪素膜を用いる。この第２絶縁膜のエッチング方法として、ＣＨＦ₃ガスを用いたプラズマエッチングをすることにより、第１導電膜の窒化タンタルまたはタンタルと第２絶縁膜の酸化珪素膜との選択比を１０以上にすることができる。また、フッ酸を用いたウェットエッチングであっても、窒化タンタルまたはタンタルとの選択比を十分に大きくとることができる。ここで、高速トランジスタのゲート絶縁膜は下部ゲート電極となる膜１０７によって覆われているので、第２絶縁膜除去に伴うプラズマダメージを受けることはない。

本形態では第２絶縁膜に第１絶縁膜と同じ酸化珪素膜を用いたが、酸化珪素膜よりも誘電率が大きい窒化珪素膜や、窒化珪素膜を含む膜（ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂）を用いても良い。なぜなら、酸化珪素膜よりも誘電率の大きい窒化珪素膜を、第２絶縁膜として成膜すると、所望の容量を持ち且つ所望の膜厚のゲート絶縁膜を有する高耐圧トランジスタを作製できるからである。

例えば、第１及び第２絶縁膜を酸化珪素膜で形成して、高耐圧トランジスタのゲート絶縁膜である酸化珪素膜の膜厚を厚くしたとする。すると、トランジスタは一般的に所望の容量を持つように設計されているが、Ｃ＝ε×Ｓ／ｄ（Ｃ：容量、ε：誘電率、Ｓ：電極面積、ｄ：膜厚）より、誘電率εと電極面積Ｓが一定のときは、容量Ｃが小さくなってしまう。しかし、積層される第２導電膜が第１導電膜の酸化珪素膜よりも誘電率εが大きい膜であれば、トランジスタとしての容量は変化させずに、膜厚を厚くすることができるので、容量、ゲート絶縁膜の厚さ共に所望の値である高耐圧トランジスタを作製することができる。つまり、積層構造のゲート絶縁膜を有することで、所望の容量及び高耐圧性を有するトランジスタとすることができる。

その後、図２（Ａ）に図示するとおり、第２導電膜１１０を下部ゲート電極となる膜１０７及び第２絶縁膜１０９上に形成する。第２導電膜１１０は、第１導電膜同様、導電性を有する膜であれば良く、本形態ではタングステン（Ｗ）膜を用いる。

次に、第２導電膜１１０上にレジストを形成し、レジストマスク１１１〜１１３を形成する。第２導電膜１１０はレジストマスク１１１〜１１３を用いてエッチングされ、高速トランジスタの上部ゲート電極１１４、高耐圧トランジスタのゲート電極１１５、メモリトランジスタの制御ゲート電極１１６が形成される。タングステン膜のエッチングは、ＣＦ₄、Ｃｌ₂、Ｏ₂またはＳＦ₆、Ｃｌ₂、Ｏ₂の混合ガスを用いて行うことができ、第１導電膜の窒化タンタル膜またはタンタル膜との選択比を５以上にすることができる（図２（Ｂ））。

この際に第２導電膜を用いて配線の引き回しも行う。ここで、第１導電膜を用いて引き回しを行うとすると、上述したように、第１導電膜は薄く成膜しなければならないため、配線抵抗を小さくできない。従って、膜厚に特に制限のない第２導電膜を用いて配線の引き回しを行うのが望ましい。特に、第２導電膜材料であるタングステンは、第１導電膜材料である窒化タンタルまたはタンタルと比較すると、抵抗値が１０分の１程度低いため、配線の引き回しには最適である。

また、第１及び第２導電膜を同一材料から形成しても良いが、異なる材料で形成すると以下のような作用がある。一般的に、最適な仕事関数を有するゲート電極材料を用いてゲート電極を形成することで、トランジスタのしきい値をコントロールしている。しかし、中には仕事関数は最適だが高抵抗なゲート電極材料もあり、その場合は配線の引き回しには適さないため、ゲート電極材料としては用いにくい。このような場合にゲート電極が２層であると、下部ゲート電極には仕事関数が最適な材料を用い、上部ゲート電極では低抵抗な材料を用いることができるため、ゲート電極材料として用いることができる材料の幅が広がり、全体として、低抵抗で所望のしきい値の高速トランジスタを得ることができる。

次に、レジストマスク１１２及び１１３を用いて第２絶縁膜をエッチングする（図２（Ｃ））。このとき、ＣＨＦ₃を用いたドライエッチングをすることにより、浮遊ゲート電極となる膜１０８の窒化タンタルまたはタンタルに対して、第２絶縁膜である酸化珪素膜のエッチングレートを１０倍以上にすることができる。また、フッ酸を用いたウェットエッチングでも、同様のエッチングレートは得られる。このため、当該エッチングにおける、下部ゲート電極となる膜１０７と浮遊ゲート電極となる膜１０８の膜厚差はほとんどできないので、次工程である膜１０７と１０８のエッチングを同一の時間内で終えることができ、第１絶縁膜のオーバーエッチングを防ぐことに繋がる。当該エッチングにより、第２絶縁膜からなるパターン１１７及び１１８を形成する。パターン１１７は高耐圧トランジスタの上部ゲート絶縁膜として機能し、パターン１１８はメモリトランジスタの第２ゲート絶縁膜として機能する。第２絶縁膜である酸化珪素膜は、浮遊ゲート電極材料であり窒化タンタルまたはタンタルと十分なエッチング選択比が取れるため、無用に浮遊ゲート電極となる膜１０８、さらにはその下の第１絶縁膜１０５をエッチングすることなく、エッチング後の第１絶縁膜残膜が高速トランジスタおよびメモリトランジスタで揃えることが出来る。

次に、下部ゲート電極となる膜１０７及び浮遊ゲート電極となる膜１０８を、レジストマスク１１１及び１１３を用いてエッチングを行い、高速トランジスタの下部ゲート電極１１９及び浮遊ゲート電極１２０を形成する（図２（Ｄ））。これら窒化タンタルまたはタンタルからなる膜１０７及び１０８のエッチングは、エッチングガスとしてＣｌ₂を用いれば、第１絶縁膜の酸化珪素膜との選択比を１０以上にすることができる。このため、例え下部ゲート電極となる膜１０７と浮遊ゲート電極となる膜１０８に膜厚差があり、どちらか一方の第１絶縁膜がオーバーエッチングされたとしても、その絶対量は大きくないので実質的に問題にはならない。

レジストマスク１１１〜１１３を除去した後、不純物元素を活性層１０２〜１０４にドーピングして、各活性層にソース領域及びドレイン領域を形成する（図２（Ｅ））。高耐圧トランジスタの第１ゲート絶縁膜は、図１（Ｂ）における第１導電膜のエッチングの際に、幾分エッチングされるかもしれないが、その膜厚はほとんどメモリトランジスタの第１ゲート絶縁膜の膜厚と変わらない。従って、ドーピングは、同じ膜厚の第１絶縁膜を介して全てのトランジスタを一括で行うことが可能となり、ドーピング工程の増加を抑えたトランジスタの作り分けができる。

以上のように、不純物領域の形成が完成したら、各トランジスタの第２導電膜からなる上部ゲート電極１１４、ゲート電極１１５、制御ゲート電極１１６を覆うように５０ｎｍの酸化珪素膜からなるキャップ膜を形成し、加熱処理、レーザーアニール、又はランプアニール等により、不純物元素の活性化を行う。次に、膜中に水素を含む窒化珪素膜を１００ｎｍ成膜して、水素化のための熱処理を行う。この熱処理により、窒化珪素膜から放出された水素が、第１及び第２絶縁膜や各活性層中に存在するダングリングボンドといった欠陥を終端したり、膜の界面における界面準位を低減させたりする。

次に、窒化珪素膜上に再び酸化珪素膜を形成して、酸化珪素膜、窒化珪素膜、酸化珪素膜からなる層間絶縁膜１２１を完成させる。図３（Ａ）では表面が平坦な層間絶縁膜１２１が図示されているが、平坦でなくとも良い。また、層間絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、有機性樹脂膜の単層、またはそれらを組み合わせた積層膜で形成しても良い。層間絶縁膜の上に何層も配線を設ける場合は、表面を平坦化させた平坦化膜を層間絶縁膜として用いるのが望ましい。その後、層間絶縁膜１２１に活性層１０２〜１０４に達するコンタクトホールと、制御ゲート電極１１６に達するコンタクトホールを形成する（図３Ａ））。

次に、アルミニウム膜や銅等の金属の導電膜を形成・パターニングし、活性層１０２〜１０４のソース領域及びドレイン領域と接続する配線１２２〜１２７、制御ゲート電極１１６と接続する配線１２８を形成する（図３（Ｂ））。以上の工程により、半導体記憶装置は完成となる。

以上のような工程により、浮遊ゲート電極を有するメモリトランジスタ、ゲート絶縁膜が積層されている高耐圧トランジスタ、メモリトランジスタのトンネル酸化膜と同じ膜厚のゲート絶縁膜を有する高速トランジスタを、同一基板上に効率良く、工程数を抑えた作製方法で作製できる。

なお、この工程で作製した高耐圧トランジスタのゲート絶縁膜は、おおよそメモリトランジスタの第１ゲート絶縁膜と第２ゲート絶縁膜とを足した程度の膜厚を有する。高耐圧トランジスタのゲート絶縁膜は、メモリトランジスタにかかる電圧で破壊されない程度であればいいので、メモリトランジスタの第１ゲート絶縁膜の膜厚以上、好ましくは第１ゲート絶縁膜の膜厚と第２ゲート絶縁膜の膜厚を足した程度の膜厚を有するのが良い。

また、メモリトランジスタは浮遊ゲート電極サイズを最適化することで、メモリトランジスタ動作時の電荷の注入・消去効率が最適化される。

本作製プロセスは、メモリトランジスタ及び高速トランジスタ共に、最も特性の高さが要求される高速トランジスタのゲート絶縁膜及びメモリトランジスタの第１ゲート絶縁膜を、同一の第１絶縁膜から形成でき、その膜質、膜厚を共用できるという利点がある。

本形態では、同一基板上に高速トランジスタ、高耐圧トランジスタ、メモリトランジスタを同時に形成する作製プロセスを紹介したが、これに限らず、メモリトランジスタと高速トランジスタ、メモリトランジスタと高耐圧トランジスタといった２種類のトランジスタを組み合わせて同一基板上に同時に形成しても良い。

（実施形態２）
図４は本発明に係る半導体記憶装置の作製工程を示す図である。図４において、図１〜図３と対応する部分については同じ符号を用い、その詳細な説明として実施形態１の説明を参照する。

図４の基板４０１としては、単結晶のシリコンからなる半導体基板を用いるが、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体膜を形成しても良い。次に、しきい値を制御するためにチャネルドープを行う。本形態では、加速電圧２５ｋＶで材料ガスとしてＢ₂Ｈ₆を用いて行う。

次に、ＬＯＣＯＳ法（選択酸化法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の公知のアイソレーション技術により素子分離を行い、半導体基板表面に活性層４０２〜４０４を形成する。活性層４０２は高速トランジスタを構成する半導体層であり、活性層４０３は高耐圧トランジスタを構成する半導体層であり、活性層４０４はメモリトランジスタを構成する半導体層である。次に熱酸化を行い、半導体基板上に接して熱酸化膜を形成し、第１絶縁膜４０５とする。熱酸化膜は薄く均一に形成できるので第１絶縁膜としては最適である（図４（Ａ））。しかし、熱酸化膜に限らず、その他の成膜法を用いて第１絶縁膜を形成しても良い。

続いて第１絶縁膜上に第１導電膜１０６として窒化タンタル（ＴａＮ）膜またはタンタル膜（Ｔａ）を成膜する。その後、エッチングして、下部ゲート電極となる膜１０７、浮遊ゲート電極となる膜１０８を形成し、活性層４０３上の第１絶縁膜を露出させる（図４（Ｂ））。次に、下部ゲート電極となる膜１０７、浮遊ゲート電極となる膜１０８、露出した第１絶縁膜上に、第２絶縁膜１０９として酸化珪素膜を形成する。第２絶縁膜１０９を形成後、下部ゲート電極となる膜１０７上にある第２絶縁膜のみをエッチング除去する（図４（Ｃ））。

その後、図４（Ｄ）に図示するとおり、タングステン（Ｗ）膜である第２導電膜１１０を下部ゲート電極となる膜１０７及び第２絶縁膜１０９上に形成する。

次に第２導電膜１１０上にレジストを形成した後に、レジストマスク１１１〜１１３を形成する。第２導電膜１１０、第２絶縁膜１０９、下部ゲート電極となる膜１０７、浮遊ゲート電極となる膜１０８はレジストマスク１１１〜１１３を用いて順にエッチングされ、各トランジスタのゲート電極を形成する（図４（Ｅ））。

次に、レジストマスク１１１〜１１３を除去した後、不純物元素を活性層にドーピングしてソース領域及びドレイン領域を形成する（図４（Ｆ））。その後は、加熱処理、レーザーアニール、ランプアニール等により、不純物元素の活性化を行う。

これ以降の工程は図３と同様、層間絶縁膜を形成して、コンタクトホールを形成し、各半導体層及び制御ゲート電極に接続する配線を形成して完成となる。

以上のような工程により、浮遊ゲート電極を有するメモリトランジスタ、ゲート絶縁膜が積層されている高耐圧トランジスタ、メモリトランジスタのトンネル酸化膜と同じ膜厚のゲート絶縁膜を有する高速トランジスタを、同一基板上に効率良く、工程数を抑えた作製方法で作製できる。

本形態では、同一基板上に高速トランジスタ、高耐圧トランジスタ、メモリトランジスタを同時に形成する作製プロセスを紹介したが、これに限らず、メモリトランジスタと高速トランジスタ、メモリトランジスタと高耐圧トランジスタといった２種類のトランジスタを組み合わせて同一基板上に同時に形成しても良い。

メモリトランジスタをＮチャネル型トランジスタ、高速トランジスタをＰチャネル型及びＮチャネル型トランジスタ、高耐圧トランジスタをＰチャネル型及びＮチャネル型トランジスタで構成する半導体記憶装置の作製方法について説明する。また、下記実施例１〜４において様々な本発明の例を図面を用いて示すが、各図面において上記実施形態と共通の部分は同じ符号を付し、その詳細な説明として実施形態１の説明を参照する。

本実施例は、各素子のゲート電極等を形成するまでは前述した図１（Ａ）〜図２（Ｄ）と同様な作製工程なので、図２（Ｄ）以降の工程について図５を用いて以下に説明する。

図５（Ａ）は、高速トランジスタ、高耐圧トランジスタ、メモリトランジスタの各ゲート電極上から図２（Ｄ）で示すレジストマスクを除去した状態を示している。ここに新たにレジストマスク５０１ａ、５０１ｂを形成する。そして、ｎ型を付与する不純物元素を添加して、ｎ型を呈する不純物領域５０２ａ、５０２ｂ、５０３ａ、５０３ｂ、５０４ａ、５０４ｂを形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる（図５（Ｂ））。

この不純物領域５０２ａ、５０２ｂ、５０３ａ、５０３ｂ、５０４ａ、５０４ｂはそれぞれ、Ｎチャネル型の高速トランジスタのソース領域及びドレイン領域、Ｎチャネル型の高耐圧トランジスタのソース領域及びドレイン領域、Ｎチャネル型のメモリトランジスタのソース領域及びドレイン領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²¹ａｔｏｍｓ／ｃｍ³）の濃度で含まれている。本明細書では、ｎ型不純物元素を含む不純物領域をｎ型不純物領域と定義する。

上記ｎ型不純物領域を形成後、レジストマスク５０１ａ、５０１ｂをウェットエッチングにより剥離して、新たにレジストマスク５０５ａ〜ｃを形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加して高濃度にボロンを含む不純物領域５０６ａ、５０６ｂ、５０７ａ、５０７ｂを形成する（図５（Ｃ））。本実施例ではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により、３×１０²⁰〜３×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²¹ａｔｏｍｓ／ｃｍ³）の濃度でボロンを含む不純物領域を形成する。これら不純物領域は、Ｐチャネル型の高速トランジスタのソース領域及びドレイン領域、Ｐチャネル型の高耐圧トランジスタのソース領域及びドレイン領域である。なお、本明細書では、ｐ型不純物元素を含む不純物領域をｐ型不純物領域と定義する。

以上の工程により各トランジスタの活性層に不純物領域を形成した後、レジストマスク５０５ａ〜ｃをウェットエッチングにより剥離する。その後、不純物領域の活性化をし、層間絶縁膜１２１を形成する。次に、層間絶縁膜１２１をエッチングしてコンタクトホールを形成し、各トランジスタのｎ型不純物領域又はｐ型不純物領域である５０２ａ、５０２ｂ、５０３ａ、５０３ｂ、５０６ａ、５０６ｂ、５０７ａ、５０７ｂ、メモリトランジスタの制御ゲート電極に接続する配線５０８〜５１６を形成する（図５（Ｄ））。配線材料としては、実施形態１で述べた配線材料と同様のものが用いられる。以上の工程により、半導体記憶装置を完成させる。なお、本実施例は図４で示す半導体基板を用いた半導体記憶装置の作製方法にも応用が可能である。

高耐圧トランジスタ及び高速トランジスタが、低濃度不純物領域のＬＤＤ領域を有するＬＤＤ構造の半導体記憶装置の作製方法について説明する。本実施例は、各トランジスタのゲート電極を形成するまでは前述した図１（Ａ）〜図２（Ｄ）と同様な作製工程なので、図２（Ｄ）以降の工程について図６及び図７を用いて以下に説明する。

高速トランジスタ、高耐圧トランジスタ、メモリトランジスタの各ゲート電極上から図２（Ｄ）で示すレジストマスクを除去して、新たにレジストマスク６０１ａ〜ｄを形成する。そして、ｎ型を付与する不純物元素を添加して、メモリトランジスタの活性層にｎ型不純物領域６０２ａ、６０２ｂを形成する（図６（Ａ））。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。

ｎ型不純物領域６０２ａ、６０２ｂはそれぞれ、Ｎチャネル型のメモリトランジスタのソース領域及びドレイン領域である。なお、ここで形成されたｎ型不純物領域にはｎ型不純物元素が１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²¹ａｔｏｍｓ／ｃｍ³）の濃度で含まれている。

ｎ型不純物領域６０２ａ、６０２ｂを形成後、レジストマスク６０１ａ〜ｄをウェットエッチングにより剥離して、次にＰチャネル型の高速トランジスタ、Ｐチャネル型の高耐圧トランジスタ、メモリトランジスタを覆うように、レジストマスク６０３ａ〜ｃを形成する。そして、ｎ型不純物元素を添加して低濃度にｎ型不純物元素（リン）を含むｎ型不純物領域６０４ａ、６０４ｂ、６０５ａ、６０５ｂを形成する（図６（Ｂ））。こうして形成されたｎ型不純物領域６０４ａ、６０４ｂ、６０５ａ、６０５ｂには、代表的には１×１０¹⁶〜５×１０¹⁸ａｔｏｍｓ／ｃｍ³（典型的には３×１０¹⁷〜３×１０¹⁸ａｔｏｍｓ／ｃｍ³）でｎ型不純物元素が添加されるように調節する。

次に、レジストマスク６０３ａ〜ｃをウェットエッチングにより剥離してから、レジストマスク６０６ａ〜ｃを形成し、ｐ型を付与する不純物元素を添加して、低濃度にボロンを含むｐ型不純物領域６０７ａ、６０７ｂ、６０８ａ、６０８ｂを形成する（図６（Ｃ））。これらｐ型不純物領域が、１×１０¹⁶〜５×１０¹⁸ａｔｏｍｓ／ｃｍ³程度の濃度でｐ型を付与する不純物元素を含むようにボロン（Ｂ）を添加する。

そして、レジストマスク６０６ａ〜ｃをウェットエッチングにより剥離して、酸化珪素膜７０１を全面に形成する（図７（Ａ））。その後、酸化珪素膜７０１をエッチバックして、各ゲート電極の側面にサイドウォール７０２ａ〜ｅを形成する（図７（Ｂ））。このとき、第１絶縁膜１０５は酸化珪素膜７０１と一緒にドライエッチングにさらされるが、実際ゲート絶縁膜として機能する各ゲート電極の真下の部分は、ゲート電極により保護されているため、プラズマダメージを受ける心配はない。

次に、高濃度のリンを添加するため、Ｐチャネル型の高速トランジスタ及び高耐圧トランジスタ、メモリトランジスタをレジストマスク７０３ａ〜ｃで覆う。そして、リンを添加し、１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²¹ａｔｏｍｓ／ｃｍ³）の濃度でｎ型不純物元素を含むようなｎ型不純物領域を形成する。この不純物元素の添加により、Ｎチャネル型の高速トランジスタのソース領域７０４ａ及びドレイン領域７０４ｂ、低濃度不純物領域であるＬＤＤ領域７０４ｃ及び７０４ｄ、チャネル形成領域７０４ｅが形成される。また、Ｎチャネル型の高耐圧トランジスタのソース領域７０５ａ及びドレイン領域７０５ｂ、ＬＤＤ領域７０５ｃ及び７０５ｄ、チャネル形成領域７０５ｅが形成される（図７（Ｃ））。

次に、レジストマスク７０３ａ〜ｃをウェットエッチングにより剥離して、レジストマスク７０６ａ〜ｃを形成する。そして、ｐ型不純物元素を添加して、３×１０²⁰〜３×１０²¹ａｔｏｍｓ／ｃｍ³の濃度でボロンを含むようにｐ型不純物領域を形成する。これにより、Ｐチャネル型の高速トランジスタのソース領域７０７ａ及びドレイン領域７０７ｂ、ＬＤＤ領域７０７ｃ及び７０７ｄ、チャネル形成領域７０７ｅが形成される。また、Ｐチャネル型の高耐圧トランジスタのソース領域７０８ａ及びドレイン領域７０８ｂ、ＬＤＤ領域７０８ｃ及び７０８ｄ、チャネル形成領域７０８ｅが形成される（図７（Ｄ））。

以上のような工程により、メモリトランジスタ以外の高速トランジスタ、高耐圧トランジスタをＬＤＤ構造にできる。図７（Ｄ）以降は、レジストマスク７０６ａ〜ｃを除去し、図５（Ｄ）と同様な工程を経て完成となる。本実施例の構成は、ＬＤＤ構造をとることでトランジスタの耐圧を良くすることができ、また、微細化が進み単チャネル効果が生じたときに、単チャネル効果を抑制することができる。なお、本実施例は図４で示す半導体基板を用いた半導体記憶装置の作製方法にも応用が可能である。

本実施例は、実施例２とは別の方法で、ＬＤＤ構造又はＧＯＬＤ構造を有する半導体記憶装置の作製方法について説明する。本実施例は、第２導電膜を形成するまでは前述した図１（Ａ）〜図２（Ａ）と同様な作製工程なので、図２（Ａ）以降の工程について図８及び図９を用いて以下に説明する。なお本明細書において、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域（第１のＬＤＤ領域）と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ領域（第２のＬＤＤ領域）と呼ぶ。

第２導電膜１１０を形成した後に、第２導電膜上に酸化珪素膜８０１を形成する。そして、酸化珪素膜８０１上にレジストを堆積しパターニングして、レジストマスク８０２ａ〜ｅを形成する（図８（Ａ））。このレジストマスク８０２ａ〜ｅを用いてその下層の酸化珪素膜８０１をエッチングして酸化珪素膜８０３ａ〜ｅを形成し、次に第２導電膜１１０をエッチングして上部ゲート電極８０４ａ、８０４ｂ、高耐圧トランジスタのゲート電極８０４ｃ、８０４ｄ、制御ゲート電極８０４ｅを形成する。さらに、レジストマスク８０２ｃ〜ｅを用いて第２絶縁膜１０９をエッチングして、高耐圧トランジスタの上部ゲート絶縁膜８０５ａ、８０５ｂ、メモリトランジスタの第２ゲート絶縁膜８０５ｃを形成する。次に、レジストマスク８０２ａ、８０２ｂ、８０２ｅを用いて、下部ゲート電極となる膜１０７ａ、１０７ｂ、浮遊ゲート電極となる膜１０８をエッチングして、下部ゲート電極８０６ａ、８０６ｂ、浮遊ゲート電極８０６ｃを形成する（図８（Ｂ））。

図８（Ａ）で示すレジストマスク８０２ａ〜ｅを形成してから、図８（Ｂ）の状態になるまで、各膜のエッチングは全てレジストマスク８０２ａ〜ｅのいずれかを用いて行われる。

レジストマスク８０２ａ〜ｅを除去後、新たにレジストマスク８０７ａ、８０７ｂを形成し、Ｐ型チャネルの高速トランジスタ及び高耐圧トランジスタを覆う。次に、ｎ型を付与する不純物元素を添加してｎ型不純物領域８０８ａ〜ｆを形成する。ｎ型不純物領域８０８ａ〜ｆのｎ型不純物領域の濃度が１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×１０²¹ａｔｏｍｓ／ｃｍ³）になるように形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる（図８（Ｃ））。

次に、レジストマスクを８０７ａ〜ｂをウェットエッチングにより剥離して、レジストマスク９０１ａ〜ｃを形成する。この状態で、ｐ型を付与する不純物元素を高濃度で添加して、ｐ型不純物領域９０２ａ〜ｄを形成する。ｐ型不純物領域９０２ａ〜ｄが、３×１０²⁰〜３×１０²¹ａｔｏｍｓ／ｃｍ³の濃度でｐ型不純物元素を含むように、不純物元素を添加する。ｐ型不純物元素としてはボロンを用いることができる（図９（Ａ））。

その後、レジストマスク９０１ａ〜ｃをウェットエッチングにより剥離する。次に酸化珪素膜８０３ａ〜ｅをマスクとして、上部ゲート電極８０４ａ、８０４ｂ、高耐圧トランジスタのゲート電極８０４ｃ、８０４ｄ、制御ゲート電極８０４ｅの等方性エッチングを行い、その側面を目減りさせ、横幅の小さくなった上部ゲート電極９０３ａ、９０３ｂ、高耐圧トランジスタのゲート電極９０３ｃ、９０３ｄ、制御ゲート電極９０３ｅを形成する（図９（Ｂ））。次に酸化珪素膜８０３ａ〜ｅを除去し、Ｐ型チャネルの高速トランジスタ及び高耐圧トランジスタを覆うレジストマスク９０４ａ、９０４ｂを形成する。そして、ｎ型を付与する不純物元素を添加し、Ｎチャネル型の高速トランジスタのソース領域９０５ａ及びドレイン領域９０５ｂ、Ｌｏｖ領域９０５ｃ及び９０５ｄ、チャネル形成領域９０５ｅを形成する。また、Ｎチャネル型の高耐圧トランジスタのソース領域９０６ａ及びドレイン領域９０６ｂ、Ｌｏｆｆ領域９０６ｃ及び９０６ｄ、チャネル形成領域９０６ｅを形成する。Ｌｏｖ領域９０５ｃ及び９０５ｄ、Ｌｏｆｆ領域９０６ｃ及び９０６ｄは、代表的には１×１０¹⁶〜５×１０¹⁸ａｔｏｍｓ／ｃｍ³（典型的には３×１０¹⁷〜３×１０¹⁸ａｔｏｍｓ／ｃｍ³）のｎ型不純物元素が添加されるようにする（図９（Ｃ））。

次に、レジストマスク９０４ａ、９０４ｂをウェットエッチングにより剥離して、レジストマスク９０７ａ〜ｃを形成する。そして、ｐ型不純物元素を低濃度で添加してｐ型不純物領域を形成する。低濃度ｐ型不純物領域が、１×１０¹⁶〜５×１０¹⁷ａｔｏｍｓ／ｃｍ³程度の濃度で不純物元素を含むようにボロン（Ｂ）を添加する。これにより、Ｐチャネル型の高速トランジスタのソース領域９０８ａ及びドレイン領域９０８ｂ、Ｌｏｖ領域９０８ｃ及び９０８ｄ、チャネル形成領域９０８ｅが形成された。また、Ｐチャネル型の高耐圧トランジスタのソース領域９０９ａ及びドレイン領域９０９ｂ、Ｌｏｆｆ領域９０９ｃ及び９０９ｄ、チャネル形成領域９０９ｅが形成された。

以上のような工程により、高速トランジスタはＧＯＬＤ構造、高耐圧トランジスタはＬＤＤ構造となる。その後、レジストマスク９０７ａ〜ｃをウェットエッチングにより剥離した後に図５（Ｄ）と同様な工程を経て完成する。また、上部ゲート電極９０３ａ、９０３ｂをマスクとして、高速トランジスタの下部ゲート電極８０６ａ、８０６ｂを上部ゲート電極と同じゲート電極長になるようエッチングすれば、高速トランジスタはＬｏｆｆ領域を有するＬＤＤ構造となる。

ＬＤＤ構造は耐圧性が良いトランジスタが得られ、ＧＯＬＤ構造は信頼性が良いトランジスタが得られるため、状況により適した構造を用いれば良い。なお、本実施例は図４で示す半導体基板を用いた半導体記憶装置の作製方法にも応用が可能である。

本実施例は、高速トランジスタ及び高耐圧トランジスタが低濃度不純物領域を有する半導体記憶装置の作製方法について説明する。本実施例は、第２導電膜を形成するまでは前述した図１（Ａ）〜図２（Ａ）と同様な作製工程なので、図２（Ａ）以降の工程について図１０及び図１１を用いて以下に説明する。

第２導電膜上にレジストを堆積した後に、レジストマスク１００１ａ〜ｅを形成する。そして電極を形成するための第１のエッチング処理を行う。エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用いる。第１のエッチング処理には、エッチングガスとしてＣＦ₄、Ｃｌ₂、Ｏ₂を添加する。エッチング圧力は１．３Ｐａとし、８００Ｗのプラズマ生成用の電力、３００Ｗの基板バイアス用の電力を供給する。このエッチングにより、第２導電膜はテーパー状のパターン１００２ａ〜ｅとなる（図１０（Ａ））。

次に、第２絶縁膜１０９の酸化珪素膜を、ＣＨＦ₃ガスを用いたテーパーエッチングにより第２のエッチング処理を行う。これにより第２絶縁膜はテーパー状の上部ゲート絶縁膜１００３ａ、１００３ｂ、テーパー状の第２ゲート絶縁膜１００３ｃに加工される（図１０（Ｂ））。

次に、第３のエッチング処理として、エッチングガスをＣＦ₄、Ｃｌ₂に切り替えて第１導電層である窒化タンタルまたはタンタルのエッチングを行う。この時のエッチング条件は、エッチング圧力１．３Ｐａ、５００Ｗのプラズマ生成用の電力、１０Ｗの基板バイアス用の電力を供給する。以上のようにして、テーパー状の下部ゲート電極１００４ａ、１００４ｂ、浮遊ゲート電極１００４ｃを形成することができる（図１０（Ｃ））。

次は、エッチングガスにＳＦ₆、Ｃｌ₂、Ｏ₂を用いてテーパー状のパターン１００２ａ〜ｅの異方性エッチングを行う。エッチング圧力は１．９Ｐａとし、５００Ｗのプラズマ生成用の電力、３Ｗの基板バイアス用の電力を供給する。この異方性エッチングにより、テーパー状のパターン１００２ａ〜ｅの端部は下部ゲート電極１００４ａ、１００４ｂ、浮遊ゲート電極１００４ｃやテーパー状の上部ゲート絶縁膜１００３ａ、１００３ｂ、テーパー状の第２ゲート絶縁膜１００３ｃよりも内側に後退する（図１１（Ａ））。

レジストマスク１００１ａ〜ｅを除去した後に、Ｐチャネル型のトランジスタ上にレジストマスクを１１０１ａ、１１０１ｂを形成して、１×１０¹⁹〜５×１０²¹／ｃｍ³のリン濃度でイオン注入する。これにより、Ｎチャネル型の高速トランジスタでは、ソース領域１１０２ａ及びドレイン領域１１０２ｂ、Ｌｏｖ領域１１０２ｃ及び１１０２ｄ、チャネル形成領域１１０２ｅが一度に形成される。Ｎチャネル型の高耐圧トランジスタでは、ソース領域１１０３ａ及びドレイン領域１１０３ｂ、Ｌｏｆｆ領域１１０３ｃ及び１１０３ｄ、チャネル形成領域１１０３ｅが一度に形成される。メモリトランジスタでは、ソース領域１１０４ａ及びドレイン領域１１０４ｂ、Ｌｏｖ領域１１０４ｃ及び１１０４ｄ、チャネル形成領域１１０４ｅが一度に形成される（図１１（Ｂ））。

次に、レジストマスク１１０１ａ、１１０１ｂをウェットエッチングにより剥離する。次に、Ｎチャネル型のトランジスタ及びメモリトランジスタを覆うように、レジストマスク１１０５ａ〜ｃを形成し、１×１０¹⁹〜５×１０²¹／ｃｍ³の不純物濃度（ボロン）でイオン注入する。これにより、Ｐチャネル型の高速トランジスタでは、ソース領域１１０６ａ及びドレイン領域１１０６ｂ、Ｌｏｖ領域１１０６ｃ及び１１０６ｄ、チャネル形成領域１１０６ｅが形成される。Ｐチャネル型の高耐圧トランジスタでは、ソース領域１１０７ａ及びドレイン領域１１０７ｂ、Ｌｏｆｆ領域１１０７ｃ及び１１０７ｄ、チャネル形成領域１１０７ｅが形成される（図１１（Ｃ））。

以後は、レジストマスク１１０５ａ〜ｃをウェットエッチングにより剥離した後、図５（Ｄ）と同様な工程を経て完成となる。また、上部ゲート電極をマスクとして、高速トランジスタの下部ゲート電極のテーパー部分をエッチングすれば、Ｌｏｆｆ領域を有するＬＤＤ構造にもできる。本実施例は、一度の不純物元素の注入により、ソース及びドレイン領域と共にＬｏｆｆ領域、Ｌｏｖ領域を形成できる。また、本実施例の構成は、微細化が進み単チャネル効果が生じたときに、単チャネル効果を抑制することができる。なお、本実施例は図４で示す半導体基板を用いた半導体記憶装置の作製方法にも応用が可能である。

本発明の半導体記憶装置を用いた半導体装置として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を内蔵する非接触型のＩＣカードあるいはＩＤタグの典型的なブロック図を図１２に示す。同図において、半導体装置１２０１は、集積回路１２１１を内蔵し、集積回路１２１１は、電源回路１２０３、クロック発生回路１２０４、データ復調変調回路１２０５、ＣＰＵ１２０７、インターフェース（ＩＦと表記）１２０８、不揮発性メモリ（ＮＶＭと表記）１２０９、ＳＲＡＭ１２１０によって構成されている。なお、ＳＲＡＭ１２１０の代わりに、ＤＲＡＭなどの揮発性メモリを用いても構わない。

本実施例においては、不揮発性メモリ１２０９として本発明の半導体記憶装置を構成するメモリトランジスタを用いる。また、クロック発生回路１２０４、データ復調変調回路１２０５、ＣＰＵ１２０７、インターフェース１２０８、ＳＲＡＭ１２１０を構成するトランジスタとして、高速動作のトランジスタが必要な場合は、本発明の半導体記憶装置を構成する高速トランジスタの作製プロセスで、本発明の半導体記憶装置と同時に作製することができる。電源回路１２０３を構成するトランジスタとして高耐圧性のトランジスタが必要な場合は、本発明の半導体記憶装置を構成する高耐圧トランジスタの作製プロセスで、本発明の半導体記憶装置と同時に作製することができる。以上より、同一基板上に集積回路を効率よく作製できる。

さらに、作製工程が簡略化され、低価格に作製できる本発明の半導体記憶装置を不揮発性メモリ１２０９に適用できるため、コストの低減及び小型化を実現した半導体装置１２０１を提供することが可能となる。

集積回路１２１１はガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１２０２は、半導体装置内の集積回路１２１１と同一基板上に形成されていても良いし、集積回路上下の保護層に形成されていても良い。このように、集積回路１２１１と同一基板上にアンテナを形成する場合、ナノ粒子を使った組成物を印刷法（液滴出法やスクリーン印刷法）により形成する方法を用いることもできる。

また、半導体装置は、アンテナとの接続端子だけを設けた集積回路１２１１と、銅やアルミニウムなどで作成したアンテナ１２０２とを、異方性導電膜等を用いて電気的に接続しても良い。

また、集積回路１２１１のサイズは５ミリ角以下で、好ましくは０．３ミリ〜４ミリ角の面積を有し、集積回路１２１１上下の保護層は半導体装置のサイズよりも大きい。

本実施例は、実施形態１〜２、実施例１〜４と組み合わせて用いることが可能である。

本発明の半導体記憶装置を有する非接触型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグの典型的なブロック図を図１３に示す。図１３には、認証データ等の固定データを読み出す簡単な機能を有する構成を示した。同図において、ＲＦＩＤタグ１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（ＮＶＭと表記）１３１０、ＲＯＭ１３１１によって構成されている。

本実施例においては、不揮発性メモリ１３１０として本発明の半導体記憶装置を構成するメモリトランジスタを用いる。また、高周波回路１３０３、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＲＯＭ１３１１を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明の半導体記憶装置を構成する高速トランジスタの作製プロセスで同時に作製することができる。電源回路１３０４を構成するトランジスタとして高耐圧性のトランジスタが必要な場合は、本発明の半導体記憶装置を構成する高耐圧トランジスタの作製プロセスにより、本発明の半導体記憶装置と同時に作製することができる。以上より、同一基板上にＲＦＩＤタグを効率よく作製することが可能となる。

さらに、作製工程が簡略化され、低価格に作製できる本発明の半導体記憶装置を不揮発性メモリ１３１０に適用できるため、ＲＦＩＤタグ１３０１としてもコストの低減及び小型化を実現することが可能となる。

また、図１３に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１３０２は前記ガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の半導体集積回路と接続されるものであってもよい。

高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、またデータ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力する回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。

一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、不揮発性メモリ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行ない、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。

本実施例は、実施形態１〜２、実施例１〜４と組み合わせて用いることが可能である。

実施例５及び６で説明したＩＤタグの利用形態について説明する。なお、本実施例では、実施例５及び６のＩＤタグを搭載したカード（以下、ＩＤＦカードと表記する）を用いて説明する。

図１４（Ａ）には、絶縁基板１４０１上に、識別情報を有するＩＤＦチップ１４０２、アンテナ１４０３が設けられている。

そして図１４（Ｂ）に示すように、第１のフィルム１４０４及び第２のフィルム１４０５を貼り合わせ、ＩＤＦカード１４０６を完成させる。このときＩＤＦチップは、実装するカードに対して中心部に配置し、ＩＤＦチップの周囲は物品の基材、本実施の形態においては第１及び第２のフィルムで覆われるように形成するとよい。その結果、ＩＤＦチップの機械的強度を高めることができる。具体的には、ＩＤＦチップを挟み込む位置（ＩＤＦチップの中心）：Ｘは、カードの厚みをＤとすると、（１／２）×Ｄ−３０μｍ＜Ｘ＜（１／２）×Ｄ＋３０μｍを満たすように配置するとするとよい。

また本実施の形態では、基板上にアンテナが形成されたＩＤＦチップを用いる場合で説明したが、アンテナが実装されたＩＤＦチップを用いた場合であってもよく、ＩＤＦチップは上記位置を満たすと好ましい。

本発明の半導体記憶装置をチップ化し、特定の用途を想定した装置の内部に組み込まれる場合について図１５を用いて説明する。本実施例ではＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）技術によりパッケージされ実装化される例を説明する。

図１５（Ａ）に示すように、本発明の半導体記憶装置が複数作製された基板から切り分けられた半導体記憶装置１５０１は、樹脂基板等の基板１５０２に貼り付けられる。また、半導体記憶装置１５０１は、金線からなるワイヤ１５０３によりリードフレーム１５０４にワイヤボンディングされ、樹脂１５０５で封止されている。半導体記憶装置１５０１が貼り付けられている樹脂基板の反対側には、はんだボール端子１５０６が形成される。このようにパッケージされたチップは、はんだボール端子１５０６を介して特定の装置に実装される。

本発明の半導体記憶装置は同一基板上に作製できるため、本実施例のように半導体記憶装置を複数作製した後に切り離し、一度に大量のメモリチップを作製できる。

本発明の半導体記憶装置の一例である不揮発性メモリを、ワンチップ上に集積化されたシステムＬＳＩに適用する場合について説明する。

なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、ＤＳＣ、テレビ、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。

図１６に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはＣＰＵコア１６０１、フラッシュメモリ１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図１６に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。

フラッシュメモリ１６０４に本発明の半導体記憶装置を構成するメモリトランジスタを用いることができる。メインメモリ１６０２としては、例えばＳＲＡＭやＤＲＡＭを用いることができる。本発明の半導体記憶装置をシステムＬＳＩのフラッシュメモリとすることにより、システムＬＳＩのコストの低減及び小型化を実現できる。

また、ＣＰＵコア１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明の半導体記憶装置を構成する高速トランジスタの作製と同様に作製することができる。これより、同一基板上に半導体装置とともにその他の回路も効率よく作製することが可能となる。

本実施例は、実施形態１〜２、実施例１〜４と組み合わせて用いることが可能である。また、実施例８では半導体記憶装置をチップ化した例であったが、本実施例でも同様にシステムＬＳＩをパッケージングして、実装化しても良い。

本実施例は、パネルと同一基板上に本発明の半導体記憶装置を貼り付ける、又は作製する例を図１７及び図１８を用いて説明する。

図１７（Ａ）は、画素部１７０１と同一基板上に、本発明の半導体記憶装置が設けられた例である。基板１７０２はどのような基板でもよくガラス基板でも良い。１７０３はメモリ部、１７０４はゲート側駆動回路、１７０５はソース側駆動回路、１７０６は外部入力端子である。図１７（Ａ）のＡ−Ａ’で切った断面図を図１７（Ｂ）に示す。基板１７０２上には画素部１７０１、ゲート側駆動回路１７０４が形成されており、画素部１７０１は電流制御用薄膜トランジスタ１７１０とそのドレインに電気的に接続された画素電極１７１１を含む複数の画素により形成される。また、ゲート側駆動回路１７０４はｎチャネル型薄膜トランジスタとｐチャネル型ＦＥＴとを相補的に組み合わせたＣＭＯＳ回路１７１２を用いて形成される。

画素電極１７１１はＥＬ素子の陰極として機能する。また、画素電極１７１１上には発光層、正孔注入層が形成される。また、その上にはＥＬ素子の陽極、パッシベーション膜等が形成される。メモリ部１７０３は、高速トランジスタ１７２１、高耐圧トランジスタ１７２２、メモリトランジスタ１７２３で形成される。

メモリ部１７０３と駆動回路又は画素部とは、接続配線１７１４を経由し、さらに異方性導電性フィルム１７１６、電極パッド１７１７を介して、電気的に接続されている。より具体的には、半導体記憶装置の高速トランジスタの配線部分が、駆動回路又は画素部と電気的に接続している。

１７１８はカバー材、１７１９は第１シール材、１７２０は第２シール材であり、第１シール材１７１９で囲まれた内側のカバー材１７１８と基板１７０２との間には充填材（図示せず）が設けられる。

図１７（Ｂ）は、半導体記憶装置を逆さまにして基板１７０２に貼り付けた例だが、逆さまにせず、基板１７０２と半導体記憶装置が形成されている基板とを接着しても良い。また、本実施例ではＥＬ表示装置について説明したが、液晶パネルと同一基板上に半導体記憶装置を設けて、液晶表示装置にも適用できることは言うまでもない。

以上より、画素部のメモリとして本発明の半導体記憶装置を設けることができ、低コストで小型のメモリを備える表示装置を提供できる。

図１８は、画素部と駆動回路が設けられている同一基板上にメモリ部を設けた場合の例である。図１８において、図１７と共通の部分は同じ符号を付して詳しい説明を省略する。図１８において、図示されていはいないが、メモリ部の高速トランジスタの配線と周辺駆動回路は、各トランジスタのソース領域及びドレイン領域に直接接続している配線同士により、電気的に接続している。従って、図１７の場合よりも、より簡単に駆動回路部とメモリ部とを接続できる。図１８の構成では、全てが同一基板上に同時に作製できるため、図１７で説明した構成よりもさらに小型で低コストの表示装置が得られ、作製工程も簡略化できる。

本発明を用いて様々な半導体装置を完成させることができる。その一例は、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話など）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、投影型表示装置などが挙げられる。それらの一例を図に示す。なお、本発明の半導体記憶装置が図１９に示す装置へ実装される又は配置される方法は、実施例８〜１０を参照する。

図１９（Ａ）は本発明を適用してテレビ受像器を完成させる一例であり、筐体２４０１、支持台２４０２、表示部２４０３などにより構成されている。本発明の半導体記憶装置を備えることで低コストなテレビ受像器を提供できる。

図１９（Ｂ）は本発明を適用してビデオカメラを完成させた一例であり、本体２４１１、表示部２４１２、音声入力部２４１３、操作スイッチ２４１４、バッテリー２４１５、受像部２４１６などにより構成されている。本発明の半導体記憶装置を備えることで低コストなビデオカメラを提供できる。

図１９（Ｃ）は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体２４２１、筐体２４２２、表示部２４２３、キーボード２４２４などにより構成されている。本発明の半導体記憶装置を備えることで低コストなパーソナルコンピュータを提供できる。

図１９（Ｄ）は本発明を適用してＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）を完成させた一例であり、本体２４３１、スタイラス２４３２、表示部２４３３、操作ボタン２４３４、外部インターフェース２４３５などにより構成されている。本発明の半導体記憶装置を備えることで低コストなＰＤＡを提供できる。

図１９（Ｅ）は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体２４４１、表示部２４４２、操作スイッチ２４４３、２４４４などにより構成されている。本発明の半導体記憶装置を備えることで低コストな音響再生装置を提供できる。

図１９（Ｆ）は本発明を適用してデジタルカメラを完成させた一例であり、本体２４５１、表示部（Ａ）２４５２、接眼部２４５３、操作スイッチ２４５４、表示部（Ｂ）２４５５、バッテリー２４５６などにより構成されている。本発明の半導体記憶装置を備えることで低コストなデジタルカメラを提供できる。

図１９（Ｇ）は本発明を適用して携帯電話を完成させた一例であり、本体２４６１、音声出力部２４６２、音声入力部２４６３、表示部２４６４、操作スイッチ２４６５、アンテナ２４６６などにより構成されている。本発明の半導体記憶装置を備えることで低コストな携帯電話を提供できる。

なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。

本実施例は、実施形態１〜２、実施例１〜４、８〜１０と組み合わせて用いることが可能である。

本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置の作製工程を説明する図である。 本発明の半導体記憶装置を用いた半導体装置の典型的なブロック図である。 本発明の半導体記憶装置を有する非接触型のＲＦＩＤタグの典型的なブロック図である。 ＩＤＦチップを搭載したカードの図である。 本発明の半導体記憶装置がパッケージングされた図である。 発明の半導体記憶装置を用いて集積化されたシステムＬＳＩを作製した図である。 本発明の半導体記憶装置を画素部と同一基板上に設けた図である。 本発明の半導体記憶装置を画素部と同一基板上に設けた図である。 本発明の半導体記憶装置を用いた半導体装置の例を示した図である。

符号の説明

１０１ 基板
１０２ 活性層
１０３ 活性層
１０４ 活性層
１０５ 第１絶縁膜
１０６ 第１導電膜
１０７ 膜
１０７ａ 膜
１０８ 膜
１０９ 第２絶縁膜
１１０ 第２導電膜
１１１ レジストマスク
１１２ レジストマスク
１１４ 上部ゲート電極
１１５ ゲート電極
１１６ 制御ゲート電極
１１７ パターン
１１８ パターン
１１９ 下部ゲート電極
１２０ 浮遊ゲート電極
１２１ 層間絶縁膜
１２２ 配線
１２８ 配線

Claims (16)

1. 第１の活性層と、前記第１の活性層上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタと、
   第２の活性層と、前記第２の活性層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極を有する第２のトランジスタと、
   を同一基板上に有し、
   第２のトランジスタの前記ゲート絶縁膜は下部ゲート絶縁膜と上部ゲート絶縁膜を有し、
   第２のトランジスタの前記下部ゲート絶縁膜は前記第１ゲート絶縁膜と同じ層から形成され、前記上部ゲート絶縁膜は前記第２ゲート絶縁膜と同じ層から形成されていることを特徴とする半導体装置。
2. 第１の活性層と、前記第１の活性層上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタと、
   第２の活性層と、前記第２の活性層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを有する第２のトランジスタと、
   を同一基板上に有し、
   第２トランジスタの前記ゲート電極は下部ゲート電極と上部ゲート電極とを有し、
   第２のトランジスタの前記下部ゲート電極は前記浮遊ゲート電極と同じ層から形成され、前記上部ゲート電極は前記制御ゲート電極と同じ層から形成されていることを特徴とする半導体装置。
3. 第１の活性層と、前記第１の活性層上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の制御ゲート電極とを有する第１のトランジスタと、
   第２の活性層と、前記第２の活性層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを有する第２のトランジスタと、
   第３の活性層と、前記第３の活性層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極を有する第３のトランジスタと、
   を同一基板上に有し、
   第３のトランジスタの前記ゲート絶縁膜は下部ゲート絶縁膜と上部ゲート絶縁膜を有し、
   第３のトランジスタの前記下部ゲート絶縁膜は前記第１ゲート絶縁膜及び第２のトランジスタの前記ゲート絶縁膜と同じ層から形成され、前記上部ゲート絶縁膜は前記第２ゲート絶縁膜と同じ層から形成されており、
   第２のトランジスタの前記ゲート電極は下部ゲート電極と上部ゲート電極を有し、
   第２のトランジスタの前記下部ゲート電極は前記浮遊ゲート電極と同じ層から形成され、前記上部ゲート電極は前記制御ゲート電極及び第３のトランジスタの前記ゲート電極と同じ層から形成されていることを特徴とする半導体装置。
4. 請求項１または請求項２において、前記第１の活性層及び前記第２の活性層は結晶性半導体膜または微結晶半導体膜であることを特徴とする半導体装置。
5. 請求項２または請求項３において、前記制御ゲート電極と同じ層から形成された前記上部ゲート電極を用いて、第２のトランジスタの前記ゲート電極の引き回しがされていることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、前記基板は半導体基板、石英基板、ガラス基板またはプラスチック基板であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、前記半導体装置は携帯情報端末、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器または投影型表示装置であることを特徴とする半導体装置。
8. 請求項１乃至請求項６のいずれか一項において、前記半導体装置はＩＤタグであることを特徴とする半導体装置。
9. 第１のトランジスタの活性層と第２のトランジスタの活性層上に第１絶縁膜を形成し、
   前記第１絶縁膜上に第１導電膜を形成し、
   前記第１導電膜を選択的にエッチングすることにより、前記第２のトランジスタの活性層上の前記第１導電膜を除去して、前記第２のトランジスタの活性層上の前記第１絶縁膜を露出させ、
   前記エッチングされた第１導電膜及び前記露出した第１絶縁膜上に第２絶縁膜を形成し、
   前記第２絶縁膜上に第２導電膜を形成し、
   前記第２導電膜をエッチングすることにより、第２のトランジスタのゲート電極及び第１のトランジスタの制御ゲート電極を形成し、
   前記第２導電膜のエッチングの後、前記第２絶縁膜をエッチングし、
   前記第２絶縁膜のエッチングの後、前記エッチングされた第１導電膜をエッチングすることにより、第２のトランジスタの浮遊ゲート電極を形成し、
   第２のトランジスタのゲート絶縁膜は前記第１絶縁膜及び前記第２絶縁膜からなり、
   第１のトランジスタと第２のトランジスタは同一基板上に設けられていることを特徴とする半導体装置の作製方法。
10. 第１のトランジスタの活性層と第２のトランジスタの活性層上に第１絶縁膜を形成し、
    前記第１絶縁膜上に第１導電膜を形成し、
    前記第１導電膜上に第２絶縁膜を形成し、
    前記第２絶縁膜を選択的にエッチングすることにより、前記第２のトランジスタの活性層上の前記第２絶縁膜を除去して、前記第２のトランジスタの活性層上の第１導電膜を露出させ、
    前記エッチングされた第２絶縁膜及び前記露出された第１導電膜上に、第２導電膜を形成し、
    前記第２導電膜をエッチングすることにより、第２のトランジスタの上部ゲート電極と第１のトランジスタの制御ゲート電極を形成し、
    前記第１導電膜をエッチングすることにより、第２のトランジスタの下部ゲート電極と第１のトランジスタの浮遊ゲート電極を形成し、
    第１のトランジスタと第２のトランジスタは同一基板上に設けられていることを特徴とする半導体装置の作製方法。
11. 第１のトランジスタの活性層、第２のトランジスタの活性層及び第３のトランジスタの活性層上に第１絶縁膜を形成し、
    前記第１絶縁膜上に第１導電膜を形成し、
    前記第１導電膜に選択的に第１のエッチングをすることにより、前記第３のトランジスタの活性層上の前記第１導電膜を除去して、前記第３のトランジスタの活性層上の第１絶縁膜を露出させ、
    前記第１のエッチングをされた第１導電膜及び前記露出した第１絶縁膜上に、第２絶縁膜を形成し、
    前記第２絶縁膜に選択的に第２のエッチングをすることにより、前記第２のトランジスタの活性層上の前記第２絶縁膜を除去して、前記第２のトランジスタの活性層上の第１導電膜を露出させ、
    前記第２のエッチングをされた第２絶縁膜及び前記露出した第１導電膜上に、第２導電膜を形成し、
    前記第２導電膜に第３のエッチングをすることにより、第１のトランジスタの制御ゲート電極、第２のトランジスタの上部ゲート電極及び第３のトランジスタのゲート電極及びを形成し、
    前記第２のエッチングをされた第２絶縁膜に第４のエッチングをし、
    前記第１のエッチングをされた第１導電膜に第５のエッチングをすることにより、第１のトランジスタの浮遊ゲート電極及び第２のトランジスタの下部ゲート電極を形成し、
    第３のトランジスタのゲート絶縁膜は前記第１絶縁膜及び前記第２絶縁膜からなり、
    第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは同一基板上に設けられることを特徴とする半導体装置の作製方法。
12. 請求項１１において、前記第１のエッチングにより、前記第１のトランジスタの活性層を覆う前記第１導電膜のパターンと、前記第２トランジスタの活性層を覆う前記第１導電膜のパターンとが形成されることを特徴とする半導体装置の作製方法。
13. 請求項１１または請求項１２において、前記第３乃至第５のエッチングは、それぞれのトランジスタにおいて、同一の一つのレジストマスクを用いて行われることを特徴とする半導体装置の作製方法。
14. 請求項９乃至請求項１３のいずれか一項において、前記浮遊ゲート電極は窒化タンタル膜またはタンタル膜からなり、前記制御ゲート電極はタングステン膜からなることを特徴とする半導体装置の作製方法。
15. 請求項９乃至請求項１４のいずれか一項において、前記第１導電膜の膜厚は５〜１００ｎｍであることを特徴とする半導体装置の作製方法。
16. 請求項９乃至請求項１５のいずれか一項において、前記基板は半導体基板、石英基板、ガラス基板またはプラスチック基板であることを特徴とする半導体装置の作製方法。
    
    

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