CN105448842B - 半导体器件的制作方法 - Google Patents

Abstract

本发明提供一种半导体器件的制作方法，包括提供衬底；形成浮栅、选择栅以及控制栅；形成高压栅极；对控制栅的源漏两侧进行第一掺杂以形成第一掺杂区，第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反；在衬底上形成掩模，对存储器件区的漏端进行轻掺杂漏注入，同时对高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流；对存储器件区中控制栅的源漏两侧的第一掺杂区进行第二掺杂；形成逻辑栅极；分别在高压器件区、存储器件区以及逻辑器件区的衬底中形成源漏区。本发明的有益效果在于，将存储器件区的漏端的轻掺杂漏注入以及对高压器件区的衬底进行的掺杂合并在一个步骤进行，不仅节约了一层掩模，还简化了工艺。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体制造领域，具体涉及一种半导体器件的制作方法。

背景技术

近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。flash的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

flash的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而flash在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，flash可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

但是，现有的形成flash的工艺繁杂，需要较多的工艺步骤，不仅制作成本难以降低，且整个制作效率也受到影响。

为此，如何简化形成flash器件的工艺流程，成为本领域技术人员亟待解决的技术问题。

发明内容

本发明解决的问题是通过提供一种半导体器件的制作方法，以简化形成的flash器件的工艺流程。

为解决上述问题，本发明提供一种半导体器件的制作方法，包括：

提供衬底，所述衬底具有高压器件区、存储器件区以及逻辑器件区；

在所述存储器件区形成浮栅；

在所述浮栅上形成控制栅、在所述存储器件区形成与所述浮栅分立的选择栅，并在所述高压器件区中形成高压栅极；

形成所述选择栅、控制栅以及高压栅极之后，对所述控制栅的源漏两侧进行第一掺杂以形成第一掺杂区，所述第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反；

在所述衬底上形成掩模，以所述掩模为掺杂掩模，对所述存储器件区的漏端进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流；

对所述存储器件区中控制栅的源漏两侧进行第二掺杂；

在所述第二掺杂之后，在所述逻辑器件区中形成逻辑栅极，在形成逻辑栅极之后，对所述逻辑栅极进行热处理；

在形成所述逻辑栅极之后，分别在所述高压器件区、存储器件区以及逻辑器件区的衬底中形成源漏区。

可选的，在提供衬底的步骤之后，形成浮栅的步骤之前，还包括：在于高压器件区的衬底中形成阱区。

可选的，在提供衬底的步骤之后，在所述衬底上形成浮栅的步骤之前，还包括：形成分别对应于所述浮栅、选择栅以及高压栅极的氧化层。

可选的，进行第一掺杂的步骤包括：

采用一种或者两种掺杂离子进行所述第一掺杂。

可选的，进行第一掺杂的步骤包括：分别采用砷离子、磷离子进行所述第一掺杂以形成第一掺杂区。

可选的，先采用砷离子进行掺杂以形成一浅掺杂区，然后采用磷离子对所述浅掺杂区进行原位掺杂以形成深掺杂区，所述浅掺杂区以及深掺杂区共同形成所述第一掺杂区。

可选的，第一掺杂的步骤包括，使所述砷离子的掺杂能量在10～20KeV的范围内；使所述磷离子的掺杂能量在40～50KeV的范围内。

可选的，对存储器件区进行轻掺杂漏注入，同时对高压器件区的衬底进行掺杂的步骤包括：

采用硼离子对进行所述轻掺杂漏注入，并对高压器件区的衬底进行掺杂。

可选的，进行第一掺杂的步骤之后，形成掩模的步骤之前，还包括：分别在所述浮栅与控制栅、选择栅以及高压栅极的侧壁形成第一侧墙；

在形成逻辑栅极的步骤之后，在高压器件区、储器件区以及逻辑器件区的衬底中形成源漏区的步骤之前，还包括：

在所述逻辑栅极的侧壁以及所述第一侧墙上形成第二侧墙；

在所述第二侧墙上形成第三侧墙。

可选的，第一侧墙的厚度在500～600埃的范围内。

可选的，形成第二侧墙的步骤包括：形成叠层结构的第二侧墙。

可选的，形成叠层结构的第二侧墙的步骤包括：依次形成氧化物层以及氮化物层，所述氧化物层以及氮化物层共同形成所述第二侧墙。

可选的，所述第二侧墙的厚度在500～600埃的范围内。

可选的，第三侧墙的材料为高温氧化层材料。

可选的，第三侧墙的厚度在350～400埃的范围内。

与现有技术相比，本发明的技术方案具有以下优点：

在所述衬底上形成掩模，以所述掩模为掺杂掩模，对所述存储器件区的漏端进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流；由于在现有技术中，所述轻掺杂漏注入以及对所述高压器件区的衬底进行的掺杂分别在不同的步骤进行，其中对所述高压器件区的衬底进行的掺杂一般在形成逻辑器件的栅极后进行，两个掺杂步骤需要两层掩模，不仅增加了成本，还会使整个工艺过程变得繁琐。本发明将两个掺杂步骤合并，并采用一张掩模完成这两个掺杂，不仅节约了一层掩模，还简化了整个工艺。

另外，形成所述选择、控制栅以及高压栅极之后，对所述控制栅的源漏两侧进行第一掺杂以形成第一掺杂区，所述第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反可以减小存储器件在工作时沟道区被击穿(punch through)的概率；然后，对所述存储器件区的漏端进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流，并对所述存储器件区中控制栅一侧的衬底以及控制栅的源漏两侧进行第二掺杂，在这之后形成逻辑栅极，并对所述逻辑栅极进行热处理。热处理可以使之前的轻掺杂漏注入步骤中掺杂在衬底中的离子在衬底中发生一定程度的扩散，进而使得存储器件区中源漏之间的有效沟道长度变小，进而可以提升存储器件区工作时的电流大小，而控制栅的源漏两侧第一掺杂类型和存储器源漏注入相反，这进一步有利于减小存储器件工作时发生击穿现象的几率。

附图说明

图1至图13是本发明半导体器件的制作方法一具体实施例中各个步骤的结构示意图。

具体实施方式

现有技术中形成flash的工艺较为复杂，在实际制作时，不仅仅是需要形成flash器件本身，还需要配合形成逻辑器件以及高压器件。

例如，现有技术的工艺一般需要对高压器件进行离子掺杂以调节高压器件的电学特性，另外还需要对存储器件进行轻掺杂漏注入工艺，这些掺杂步骤均需要形成不同的掩模，增加了工艺步骤，整个制作工艺比较繁琐；

另一方面，现有技术中的一些掺杂工艺容易受到制作过程中其他步骤的影响，例如在半导体制造中常见的热处理步骤很容易导致掺杂的离子在衬底中扩散，例如导致源漏区中的离子在衬底中扩散，这会导致器件工作时源区和漏区之间发生击穿现象。

因此，本发明提供一种半导体器件的制作方法，以尽量简化制作半导体器件的工艺步骤，同时尽量减少器件工作时发生击穿现象的几率。

本发明半导体器件的制作方法包括以下步骤：

提供衬底，所述衬底具有高压器件区、存储器件区以及逻辑器件区；在所述存储器件区形成浮栅；在所述浮栅上形成控制栅、在所述存储器件区形成以及与所述浮栅分立的选择栅，并在所述高压器件区中形成高压栅极；形成所述选择栅、控制栅以及高压栅极之后，对所述控制栅的源漏两侧进行第一掺杂以形成第一掺杂区，所述第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反；在所述衬底上形成掩模，以所述掩模为掺杂掩模，对所述存储器件区的漏端进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流；对所述存储器件区中控制栅的源漏两侧进行第二掺杂；在所述第二掺杂之后，在所述逻辑器件区中形成逻辑栅极，在形成逻辑栅极之后，对所述逻辑栅极进行热处理；在形成所述逻辑栅极之后，分别在所述高压器件区、存储器件区以及逻辑器件区的衬底中形成源漏区。

在现有技术中，所述轻掺杂漏注入以及对所述高压器件区的衬底进行的掺杂分别在不同的步骤进行，其中对所述高压器件区的衬底进行的掺杂一般在形成逻辑器件的栅极后进行，两个掺杂步骤需要两层掩模，不仅增加了成本，还会使整个工艺过程变得繁琐。本发明将两个掺杂步骤合并，并采用一张掩模完成这两个掺杂，不仅节约了一层掩模，还简化了整个工艺。

另外，由于第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反，进而可以减小存储器件在工作时沟道区被击穿(punch through)的概率；然后，对所述存储器件区进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流，并对所述存储器件区中控制栅的源漏两侧进行第二掺杂，在这之后形成逻辑栅极，并对所述逻辑栅极进行热处理。

热处理可以使之前的轻掺杂漏注入步骤中掺杂在衬底中的离子在衬底中发生一定程度的扩散，进而使得存储器件区中源漏之间的有效沟道长度变小，进而可以提升存储器件区工作时的电流大小，而控制栅的源漏两侧第一掺杂类型和存储器源漏注入相反，这进一步有利于减小存储器件工作时发生击穿现象的几率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。

参考图1至图13为本发明半导体器件的制作方法一实施例中各个步骤的结构示意图。

首先参考图1，提供衬底50。在本实施例中，所述衬底具有高压器件区(highvoltage)200、存储器件区(cell)100以及逻辑器件区(logic)300；所述高压器件区200、存储器件区100以及逻辑器件区300分别用于形成高压器件、存储器件以及逻辑器件，三者之间相互配合以完成存储工作。

具体来说，逻辑器件是作为控制电路、时钟电路、输入输出电路以及对比电路使用；高压器件作为Decode(译码)区域(地址选择器)使用，而存储器件作为核心的存储数据的单元。

正常工作时，在时钟电路产生的信号控制下使输入电路提供的输入电压在不同时间控制Decode区工作，选择存储器件中有效的存储单元进行操作，而操作时的电压施加到Flash上，改变选择的Flash单元或者阵列的存储数据，以此来完成Flash的工作。

在本实施例中，所述存储器件区中的存储器件为p型flash器件。

此处需要说明的是，图中所示的高压器件区、存储器件区以及逻辑器件区之间的位置关系仅为本实施例为了方便说明而采用，本发明对此并不作限定。

参考图2，在实施例中，在所述衬底50位于高压器件区200中的部分形成阱区(highvoltage well)101。此处为现有技术，本发明对此步骤不作赘述，同时也对此步骤不作限定。

参考图3，在所述衬底50上形成氧化层102，所述氧化层102与后续步骤中在所述存储器件区中形成的浮栅、选择栅，以及高压器件区中将要形成的高压栅极相对应。也就是说，所述氧化层102分别作为所述浮栅、选择栅以及高压栅极的栅氧层。

具体来说，在本实施例中可以通过以下步骤得到所述在所述氧化层102：

在衬底50上沉积形成氧化材料层；

刻蚀以去除部分氧化材料层，剩余的氧化材料层形成所述氧化层102；其中位于存储器件区100中的氧化层102分别对应于后续将要形成的选择栅(select gate)以及浮栅(floating gate)。

另外，以上方法仅为本实施例的一个示意性的示例，本发明对如何形成所述氧化层102不作限定。

参考图4，在所述存储器件区形成浮栅(floating gate)111，所述浮栅111用于在存储器件工作时存储信息。

在本实施例中，采用多晶硅(poly)形成所述浮栅111。

进一步，在本实施例中，在刻蚀形成浮栅111之后，还包括热处理的步骤，旨在通过热处理使刻蚀后形成的浮栅111表面变得更加平整，也就是在一定程度上改善形成的浮栅111的形貌。

参考图5，继续在所述存储器件区100形成与所述浮栅111分立的选择栅113，在所述浮栅111上形成控制栅(control gate)112，并在所述高压器件区200中形成高压栅极211。所述选择栅113用于在形成的存储器件工作时，选中对应的浮栅111进行数据存储或者擦除等操作；所述控制栅112用于控制浮栅111的数据存储或者擦除；

在本实施例中，可以通过在衬底50的高压器件区200、存储器件区100以及逻辑器件区300中覆盖栅极材料，然后刻蚀掉位于高压器件区200、存储器件区100的部分栅极材料，以形成所述位于存储器件区的选择栅113、位于浮栅111(包括浮栅111表面的隔离氧化层)上方的控制栅112，以及高压器件区200中的高压栅极211。与此同时，位于逻辑器件区300的栅极材料11保留，用于在后续的步骤中形成逻辑栅极。

在本实施例中，采用多晶硅(poly)形成所述选择栅113、控制栅112以及高压栅极211。

同前文所述，由于所述选择栅113、控制栅112以及高压栅极211均是由刻蚀得到，刻蚀后选择栅113、控制栅112以及高压栅极211的表面可能存在一些凹陷，在形成所述选择栅113、控制栅112以及高压栅极211之后，也会设置一热处理步骤，以改善形成的选择栅113、控制栅112以及高压栅极211的形貌。

参考图6，形成所述选择栅113、控制栅112以及高压栅极211之后，对所述控制栅112的源漏两侧进行第一掺杂10，目的主要是在控制栅112与选择栅113之间的衬底50中形成第一掺杂区(在本实施例中包括掺杂区13、14，将在后续的文字进行说明)，所述第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反，为形成位于控制栅112与选择栅113之间的内部互联结(internal junction)。所述内部互联结在存储器件中，作为所述控制栅112的漏区，同时作为所述选择栅113的源区。

此处需要说明的是，所述第一掺杂10为对控制栅112的源漏两侧进行的掺杂，主要目的是形成所述internal junction，图6中未示出第一掺杂10在控制栅112另一侧的所形成的掺杂区。

由于internal junction的掺杂类型与存储器件源漏区掺杂类型相反，在存储器件工作时，internal junction的存在可以在一定程度上减少存储器件源漏区之间发生击穿现象的几率。

但是在现有技术中，internal junction一般在制作浮栅111的步骤以及制作选择栅113、控制栅112以及高压栅极211的步骤之前进行，但是由于形成这些栅极(浮栅111、选择栅113、控制栅112以及高压栅极211)之后都会紧跟一道热处理步骤，热处理会导致internal junction中的掺杂离子扩散，进而弱化internal junction的防止源漏击穿的能力，由于internal junction掺杂的浓度、深度等工艺参数是考虑了存储器件工作电压而计算得出的，热处理弱化了internal junction的防击穿能力，导致存储器件在同样的电压下工作时发生击穿现象的几率增大。

本发明将形成internal junction的第一掺杂10放在形成制作浮栅111的步骤以及制作选择栅113、控制栅112以及高压栅极211的步骤之后，进而可以有效避免上述问题，降低了存储器件工作时发生击穿现象的几率。

在本实施例中，所述第一掺杂10为TIM掺杂(Tunnel Implant)，可以通过至少一种掺杂离子进行掺杂。

进一步，在本实施例中，所述第一掺杂10包括：先采用砷(As)离子对衬底50进行掺杂以形成浅掺杂区104，然后采用磷(P)离子继续原位掺杂以形成深掺杂区103。

由于砷离子体积较大不容易深入所述衬底50，在掺杂时采用较小的掺杂能量有利于形成所述浅掺杂区104，并且砷离子能够使internal junction的边界变得比较清晰。具体来说，本实施例可以使所述砷离子的掺杂能量在10～20KeV的范围内。

相对的，由于磷离子体积相对较小比较容易深入所述衬底50，在掺杂时可以采用相对较大的掺杂能量以形成所述深掺杂区103；具体来说，本实施例可以使所述磷离子的掺杂能量在40～50KeV的范围内。

需要说明的是，本发明对所述砷离子或者磷离子的掺杂能量不作限定，而是应当根据实际情况进行相应的调整。

参考图7，在形成上述的internal junction之后，在所述衬底50上形成掩模(图中未示出)，以所述掩模为掺杂掩模，对所述存储器件区100的漏极进行轻掺杂漏注入12`，同时对所述高压器件区200的衬底进行调节掺杂12，以在存储器件的源漏区形成轻掺杂区105，并在高压器件区200的源漏处形成掺杂区105`，以调节高压器件区200的阈值电压和电流。

在现有技术中，所述掺杂漏注入12`以及对所述高压器件区的衬底进行的调节掺杂12分别在不同的步骤进行，其中对所述高压器件区的衬底进行的调节掺杂12一般在形成逻辑器件的栅极后进行，两个掺杂步骤需要两层掩模，不仅增加了成本，还会使整个工艺过程变得繁琐。本发明将两个掺杂步骤合并，并采用一张掩模完成这两个掺杂，不仅节约了一张掩模，还简化了整个工艺。

在本实施例中，采用硼离子作为掺杂离子，进行所述轻掺杂漏注入12`以及对高压器件区200衬底进行的调节掺杂12。

参考图8，在进行了上述的轻掺杂漏注入12`以及对所述高压器件区200的衬底进行的调节掺杂12之后，分别在所述浮栅111与控制栅112、选择栅113以及高压栅极211的侧壁形成第一侧墙214。

需要说明的是，现有技术中在形成逻辑栅极的步骤之后，在高压器件区、储器件区以及逻辑器件区的衬底中形成源漏区的步骤之前，还包括在所述逻辑栅极的侧壁以及所述第一侧墙214上形成第二侧墙，然后在所述第二侧墙上形成第三侧墙。这样做的原因在于，现有技术中在形成第二侧墙之后还有一道刻蚀侧墙的工艺(Dual spacer etch)，目的是将已经形成的侧墙厚度减薄，因为高压器件本身需要承受较高电压，通常其高压栅极需要较厚的侧墙，存储器件基于其自身性质，选择栅以及控制栅也需要较厚的侧墙；相比之下逻辑器件的栅极并不需要较厚的栅极，处于节省体积考虑，现有技术设置上述刻蚀侧墙的工艺以减薄逻辑器件中栅极的侧墙，这样需要形成刻蚀掩模覆盖存储器件区100以及高压器件区200，不仅使整个工艺变得复杂，还需要形成一层掩模，增加了时间以及材料成本。

由于所述第一侧墙214仅仅形成在浮栅111与控制栅112、选择栅113以及高压栅极211的侧壁，而并没有形成于逻辑栅极的侧壁，在本实施例中，在形成所述第一侧墙214时直接调整第一侧墙214的厚度，使第一侧墙214的厚度较厚以满足高压器件以及存储器件对较厚栅极侧墙的需要，然后在后续的步骤中形成较薄的第二侧墙，以满足逻辑器件对于较薄栅极侧墙的需要，进而省去现有技术中的刻蚀侧墙的工艺，这样可以节省一张刻蚀掩模，同时能够简化工艺。

在本实施例中，所述第一侧墙214的厚度在500～600埃的范围内。

接着参考图9，对所述存储器件区100中控制栅112两侧的衬底进行第二掺杂13，此步骤的目的在于进一步调整存储器件中控制栅112两侧的电流以及电压。本步骤的第二掺杂13在控制栅112相对于所述internal junction的另一侧用掺杂区域107表示。

在本实施例中，所述第二掺杂13为p型掺杂。

参考图10，在所述第二掺杂13之后，在所述逻辑器件区300中形成逻辑栅极311，其中，形成逻辑栅极311的步骤包括：

刻蚀位于逻辑器件区300中的部分栅极材料层11以形成逻辑栅极；

在形成所述逻辑栅极311之后，对所述逻辑栅极进行热处理。

由于在形成逻辑栅极311之前已经在存储器件中形成了轻掺杂区105，对所述逻辑栅极311的热处理步骤可以使所述轻掺杂区105在衬底中发生一定程度的扩散，这会减小有效沟道长度，进而增加存储器件工作时的电流，这样进一步有利于减小存储器件发生击穿现象的几率。

参考图11，在形成所述逻辑栅极311之后，在所述第一侧墙214以及逻辑栅极311的侧壁形成第二侧墙312。如前文所述，本步骤中形成的第二侧墙312相对较薄，这样省去了现有技术中的刻蚀侧墙的工艺。

在本实施例中，可以形成叠层结构的第二侧墙312，具体来说，可以形成从内到外依次为第一氧化物—氮化硅—第二氧化物结构的第二侧墙312，其中的氧化物可以为高温氧化层材料(HTO)，这种侧墙具有较好的隔离性能。

具体来说，本实施例中可以依次在所述第一侧墙214上形成氧化物层以及氮化物层，所述氧化物层以及氮化物层共同形成所述第二侧墙312。这种第二侧墙312相对于现有技术较薄，因为在现有技术中，与所述第二侧墙312等同的侧墙一般为氧化物层-氮化物层-氧化物层的三层叠层结构，而本实施例中的第二侧墙312仅仅为氧化物层以及氮化物层的两层叠层结构，也就是说，相对于现有技术省去了一层氧化层的步骤，这样不仅可以使第二侧墙312变得更薄，也省去了一道制作侧墙的工艺。

在本实施例中，所述氧化物层以及氮化物层构成的第二侧墙312的厚度范围在450～500埃的范围内。

参考图12，在形成所述第二侧墙312之后，在所述第二侧墙312上形成第三侧墙313。具体的，可以形成高温氧化层材料的第三侧墙313，但是本发明对此并不作限定。

在本实施例中，第三侧墙313的厚度范围在350～400埃内。本步骤为现有技术，本发明对此不作赘述，同时也不作限定。

参考图13，在形成所述第三侧墙313之后，分别在所述高压器件区200、存储器件区100以及逻辑器件区300的衬底50中形成源漏区，也就是形成高压器件、存储器件以及逻辑器件的源漏区106，进而在所述高压器件区200、存储器件区100以及逻辑器件区300中分别形成完整的高压器件、存储器件以及逻辑器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：

提供衬底，所述衬底具有高压器件区、存储器件区以及逻辑器件区；

在所述存储器件区形成浮栅；

在所述浮栅上形成控制栅、在所述存储器件区形成与所述浮栅分立的选择栅，并在所述高压器件区中形成高压栅极；

形成所述选择栅、控制栅以及高压栅极之后，对所述控制栅的源漏两侧进行第一掺杂以形成第一掺杂区，所述第一掺杂区的掺杂类型与存储器件源漏区掺杂类型相反；

在所述衬底上形成掩模，以所述掩模为掺杂掩模，对所述存储器件区的漏端进行轻掺杂漏注入，同时对所述高压器件区的衬底进行掺杂以调节高压器件区的阈值电压和电流；

对所述存储器件区中控制栅的源漏两侧进行第二掺杂；

在所述第二掺杂之后，在所述逻辑器件区中形成逻辑栅极，在形成逻辑栅极之后，对所述逻辑栅极进行热处理；

在形成所述逻辑栅极之后，分别在所述高压器件区、存储器件区以及逻辑器件区的衬底中形成源漏区。

2.如权利要求1所述的制作方法，其特征在于，在提供衬底的步骤之后，形成浮栅的步骤之前，还包括：在高压器件区的衬底中形成阱区。

3.如权利要求1所述的制作方法，其特征在于，在提供衬底的步骤之后，在所述衬底上形成浮栅的步骤之前，还包括：形成分别对应于所述浮栅、选择栅以及高压栅极的氧化层。

4.如权利要求1所述的制作方法，其特征在于，进行第一掺杂的步骤包括：采用一种或者两种掺杂离子进行所述第一掺杂。

5.如权利要求4所述的制作方法，其特征在于，进行第一掺杂的步骤包括：分别采用砷离子、磷离子进行所述第一掺杂以形成第一掺杂区。

6.如权利要求5所述的制作方法，其特征在于，先采用砷离子进行掺杂以形成一浅掺杂区，然后采用磷离子对所述浅掺杂区进行原位掺杂以形成深掺杂区，所述浅掺杂区以及深掺杂区共同形成所述第一掺杂区。

7.如权利要求5所述的制作方法，其特征在于，第一掺杂的步骤包括，使所述砷离子的掺杂能量在10～20KeV的范围内；使所述磷离子的掺杂能量在40～50KeV的范围内。

8.如权利要求1所述的制作方法，其特征在于，对存储器件区进行轻掺杂漏注入，同时对高压器件区的衬底进行掺杂的步骤包括：

采用硼离子进行所述轻掺杂漏注入，并对高压器件区的衬底进行掺杂。

9.如权利要求1所述的制作方法，其特征在于，进行第一掺杂的步骤之后，形成掩模的步骤之前，还包括：分别在所述浮栅与控制栅、选择栅以及高压栅极的侧壁形成第一侧墙；

在形成逻辑栅极的步骤之后，在高压器件区、储器件区以及逻辑器件区的衬底中形成源漏区的步骤之前，还包括：

在所述逻辑栅极的侧壁以及所述第一侧墙上形成第二侧墙；

在所述第二侧墙上形成第三侧墙。

10.如权利要求9所述的制作方法，其特征在于，第一侧墙的厚度在500～600埃的范围内。

11.如权利要求9所述的制作方法，其特征在于，形成第二侧墙的步骤包括：形成叠层结构的第二侧墙。

12.如权利要求11所述的制作方法，其特征在于，形成叠层结构的第二侧墙的步骤包括：依次形成氧化物层以及氮化物层，所述氧化物层以及氮化物层共同形成所述第二侧墙。

13.如权利要求12所述的制作方法，其特征在于，所述第二侧墙的厚度在500～600埃的范围内。

14.如权利要求9所述的制作方法，其特征在于，第三侧墙的材料为高温氧化层材料。

15.如权利要求9所述的制作方法，其特征在于，第三侧墙的厚度在350～400埃的范围内。