CN104576502A - 隔离结构及其形成方法 - Google Patents

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Abstract

一种隔离结构及其形成方法，所述隔离结构的形成方法包括：提供半导体衬底，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻；在PMOS晶体管区和NMOS晶体管区之间的所述半导体衬底内形成沟槽；在所述沟槽的底部及侧壁形成衬氧化层；在PMOS晶体管区的所述半导体衬底上形成掩模层，所述掩模层遮盖位于PMOS晶体管区一侧的沟槽侧壁上的衬氧化层，以及部分宽度的沟槽底部上的衬氧化层；以所述掩模层为掩模，对暴露的衬氧化层进行离子注入；在所述沟槽内填充满绝缘层。所述隔离结构的形成方法一方面能够提高PMOS晶体管的性能，另一方面能够防止NMOS晶体管性能下降。

Description

隔离结构及其形成方法
技术领域
本发明涉及半导体工艺技术领域，尤其是涉及一种隔离结构及其形成方法。
背景技术
随着半导体制造技术的不断发展，半导体器件的尺寸越来越小，集成度越来越高。半导体器件的隔离技术也由原来的硅局部氧化隔离(Local Oxidationof Silicon，LOCOS)发展到浅沟槽隔离(Shallow Trench Isolation，STI)。
现有浅沟槽隔离结构的形成方法如图1至图3所示。
请参考图1，在半导体衬底100上形成沟槽110，沟槽110两侧的半导体衬底100分别用于形成PMOS晶体管和NMOS晶体管。
请参考图2，在沟槽110的底部和侧壁形成衬氧化层120。
请参考图3，在沟槽110内填充绝缘材料130，形成浅沟槽隔离结构。
当现有浅沟槽隔离结构形成在一个NMOS晶体管和一个PMOS晶体管之间时，由于衬氧化层120的存在，浅沟槽隔离结构具有压缩应力。在沟道区区域长度方向上，压缩应力能够提高空穴的迁移率，但是降低了电子的迁移率。而PMOS晶体管沟道区区域中的载流子为空穴，NMOS晶体管沟道区区域中的截流子为电子，因此，现有浅沟槽隔离结构通常有利于提高PMOS晶体管的性能，但同时降低了NMOS晶体管的性能。
为此，需要一种新的隔离结构及其形成方法，以在提高PMOS晶体管性能的同时，避免NMOS晶体管性能下降。
发明内容
本发明解决的问题是提供一种隔离结构及其形成方法，以使得在一个NMOS晶体管和一个PMOS晶体管之间形成隔离结构时，一方面能够提高PMOS晶体管的性能，另一方面能够防止降低NMOS晶体管性能。
为解决上述问题，本发明提供一种隔离结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻；
在PMOS晶体管区和NMOS晶体管区之间的所述半导体衬底内形成沟槽；
在所述沟槽的底部及侧壁形成衬氧化层；
在PMOS晶体管区的所述半导体衬底上形成掩模层，所述掩模层遮盖位于PMOS晶体管区一侧的沟槽侧壁上的衬氧化层，以及部分宽度的沟槽底部上的衬氧化层；
以所述掩模层为掩模，对暴露的衬氧化层进行离子注入；
去除所述掩模层后，在所述沟槽内填充满绝缘层。
可选的，所述离子为氮离子、碳离子和硅离子的至少其中之一，所述离子浓度范围包括5E13/cm2～1E15/cm2，所述离子注入的能量范围包括3Kev～7Kev，所述离子注入的倾斜角度范围包括0°～10°。
可选的，采用热氧化法或者现场蒸汽法形成所述衬氧化层。
可选的，所述衬氧化层的材料包括二氧化硅，所述衬氧化层的厚度范围包括5nm～20nm。
可选的，所述掩模层的材料包括光刻胶。
可选的，沟槽底部上的衬氧化层被遮盖的宽度占全部沟槽底部上的衬氧化层宽度的二分之一。
为解决上述问题，本发明还提供了一种隔离结构，包括：半导体衬底，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻；位于PMOS晶体管区和NMOS晶体管区之间的所述半导体衬底内沟槽；位于所述沟槽侧壁及底部的衬氧化层；填充满所述沟槽的绝缘层；
其中，位于ＮMOS晶体管区一侧的沟槽侧壁上及沟槽底部部分宽度上的衬氧化层内注入有离子。
可选的，所述离子为氮离子、碳离子和硅离子的至少其中之一，所述离子的浓度范围包括5E13/cm2～1E15/cm2。
可选的，所述衬氧化层的材料包括二氧化硅，所述衬氧化层的厚度范围包括5nm～20nm。
可选的，沟槽底部上的衬氧化层注入有离子的宽度占全部沟槽底部上衬氧化层宽度的二分之一。
可选的，所述衬氧化层注入有所述离子的部分占全部所述衬氧化层的二分之一。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案通过对衬氧化层靠近NMOS晶体管的部分进行离子注入，从而使衬氧化层靠近NMOS晶体管的部分内部压缩应力得到释放，而衬氧化层靠近PMOS晶体管的部分仍然保持原有的压缩应力，压缩应力能够提高空穴的迁移率，但降低了电子的迁移率，因此，所述衬氧化层一方面能够提高PMOS晶体管沟道的空穴迁移率，使PMOS晶体管性能得到提高，另一方面防止NMOS晶体管沟道中的电子迁移率因衬氧化层的压缩应力而下降，从而防止NMOS晶体管性能下降。
进一步，将所述离子的浓度范围控制在5E13/cm2～1E15/cm2，从而一方面保证相应部分的衬氧化层内部应力得到释放，消除相应部分的衬氧化层对半导体衬底的压缩应力，另一方面保证衬氧化层的性能和作用不受影响。
附图说明
图1至图3为现有隔离结构形成方法示意图；
图4至图7为本发明隔离结构的形成方法一实施例示意图。
具体实施方式
为了使NMOS晶体管和PMOS晶体管中的载流子迁移率都得到提高，现有方法通常在PMOS晶体管源漏区域设置锗化硅，从而增加PMOS晶体管沟道区区域的压缩应力，从而提高空穴的迁移率，在NMOS晶体管源漏区域进行应变记忆技术(stress memorization techniques，SMT)，从而增加NMOS晶体管沟道区区域的拉伸应力，从而提高电子的迁移率，但是，无论是应用锗化硅还是应变记忆技术，都将增加复杂的工艺步骤。
为此，本发明提供一种隔离结构的形成方法，所述形成方法先形成衬氧化层，再遮盖住靠近PMOS晶体管的部分衬氧化层，同时暴露靠近NMOS晶体管的部分衬氧化层，并对暴露部分的衬氧化层进行离子注入以释放暴露部分衬氧化层的压缩应力，从而使靠近PMOS晶体管一侧的衬氧化层保持有压缩应力，提高PMOS晶体管的性能，而靠近NMOS晶体管的衬氧化层没有压缩应力，从而防止NMOS晶体管性能下降，所述形成方法工艺步骤简单，节省成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例一提供一种隔离结构的形成方法，请参考图4至图7。
请参考图4，提供半导体衬底200。
本实施例中，半导体衬底200可以是硅衬底或者锗硅衬底等，也可以是绝缘体上半导体衬底200，本实施例以硅衬底为例。半导体衬底200为形成各种半导体器件提供一个载体。
本实施例中，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻。
请继续参考图4，在PMOS晶体管区和NMOS晶体管区之间的半导体衬底200内形成沟槽210。
本实施例中，形成沟槽210的过程可以包括：采用湿法氧化在半导体衬底200上形成缓冲层，然后采用（Low Pressure Chemical Vapor Deposition，LPCVD）低压力化学气相沉积法工艺在所述缓冲层上形成掩模层，再对所述掩模层进行退火，之后对所述掩模层进行图案化，此后以图案化的所述掩模层为掩模，采用反应离子刻蚀工艺蚀刻半导体衬底200，形成沟槽210，最后去除掩模层。
本实施例中，影响沟槽210刻蚀的因素主要有温度、压力、RF功率、刻蚀气体及其组分等，蚀刻过程最关键的是控制沟槽210的形状，因为沟槽210的形状影响沟槽210填充，为此，本实施例将沟槽210蚀刻成上宽下窄的开口形状，以有利于沟槽210的填充。
本实施例中，可采用氮化硅作为所述掩模层，为防止氮化硅的应力在半导体衬底200中引起缺陷，采用薄层SiO2做缓冲层(pad oxide)，来释放氮化硅和半导体衬底200之间的应力，同时也可以增加氮化硅和半导体衬底200之间的粘附性。
本实施例中，沟槽210具有靠近PMOS晶体管区的第一侧壁210A和靠近NMOS晶体管区的第二侧壁210B。
请参考图5，在沟槽210的底部（未标注）及侧壁形成衬氧化层220。
本实施例中，沟槽210的侧壁包括上述第一侧壁210A和第二侧壁210B，因此，在沟槽210的底部、第一侧壁210A和第二侧壁210B上均形成衬氧化层220。
本实施例中，可以采用热氧化法或者现场蒸汽生成法（In-Situ SteamGeneration，ISSG）形成衬氧化层220，其中所述热氧化法可以为高温干法氧化(high temperature oxidation，HTO)工艺。
本实施例中，由于半导体衬底200的材料为硅，因此，衬氧化层220的材料为二氧化硅，并且，衬氧化层220的厚度范围可以包括5nm～20nm。形成衬氧化层220能够去除形成沟槽210过程中，沟槽210表面受到粒子轰击产生的损伤，同时形成衬氧化层220还可以在后面的工艺中保护半导体衬底200表面。
衬氧化层220对半导体衬底200存在压缩应力，这是因为，衬氧化层220是由原来半导体衬底上的硅被氧化成二氧化硅形成的，而从硅氧化成二氧化硅，在原来的晶体结构中增加了大量的氧原子，即衬氧化层220的晶体结构内部拥挤，产生相互挤压的内压力，而这些内压力向外作用，因此对原来的半导体衬底200表面产生挤压，而使得原来的半导体衬底200表面产生压缩应力，并且此压缩应力会传递至PMOS晶体管区和NMOS晶体管区。
衬氧化层220对半导体衬底200的压缩应力会进一步传递至NMOS晶体管区和PMOS晶体管区的沟道区区域中，因此，在形成衬氧化层220之后，一方面，衬氧化层220的压缩应力有助于提高PMOS晶体管区沟道区中空穴迁移率，但是，另一方面，衬氧化层220的压缩应力降低了NMOS晶体管区沟道区中电子迁移率。为此，本实施例后续通过相应的步骤消除上述矛盾。
请参考图6，在PMOS晶体管区的半导体衬底200上形成光刻胶层230，光刻胶层230遮盖位于PMOS晶体管区一侧的沟槽210侧壁（即第一侧壁210A）上的衬氧化层220，以及沟槽210底部上部分宽度的衬氧化层220。
本实施例中，至少遮盖位于第一侧壁210A上的衬氧化层220，并且至少暴露位于第二侧壁210B上的衬氧化层220，而沟槽210底部上的衬氧化层220可以被全部遮盖、部分遮盖或者全部暴露。
本实施例中，采用光刻胶层230遮盖部分衬氧化层220。具体的，首先在衬氧化层220表面形成整层的光刻胶材料层，然后，通过光刻和显影图案化光刻胶材料层，形成图6所示的光刻胶层230。其中，光刻胶层230遮盖位于第一侧壁210A上的衬氧化层220和部分位于沟槽210底部上的衬氧化层220，同时，光刻胶层230暴露出位于第二侧壁210B上的衬氧化层220和部分位于沟槽210底部上的衬氧化层220。
本实施例中，可设置恰好一半的衬氧化层220被遮盖，另一半的衬氧化层220被暴露，而且被遮盖的一半衬氧化层220靠近PMOS晶体管区，被暴露的一半衬氧化层220靠近NMOS晶体管区，即沟槽210底部上的衬氧化层220中，被遮盖的宽度占全部沟槽底部上的衬氧化层220宽度的二分之一。
需要说明的是，在本发明的其它实施例中，可以采用其它膜层（例如硬掩模层）来遮盖衬氧化层220，并在后续采用相应的方法去除所述膜层。
请继续参考图6，以光刻胶层230为掩模，对暴露的衬氧化层220进行离子注入。
本实施例中，对被暴露的衬氧化层220进行离子注入，从而释放被暴露的衬氧化层220的压缩应力。
本实施例中，所述离子注入的过程可以为：在真空、低温条件下，把所述离子加速，获得动能的所述离子打入衬氧化层220中。打入所述离子会使衬氧化层220中产生一些晶格缺陷，从而使衬氧化层220中的原子被打成相对松散的状态，使被暴露的衬氧化层220中压缩应力得到释放。
本实施例中，所述离子注入能精确控制注入离子的浓度、深度分布和面均匀性，而且是低温工艺，同时可实现自对准技术（以减小电容效应）。
本实施例中，所述离子为氮离子、碳离子和硅离子的至少其中之一，采用这些离子不影响隔离结构的基本性质，并且所述离子的浓度范围可以控制在5E13/cm2～1E15/cm2，从而一方面保证相应部分的衬氧化层220内部应力得到释放，消除相应部分的衬氧化层220对半导体衬底200的压缩应力，另一方面保证衬氧化层220的性能和作用不受影响。
本实施例中，所述离子注入的能量范围包括3KeV～7KeV，以保证所述离子注入到所需深度，此外，所述离子注入的倾斜角度范围包括0°～10°，从而保证离子注入时不对其它区域造成影响，其中倾斜角度与离子注入方向与半导体200上表面法线的夹角。
请参考图7，去除光刻胶层230，可采用湿法刻蚀工艺或者灰化工艺去除光刻胶层230。去除光刻胶层230后，在沟槽210内填充满绝缘层240。
本实施例中，可以采用常压化学气相沉积法、次常压化学气相沉积法或者高电浆密度化学气相沉积法在沟槽210中填充满绝缘层240。具体的，采用高电浆密度化学气相沉积法可以减少沉积时金属物的污染率，采用高电浆密度化学气相沉积法时，可以利用高效率电浆产生器(如电感耦合、电子回旋共振、螺旋波等），产生高密度电浆反应源，另外在半导体衬底200上施加另一个独立的射频偏压电源，沉积时电浆中的正离子撞击沉积膜表面，具有消除空洞或细缝的效果，并能使绝缘层240致密化。
本实施例中，在绝缘层240充填沉积后，可以进一步采用高温退火对绝缘层240进行致密化处理，从而进一步改善绝缘层240的质量，进而提高整个隔离结构的质量。
本实施例中，在所述高温退火后，还可以对绝缘层240进行平坦化。
本实施例所提供的隔离结构的形成方法中，先形成衬氧化层220，再遮盖住靠近PMOS晶体管区的部分衬氧化层220，并对暴露部分的衬氧化层220进行离子注入，从而使暴露部分的衬氧化层220内部压缩应力被释放，从而消除了压缩应力对NMOS晶体管的不利影响，防止NMOS晶体管性能下降，同时保留了靠近PMOS晶体管区的衬氧化层220的压缩应力，保持了压缩应力对PMOS晶体管性能的提高作用，并且所述形成方法工艺步骤简单，节省成本。
本发明实施例二还提供了一种隔离结构，所述隔离结构如图7所示，所述隔离结构的形成方法可以参考实施例一。
请参考图7，所述隔离结构制作于半导体衬底200中，所述隔离结构包括：沟槽，所述沟槽位于半导体衬底200中（请参考图4），所述沟槽两侧的所述半导体衬底分别用于形成PMOS晶体管区和NMOS晶体管区，所述沟槽具有靠近所述PMOS晶体管区的第一侧壁210A和靠近所述NMOS晶体管区的第二侧壁210B；衬氧化层220，位于所述沟槽的底部、第一侧壁210A和第二侧壁210B上的衬氧化层220；绝缘层240，位于衬氧化层220上且填充满所述沟槽。其中，位于NMOS晶体管区一侧的沟槽210侧壁（即第一侧壁210A）上及沟槽210底部部分宽度上的衬氧化层220内注入有离子。
本实施例中，所述离子为氮离子、碳离子和硅离子的至少其中之一，并且其浓度范围可以为5E13/cm2～1E15/cm2，在所述浓度范围内，所述离子即可以使衬氧化层220内部结构变得松散，从而消除对应部分衬氧化层220对半导体衬底200的压缩应力，另一方面，又不影响隔离结构的性能和作用。
本实施例中，衬氧化层220的材料包括二氧化硅，衬氧化层200的厚度范围包括5nm～20nm。衬氧化层220由半导体衬底200上的硅经过氧化形成，因此，其会对半导体衬底200造成压缩应力。为此，本实施例通过对靠近NMOS晶体管区的部分衬氧化层220注入所述离子，使相应部分的衬氧化层220对半导体衬底200的压缩应力被释放，从而防止压缩应力造成NMOS晶体管区性能下降，并且保持原来靠近PMOS晶体管区的部分衬氧化层220对半导体衬底200具有压缩应力，从而提高PMOS晶体管区的性能。
本实施例中，沟槽210底部上的衬氧化层220注入有离子的宽度占全部沟槽210底部上的衬氧化层210宽度的二分之一（请参考实施例一相应内容）。需要说明的是，在本发明的其它实施例中，衬氧化层220注入有所述离子的部分占全部衬氧化层220的比例可以是其它值，只需要保证至少位于所述第一侧壁210A上的所述衬氧化层220未注入有离子，并且至少位于所述第二侧壁上210B的所述衬氧化层注入有离子即可。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种隔离结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻；
在PMOS晶体管区和NMOS晶体管区之间的所述半导体衬底内形成沟槽；
在所述沟槽的底部及侧壁形成衬氧化层；
在PMOS晶体管区的所述半导体衬底上形成掩模层，所述掩模层遮盖位于PMOS晶体管区一侧的沟槽侧壁上的衬氧化层，以及部分宽度的沟槽底部上的衬氧化层；
以所述掩模层为掩模，对暴露的衬氧化层进行离子注入；
去除所述掩模层后，在所述沟槽内填充满绝缘层。
2.如权利要求1所述的隔离结构的形成方法，其特征在于，所述离子为氮离子、碳离子和硅离子的至少其中之一，所述离子浓度范围包括5E13/cm2～1E15/cm2，所述离子注入的能量范围包括3Kev～7Kev，所述离子注入的倾斜角度范围包括0°～10°。
3.如权利要求1所述的隔离结构的形成方法，其特征在于，采用热氧化法或者现场蒸汽法形成所述衬氧化层。
4.如权利要求1所述的隔离结构的形成方法，其特征在于，所述衬氧化层的材料包括二氧化硅，所述衬氧化层的厚度范围包括5nm～20nm。
5.如权利要求1所述的隔离结构的形成方法，其特征在于，所述掩模层的材料包括光刻胶。
6.如权利要求1所述的隔离结构的形成方法，其特征在于，沟槽底部上的衬氧化层被遮盖的宽度占全部沟槽底部上的衬氧化层宽度的二分之一。
7.一种隔离结构，包括：半导体衬底，所述半导体衬底包括PMOS晶体管区和NMOS晶体管区，所述PMOS晶体管区和NMOS晶体管区相邻；位于PMOS晶体管区和NMOS晶体管区之间的所述半导体衬底内的沟槽；位于所述沟槽侧壁及底部的衬氧化层；填充满所述沟槽的绝缘层；
其特征在于，位于NMOS晶体管区一侧的沟槽侧壁上及沟槽底部部分宽度上的衬氧化层内注入有离子。
8.如权利要求7所述的隔离结构，其特征在于，所述离子为氮离子、碳离子和硅离子的至少其中之一，所述离子的浓度范围包括5E13/cm2～1E15/cm2。
9.如权利要求7所述的隔离结构，其特征在于，所述衬氧化层的材料包括二氧化硅，所述衬氧化层的厚度范围包括5nm～20nm。
10.如权利要求7所述的隔离结构，其特征在于，沟槽底部上的衬氧化层注入有离子的宽度占全部沟槽底部上衬氧化层宽度的二分之一。
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