CN107403752A - 一种浅沟槽隔离结构及其制作方法 - Google Patents

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Abstract

本发明提供一种浅沟槽隔离结构及其制作方法，所述制作方法包括：提供半导体衬底，在所述半导体衬底中形成浅沟槽；在浅沟槽侧壁和底部上形成衬垫氧化层；执行离子注入，对所述衬垫氧化层进行掺杂；在所述浅沟槽中填充隔离氧化物，以形成浅沟槽隔离结构。根据本发明的制作方法，可降低浅沟槽隔离结构隔离氧化物的压应力，还可以抑制硼等掺杂剂扩散进隔离氧化物中。

Description

一种浅沟槽隔离结构及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种浅沟槽隔离结构及其制作方法。
背景技术
随着半导体技术的飞速发展，集成电路制造工艺已经深入深亚微米时代。浅沟槽隔离(Shallow Trench Isolation，STI)技术，由于其具有优异的隔离性能和平坦的表面形状等，已经成为一种广泛应用于CMOS器件制造过程中的器件隔离技术。随着器件尺寸降到65纳米以下，对浅沟槽的隔离氧化物填充工艺要求更高，隔离氧化物填充工艺由高密度等离子体(High Density Plasma,HDP)工艺发展成为高深宽比(High Aspect Ratio Process,HARP)工艺。
在填充隔离氧化物之后的热退火过程中，衬底和隔离氧化物层的热失配，会在界面处产生压应力，降低电子迁移率，影响半导体器件性能。还会使得衬底中的掺杂剂，尤其是硼离子扩散至隔离氧化物中，引起阈值电压不稳定，器件失效等问题。
因此，需要一种新的浅沟槽隔离结构及其制作方法，以解决现有技术中存在的问题。
发明内容
针对现有技术的不足，本发明提供一种新的浅沟槽隔离结构及其制作方法，所述制作方法包括：
提供半导体衬底，在所述半导体衬底中形成浅沟槽；
在浅沟槽侧壁和底部上形成衬垫氧化层；
执行离子注入，对所述衬垫氧化层进行掺杂；
在所述浅沟槽中填充隔离氧化物，以形成浅沟槽隔离结构。
示例性地，注入的离子为氮离子。
示例性地，所述离子注入为倾斜离子注入。
示例性地，离子注入可为一级注入或多级注入。
示例性地，在填充所述隔离氧化物后，还包括对所述浅沟槽隔离结构进行退火的步骤。
示例性地，所述退火的温度为900℃-1100℃。
示例性地，所述隔离氧化物为高深宽比工艺氧化物。
示例性地，所述衬垫氧化层为高深宽比工艺氧化物。
本发明还提供一种浅沟槽隔离结构，所述浅沟槽隔离结构包括位于半导体衬底与隔离氧化物层之间的掺杂的衬垫氧化层。
示例性地，所述掺杂的离子为氮离子。
根据本发明的制作方法，可降低浅沟槽隔离结构填充物的压应力，增加电子迁移率，提升半导体器件性能；包含氮的氧化物还可以抑制硼等掺杂剂扩散进隔离氧化物中。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中制作浅沟槽隔离结构的工艺过程中各步骤所获得的器件的剖视图。
图2为现有技术中浅沟槽隔离结构的俯视图和剖视图。
图3为本发明制作浅沟槽隔离结构的工艺流程图。
图4为本发明制作浅沟槽隔离结构的工艺过程中各步骤所获得的器件的剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
浅沟槽隔离由于其具有优异的隔离性能和平坦的表面形状等，已经成为一种广泛应用于CMOS器件制造过程中的器件隔离技术。随着器件尺寸降到65纳米以下，对浅沟槽的隔离氧化物填充工艺的要求更高，目前隔离氧化物填充工艺主要为高深宽比工艺。
如图1所示，现有技术中制作浅沟槽隔离结构的步骤如下：
1)提供半导体衬底101，在半导体衬底上形成作为硬掩膜层的氧化物层102和氮化物层103，刻蚀所述半导体衬底形成浅沟槽；
2)在浅沟槽侧壁及底部形成衬垫氧化层104；
3)填充隔离氧化物105，以形成浅沟槽隔离结构。
如图2所示，现有的浅沟槽隔离技术存在两个问题：(1)在热退火过程中，由于Si衬底和SiO2绝缘层的热膨胀系数失配(Si：2.6ppm/K,SiO2：0.4ppm/K)，会在界面处产生压应力，降低电子迁移率，影响半导体器件性能；(2)衬底中的掺杂剂，尤其是硼离子扩散至隔离氧化物中，引起阈值电压不稳定，器件失效等问题。
为了解决上述问题，如图3所示，本发明提供了一种浅沟槽隔离结构的制作方法，所述浅沟槽隔离结构的制作方法包括：
提供半导体衬底，在所述半导体衬底中形成浅沟槽；
在浅沟槽侧壁和底部上形成衬垫氧化层；
执行离子注入，对所述衬垫氧化层进行掺杂；
在所述浅沟槽中填充隔离氧化物，以形成浅沟槽隔离结构。
所述离子注入为倾斜离子注入，注入的离子为氮离子。离子注入可为一级注入或多级注入。
在填充隔离氧化物后对所述浅沟槽隔离结构进行退火，所述退火的温度为900℃-1100℃。
所述隔离氧化物为高深宽比工艺氧化物。所述衬垫氧化层为高深宽比工艺氧化物。
根据本发明的制作方法，可降低浅沟槽隔离结构填充物内压应力，增加电子迁移率，提升半导体器件性能；包含氮的氧化物还可以抑制硼等掺杂剂扩散进隔离氧化物中。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
示例性实施例一
下面将结合图3和图4对本发明的制作方法进行详细描述。
其中，图3示出了根据本发明制作浅沟槽隔离结构的工艺流程图。图4示出了本发明一个实施方式来制作浅沟槽隔离结构的工艺过程中各步骤所获得的器件的剖视图。
执行步骤301，提供半导体衬底，在半导体衬底中形成浅沟槽。
如图4所示，半导体衬底401可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底401上可以被定义有源区。为了简化，此处仅以一空白来表示半导体衬底401。在所述半导体衬底上形成浅沟槽的步骤如下：首先，在半导体衬底上依次形成作为硬掩膜层的氧化物层402和氮化物层403。氧化物层402可以通过高温氧化法得到，其厚度可以为100-200埃。氮化物层403可以用作隔离层保护半导体衬底免受损伤和污染。氮化物层403可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，氮化物层403可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。氮化物层403不但可以作为半导体衬底刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。
接着，依次对氮化物层403、氧化物层402和半导体衬底401进行刻蚀以形成浅沟槽。可以采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀衬底，也可以选用KOH、TMAH等各向异性的湿法刻蚀方法。具体地，可以在氮化物层403上形成具有图案的光刻胶层，以该光刻胶层为掩膜进行干法刻蚀，以将图案转移至氮化物层403，并以光刻胶层和氮化物层403为掩膜对氧化物层402和半导体衬底401进行刻蚀，以形成浅沟槽。
执行步骤302，在浅沟槽底部和侧壁形成衬垫氧化层404。方法可以为热氧化法，例如干氧氧化、水汽氧化、湿氧氧化等，或者其他适合的沉积方法例如化学气相沉积工艺等。本实施例中选用化学气相沉积法沉积HARP氧化物形成衬垫氧化层。衬垫氧化层404的厚度为200-1000埃。
执行步骤303，对衬垫氧化层404进行掺杂，形成掺氮的氧化层405。所述掺杂离子注入可以为一步注入或多步注入，具体地，注入方法为倾斜离子注入，倾斜角度为15度到45度，本实施例中为35度。掺杂离子为氮离子，氮离子气源采用纯度为99.99％的氮气，掺杂剂量为5×1011/cm2至5×1012/cm2。离子注入能量为200ev至10kev，本实施例中为9keV。由于与氧化硅相比，氮氧化硅的热膨胀系数(2.87ppm/K)与硅更为相近，因而注入氮可以释放由于热失配引起的压应力，此外，掺氮的氧化物比纯氧化物更能抑制硼离子扩散。
执行步骤304，使用HARP氧化物填充沟槽，以形成浅沟槽隔离结构。例如使用亚常压化学气相沉积形成填充HARP氧化物层406。HARP氧化物层406的厚度范围为200埃至9000埃。
对最终形成的浅沟槽隔离结构执行退火。所述退火工艺选用蒸汽退火工艺。退火温度为900～1200℃，退火时间1-60分钟，气氛气压小于1标准大气压的条件下进行。本实施例中退火的温度为900℃，时间为5分钟，气氛气压小于100Torr。
此后，可以继续后续工艺，例如刻蚀去除硬掩模层，平坦化STI，在STI包围的有源区中制造MOSFET等器件。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，本实施例形成在衬垫氧化层中注入离子的浅沟槽隔离结构，可降低浅沟槽隔离结构填充物内压应力，增加电子迁移率，提升半导体器件性能；包含氮的氧化物还可以抑制硼等掺杂剂扩散进隔离氧化物中。
示例性实施例二
本发明还提供一种采用上述制作方法制作的浅沟槽隔离结构，如图4所示，该浅沟槽隔离结构包括：
半导体衬底401，氧化物层402和氮化物层403，掺杂的衬垫氧化层405，隔离氧化物406。
所述半导体衬底401可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底401上可以被定义有源区。
所述半导体衬底401中形成有浅沟槽。在所述半导体衬底401中形成浅沟槽的步骤如下：首先，在半导体衬底上依次形成作为硬掩膜层的氧化物层402和氮化物层403。氧化物层402可以通过高温氧化法得到，其厚度可以为100-200埃。氮化物层403可以用作隔离层保护半导体衬底免受损伤和污染。氮化物层403可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。依次对氮化物层403、氧化物层402和半导体衬底401进行刻蚀以形成浅沟槽。可以采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀衬底，也可以选用KOH、TMAH等各向异性的湿法刻蚀方法。具体地，可以在氮化物层403上形成具有图案的光刻胶层，以该光刻胶层为掩膜进行干法刻蚀，以将图案转移至氮化物层403，并以光刻胶层和氮化物层403为掩膜对氧化物层402和半导体衬底401进行刻蚀，以形成浅沟槽。
在浅沟槽底部和侧壁形成衬垫氧化层404，方法可以是热氧化法，例如干氧氧化、水汽氧化、湿氧氧化等，或者其他适合的沉积方法例如化学气相沉积工艺等。对衬垫氧化层404进行离子注入，形成所述掺杂的衬垫氧化层405。所述掺杂离子注入可以为一步注入或多步注入，具体地，注入方法为倾斜离子注入。
所述隔离氧化物406可以是HARP氧化物。填充方法可使用亚常压化学气相沉积法。隔离氧化物层406的厚度范围可为200埃至9000埃。
最终形成的浅沟槽隔离结构还需经过退火处理。所述退火工艺可选用蒸汽退火工艺。退火温度为900～1200℃，退火时间1-60分钟，气氛气压小于1标准大气压的条件下进行。本实施例中退火的温度为900℃，时间为5分钟，气氛气压小于100Torr。退火后可以继续后续工艺，例如刻蚀去除硬掩模层，平坦化STI，在STI包围的有源区中制造MOSFET等器件。
与现有工艺相比，本实施例提供的在衬垫氧化层中注入离子的浅沟槽隔离结构，可降低浅沟槽隔离结构填充物内压应力，增加电子迁移率，提升半导体器件性能；包含氮的氧化物还可以抑制硼等掺杂剂扩散进隔离氧化物中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种浅沟槽隔离结构的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中形成浅沟槽；
在浅沟槽侧壁和底部上形成衬垫氧化层；
执行离子注入，对所述衬垫氧化层进行掺杂；
在所述浅沟槽中填充隔离氧化物，以形成浅沟槽隔离结构。
2.根据权利要求1所述的制作方法，其特征在于，注入的离子为氮离子。
3.根据权利要求1所述的制作方法，其特征在于，所述离子注入为倾斜离子注入。
4.根据权利要求1所述的制作方法，其特征在于，离子注入为一级注入或多级注入。
5.根据权利要求1所述的制作方法，其特征在于，在填充所述隔离氧化物后，还包括对所述浅沟槽隔离结构进行退火的步骤。
6.根据权利要求5所述的制作方法，其特征在于，所述退火的温度为900℃-1100℃。
7.根据权利要求1所述的制作方法，其特征在于，所述隔离氧化物为高深宽比工艺氧化物。
8.根据权利要求1所述的制作方法，其特征在于，所述衬垫氧化层为高深宽比工艺氧化物。
9.一种浅沟槽隔离结构，其特征在于，所述浅沟槽隔离结构包括位于半导体衬底与隔离氧化物之间的掺杂的衬垫氧化层。
10.根据权利要求9所述的浅沟槽隔离结构，其特征在于，掺杂的离子为氮离子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676221A (zh) * 2018-07-02 2020-01-10 联华电子股份有限公司 半导体元件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901191A (zh) * 2005-07-21 2007-01-24 台湾积体电路制造股份有限公司 浅沟槽隔离物及其制造方法
US20090020845A1 (en) * 2007-07-16 2009-01-22 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including doped oxide film liners and methods of manufacturing the same
KR20100079149A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 Ｓｔｉ구조에서의 실리콘 질화막 라이너 형성방법
CN101989565A (zh) * 2009-08-07 2011-03-23 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN104576502A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 隔离结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901191A (zh) * 2005-07-21 2007-01-24 台湾积体电路制造股份有限公司 浅沟槽隔离物及其制造方法
US20090020845A1 (en) * 2007-07-16 2009-01-22 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including doped oxide film liners and methods of manufacturing the same
KR20100079149A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 Ｓｔｉ구조에서의 실리콘 질화막 라이너 형성방법
CN101989565A (zh) * 2009-08-07 2011-03-23 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN104576502A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 隔离结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676221A (zh) * 2018-07-02 2020-01-10 联华电子股份有限公司 半导体元件及其制作方法
CN110676221B (zh) * 2018-07-02 2022-04-19 联华电子股份有限公司 半导体元件及其制作方法

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