TW530415B - Non-volatile memory cells, high voltage transistors and logic transistors integrated on a single chip - Google Patents

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Guido Jozef Maria Dormans
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Description

530415 曰卩 A7 五、發明說明（1 ) 本發明和與邏輯電晶體及/或高壓電晶體一起整合在 片上的非揮發性記憶體單元有關。 #在調整浮接閘非揮發性記憶體單元中的隨道氧化物之最 嚴重的限，因數其中之一，是應力引起的漏戌電流（SILC) 。：比8億分之一米(nm)更薄的氧化物，在一記憶體單元 的序接閘上儲存電荷的能力變得有問題。已經證明了傳遞 電荷通過氧化物的結果是隧道氧化物的特性改變。程式/拭 除週期使氧化物從一基體隔離浮接閘的能力變弱。有些人 相信非揮發性記憶體氧化物規模很難且也許不可能較 小很多，除非非揮發性記憶體單元的1〇年電荷保留要件放 寬。有些人甚至已提議，，非揮發性”記憶體可能必須像動熊 隨機存取記憶體(DRAM) 一樣週料、但遠不像其一樣^ 地•'更新”，以便不遺失所儲存的資料。然而，這對一些應 用可能是一可行的解決，”非揮發性，，的概念變成"不那麼^ 揮發性，，。此夕卜，，，更新，，可能導致失敗。可能對這方式有問 題的一種應用是”智慧卡"，如果未發生更新其可能遺失重 要的資訊，而這些卡時常未連接到一電源長期的時間。 如果隧道氧化物限制在8nm，或一更高的數値，使一成 本有效的、非揮發性記憶體模組在一高等互補型金屬氧化 半導體（CMOS)邏輯程序中嵌入將會是困難的。在這樣的一 程序中，浮接閘非揮發性記憶體單元製造在如邏輯互補型 金屬氧化半導體電晶體相同的基體上。互補型金屬氧化= 導體邏輯電晶體的閘氧化物厚度通常是在大約5 nm或更小 〇 ---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -4 - 530415 A7 B7 nm 五、發明說明（2 ) ，，假足至少對規劃或拭除程序其中之—使用伏勒 這法，在記憶體單元中的隧道氧化物之厚度 = ::問r合率-起，決定往及/或來浮接閑之電荷 遞而的電壓。特別地，從8到9 nm範圍中的—p遂道化 物通常將需要必需在基體上包括高壓電晶體以控制這個古 壓f此”準的-電壓。這些高壓電晶體的閘氧化物必； 比圮憶體單元的隧道氧化物更厚很多：通常，使用B到Μ 而且二在控制閘和記憶體單元的浮接閘之間有一絕緣層 ，其通常是氧化物_氮化物·氧化物（〇N〇)所製成。 因此，在其中浮接閘記憶體單元、邏輯電晶體、和高壓 電晶體必須製作在相同基體上的程序中，通常至少有下列 四個氧化物/絕緣層： 記憶體單元的隧道氧化物； 高壓電晶體的閘氧化物； 邏輯電晶體的閘氧化物；和 在控制閘和記憶體單元的浮接閘之間的絕緣層。 直到現在這些氧化物_絕緣層以不同的厚度提供，因而增 加程序的成本並引入可靠性風險。 H.瓦它納比等人在1994年對超大型積體電路（VLSI)討論 會的技術論文之技術期刊1994第4 7-48頁，”快閃電可抹除 可程式唯1買記憶體（EEPROM)實行應力引起的漏洩電流縮減 之隧道氧化物厚度調整"中，揭露了一種用來縮減浮接閘非 揮發性記憶體單元中之應力引起的漏洩電流（SILC)之方法 -5- ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 530415 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 。所採取的手段中之一種是降低浮接閘雜質濃度。結果， SILC位準減少到在浮接閘下面的隧道氧化物之厚度可減少 到大約6 nrn這樣的一位準。爲了要避免由於降低的雜質濃 度所引起的規劃電廢之增加，建議了應用一 5到7乘以 l〇19cm_3的雜質濃度。 T.庫波塔等人，恩益禧（NEC)研究&發展部，1997年卷38 ，第4號，第412_418頁，”浮接閘m道二氧化矽（si〇2)介面 對快閃記憶體資料保留可靠度的效應"，陳述由於透過降低 雜質濃度將降低SILC位準，浮接閘記憶體單元的資料保留 時間將會提高。 藉由使用瓦它納比等人和庫波塔等人所完成的提議，調 整隧道氧化物的厚度如對下一代的製程調整一樣將會是可 能的。可以預見的是將會使用具有大約2到5 nm厚度的閘氧 化物。 ^由以一薄的、非常輕微地摻雜了複晶矽的浮接閘來製 作單元，製造如此薄的隧道氧化物而仍然有—可接受位準 的SILC是可能的。 ，本發=的目的在於提供一種在—單—基體上製造至少一 記憶體單元和至少一邏輯電晶體之簡化的方法。 爲了要達到這個目的，本發明申請一種在一單一基體上 製造至少一記憶體單元和至少一邏輯電晶體之方法· 該至少-記憶體單元包含-浮接閘，在浮接閘和基體之 間的一隧道氧化物層，—控制閘，和在控制間與浮接問之 間的一控制氧化物層； (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂---------線| -6 經濟部智慧財產局員工消費合作社印製 530415 A7 _B7_ 五、發明說明（4 ) 該至少一邏輯電晶體包含一邏輯電晶體閘和在邏輯電晶 體閘與基體之間的一邏輯電晶體閘氧化物，其特徵在於記 憶體單元的隧道氧化物層和邏輯電晶體閘氧化物在一相同 步驟中製造，且有一相同或大體上相同之預先決定的第一 厚度。 由於藉由選擇非揮發性記憶體浮接閘的一適當雜質濃度 來控制SILC位準是可能的，所以記憶體單元的隧道氧化物 層厚度可設計成使得它等於邏輯電晶體閘氧化物的厚度。 因此，它們可在製程的相同步驟中製造，其減少成本且提 高可靠度。 一相似的方法可用來簡化整合在相同基體上記憶體單元 的規劃與解除規劃所需要的浮接閘記憶體單元與高壓電晶 體的製程。因此，本發明也與在一單一基體上製造至少一 記憶體單元和至少一高壓電晶體的方法有關； 該至少一記憶體單元包含一浮接閘，在浮接閘和基體之 間的一隧道氧化物層，一控制閘，和在控制閘與浮接閘之 間的一控制氧化物層； 該至少一高壓電晶體包含一高壓電晶體閘和在高壓電晶 體閘和基體之間的一高壓電晶體閘氧化物， 其特徵在於高壓電晶體閘氧化物包含在基體上面之一第 一閘氧化物層和在第一閘氧化物層上面之一第二閘氧化物 層， 其中該第一閘氧化物層和記憶體單元的P遂道氧化物層在 一相同第一步驟中製造且有一相同或大體上相同之預先決 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - --------------------訂---------線---------- (請先閱讀背面之注意事項再填寫本頁) 530415
足的第一厚度， / 一 :、二：罘—閘氧化物層和記憶體單元的控制氧化物層 7目同罘二步驟中製造且有一相同或大體上相同之預先 決足的第二厚度。 '、 一：由分離鬲壓電晶體的閘氧化物到一第一閘氧化物層和 :::閘Ϊ化物層之内，同時使第一閘氧化物層厚度如記 思::早兀、隧遒氧化物_樣在相同的生產步驟中製造、且 使第二閘氧化物層如控制閘和記憶體單元的浮接閘之間的 絕緣層-樣在相同的生產步驟中製造，可獲得_更成本有 =t更可非的製程。然後，隧道氧化物、在控制閘和記憶 單兀中的汙接閘之間的絕緣層、和高壓電晶體的閘氧化 物=厚度都可依照任何需求設計，因爲可選擇記憶體單元 的:接閘之攙雜濃度低到足以提供所必需的設計之自由。 口廷些製程也可整合，以便依照本發明使記憶體單元、邏 輯電晶體、和高壓電晶體整合在一單一基體上。 然後，取代四種不同的氧化物/絕緣層，只有二種：直接 在基版上的一第一氧化物層，那是用來當作記憶體單元 中的-隨氧化物、當作邏輯電晶體中的一問氧化物、和 當作鬲壓電晶體中的第一閘氧化物層，與一第二氧化物層 其用來當作在控制閘和記憶體單元的浮接閘之間的一絕 緣層、#當作高壓電晶體中的一第二問氧化物層。顯而易 見的，因爲需要較少的遮罩和需要較少的處理步驟，這樣 的種整合之製程比依照習知技術的製程更便宜。 隧道氧化物、第一閘氧化物層和邏輯電晶體的閘氧化物 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） t (請先閱讀背面之注意事項再填寫本頁) ---訂---------線- 經濟部智慧財產局員工消費合作社印製 530415
經濟部智慧財產局員工消費合作社印製 五、發明說明（6) 層的厚度，最好是在2*10nm之間，甚至更好在4和811111之 間的範圍中。 浮接閘的攙雜濃度最好每cm3少於i χ i 〇2〇，最好小於4 χ l〇19cm·3 〇 如果邏輯閘電晶體包含在邏輯電晶體閘氧化物的上面之 一第一閘層，和在第一閘層的上面之一第二閘層，可獲得 一進一步優點。第一閘層和浮接閘最好同時地製造，且有 相同或大體上相同之預先決定的第三厚度、和相同或大體 上相同之預先決定的攙雜濃度。 邏輯電晶體的第二閘層最好在，如果適用，如高壓電晶 體的閘一樣的相同生產步驟中製造。 本發明不但與一種方法、而且與在一單一基體上包含至 少一圮憶體單元和至少一邏輯電晶體之一種半導體裝置有 關； ^ 忒至少一記憶體單元包含一浮接閘，在浮接閘和基體之 間的一隧道氧化物層，一控制閘，和在控制閘和浮接閘之 間的一控制氧化物層； 該至少一邏輯電晶體包含一邏輯電晶體閘和在邏輯電晶 體閘和基體之間的一邏輯電晶體閘氧化物， 其特徵在於記憶體單元的隧道氧化物層和邏輯電晶體閘 氧化物有一相同或大體上相同之預先決定的第一厚度。 在一進一步具體實施例中本發明也與在一單一基體上包 含至少一記憶體單元和至少一高壓電晶體之一種半導體裝 置有關； a -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂--------- (請先閱讀背面之注意事項再填寫本頁) U415
五、發明說明（ 經濟部智慧財產局員工消費合作社印剩衣 該至少一記憶體單元包本一 ^ u 匕口 斤接閘，在浮接閘和基體之 間的一隧道氧化物層，__制 土把心 &制閘和在控制閘和浮接閘之 間的一控制氧化物層； 該至少-高壓電晶體包含—高壓電晶體閘和在高壓電曰曰 體閘和基體之間的一高壓電晶體閘氧化物， θ 其特徵在於高壓電晶體閘氧化物包含在基體上面之__第 一閉氧化物層和在第1氧化物層上面之—第二閉氧化物 層， 其中孩第一閘氧化物層和記憶體單元的隧道氧化物層有 一相同或大體上相同之預先決定的第一厚度， 且其中該第二閘氧化物層和記憶體單元的控制氧化物層 有一相同或大體上相同之預先決定的第二厚度。 曰 以下，本發明將參照一些圖式舉例説明，其僅作爲説明 <目的且不限制本發明的範疇，本發明的範疇只由所附之 申請專利範圍定義。 圖1 ’以一種非常概要而不是按比例緣製的方式，表示在 一單一基體上的一浮接閘記憶體單元，一高壓電晶體，和 一邏輯電晶體。 圖2和3表示本發明的其它可能具體實施例。 在圖式中’ $己憶體单元3包含由·«« Ρ遂道氧化物1 1與使之與 基體1隔開的一浮接閘5。如熟知該項技藝人士所週知，一 源極7和一汲極9可能製造在基體中用來做規畫和解除規劃 動作。記憶體單元3也包含由一絕緣層13使之與浮接閘5隔 開的一控制閘1 5。絕緣層1 3如熟知該項技藝人士所週知可 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 530415 五、 經濟部智慧財產局員工消費合作社印製 發明說明（8) 月匕疋用氧化物-氮化物-氧化物做成。然而，依照本發明的 —具體實施例，絕緣層13最好只用一 Si〇2層做成。 记憶體單7L 3的窝入和拭除功能所需要的，一高壓電晶體 17 ’也提供在相同的基體1上。 高壓電晶體17包含在一閘氧化物上面的一閘15,。依照本 發明，該閘氧化物包含二層：一第一閘氧化物層丨厂和在第 一閘氧化物層1 1，上面的一第二閘氧化物層〗3，。第一閘氧 化物層11，接觸基體！。一源極21和一汲極23提供在基體中 ，如熟知該項技藝人士所知。 :邏輯電晶體25，其形成一或更多邏輯電路的一部份， 也提供在基體1上。邏輯電晶體包含一閘，依照本發明之一 具體實施例，其包含二層：一第一閘5，和第一第二閘15,，。 邏輯電晶體25也包含在閘5,，15"和基體1之間的一 化物11”。 乳 一源極2 7和一汲極2 9以常見的方式提供。 依照本發明，浮接閘5的攙雜濃度可選擇爲低到使隧道氧 化物11的厚度等於邏輯電晶體25的閘氧化物u"的厚度， 而記憶體單元3 WSILC位準仍然低到能使記憶體單元的ς荷 保留需求，舉例來説10年的記憶體單元仍可滿足。因ϋ 道氧化物Η的厚度等於閘氧化物η”的厚度，它們可在相= 的生產步驟中製造，其減少成本並提高可靠度。 ，照本發明一進一步具體實施例，高壓—電晶體17的第一 閘氧化物層11有像兄憶體單元3的卩遂道氧化物1 1 —樣的相 同或大體上相同之厚度。因此，在這個具體實施例中高^ 本紙張尺度適用中國國豕標準（cns)a4規格（21Q X 297公爱 _ΐ! (請先閱讀背面之注意事項再填寫本頁) 訂---------. 11 530415 A7
經濟部智慧財產局員工消費合作社印製 的第一閘氧化物層u•，在如記憶體單元3的隨道 減物U 一樣的相同生產步驟中製造。在-記憶體單元3 、向壓電晶體17、以及一邏輯電晶體25製造在相同的單— 基體i上之製程中，随道氧化物u u氧化物u，、和 閘乳化物11"可以有相等的厚度並在相同的生產步驟中製造。 由於高壓電晶體17的％氧化物u,、13.的總厚度必須比記 憶體單元3的隨道氧化物u之厚度更大，所以高壓電晶體 17的第二閘氧化物層13，必須設計成可滿足那些需求。最好 在k制閘1 5和浮接閘5之間的絕緣層丨3也由製成， 且有像高壓電晶體17的第二閘氧化物層13，_樣的相同或大 體上相同之厚度。然後，這二層13、13,可在—單一生產步 驟中製造，藉此進一步地減少成本並提高可靠度。 々氧化物層U、u·、U"的厚度最好是在2和二nm之間的 範圍中，JL更好是在4和8 nm之間的範圍中。在後面這個範 圍中，邏輯電晶體25的交換電壓之數値最好是在15和3 5 伏特（V)之間，而通常將會是2·5ν。 高壓電晶體17的交換電壓最好是在15_2〇ν的範圍中。這 要求閘氧化物層11，、13·的總厚度爲15_3〇nm。 洋接閘5可能不是n-型態，舉例來説，藉由植入磷（]?)或 坤（As)原子，就是ρ_型態，舉例來説，藉由植入硼（β)或銦 (In)原子。浮接閘5的攙雜濃度最好每咖3小於ΐχι〇2〇，而更 好是每cm3小於4 X 1019。 在一進一步具體實施例中，邏輯電晶體25的閘有二層5, 和丨5，，，其在製程的其他部分中也是必需的。第一閘層5，最 -12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------- (請先閱讀背面之注意事項再填寫本頁) 530415
五、發明說明（1〇) 經濟部智慧財產局員工消費合作社印製 好在與記憶體單元3的浮接閘5相同的步驟中生產，且用相 同材料以相同的攙雜特性和在相同或大體上相同之 製造。 第二閘層15”最好在如記憶體單元3的控制閘〗5和高壓電 晶體1 7的閘15’相同的生產步驟中製造。 藉=以二個如此的層5,、15"提供邏輯閘電晶體U的閘， 可獲得下列優點。浮接閘5比邏輯閘5,、15”更薄，這減少 記憶體配置中的拓撲’ 1簡化生產製程。—更薄的浮接問5 的另一優點是，在閘中的複晶矽的顆粒大小與浮接閘厚度 有關。浮接閘5愈薄，顆粒大小也將會愈小，而有較小顆粒 的閘有更好規劃和解除規劃特性的優點。而且，它們潛在 地有一更高的可靠度。 在圖2中所顯示的進一步具體實施例中，高壓電晶體閘也 已口一層6和15’。如在圖2中所進一步顯示，記憶體單元3 的控制閘也可能包含二層6、15。藉由以一適當的厚度提 供額外的層6和6，，控制閘厚度、高壓電晶體閘厚度、和邏 輯電晶體閘厚度可做成相同。以簡化生產製程，因爲這些 閘之後可在相同蚀刻步驟中成形。 爲了完整性，圖3表示一具體實施例，其中邏輯電晶體閘 只包含一層5 ·，那是在如浮接閘5 一樣的相同生產步驟中製 造0 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） --------1---------線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 530415 第0 8 9 1 2 6 5 1 9號專利申請案 中文申凊專利範圍修正本(91年6月） 申請專利範圍 >/年石月絛正/更正/補兔 種在一單一基體（1)上製造至少一記憶體單元（3)和至 少一向壓電晶體（17)的方法； 咸至：/ 一 a己憶體單元包含一浮接閘（5 )，在浮接閘和基 體（1 )之間的一隧道氧化物層（丨丨），一控制閘（丨5 ; 6， 15)，和在控制閘（15 ; 6，15)與浮接閘（5)之間的一控 制氧化物層（1 3 ); 琢至少一高壓電晶體（17)包含一高壓電晶體閘（15, ； 5 15 )和在而壓電晶體閘（1 5, ; $ , ^ y)和基體（1)之間的 一高壓電晶體閘氧化物（U，，13，）， 其特徵在於高壓電晶體閘氧化物（11，，13,)包含在基體 (1)上面之一第一閘氧化物層（丨丨,）和在第一閘氧化物層 (11’）上面之一第二閘氧化物層（13，）， 其中讀第一閘氧化物層（11 ’）和記憶體單元的隧道氧化 物層（11)在一相同第一步驟中製造且有一相同或實質上 相同之預先決定的第一厚度， 且其中該第二閘氧化物層（13，）和記憶體單元（3 )的控制 氧化物層（13)在一相同第二步驟中製造且有一相同或實 質上相同之預先決定的第二厚度。 2. 如申請專利範圍第1項之方法，該方法也包括在該基體 (1)上至少一邏輯電晶體（25)的製造； 泫至少一邏輯電晶體（25)包含一邏輯電晶體閘（5 , ; 5， ，15 )和在邏輯電晶體閘（5，，5’，15”）與基體（1)之間 的一邏輯電晶體閘氧化物（11 ”），其特徵在於邏輯電晶體 閘氧化物（Π π)也在相同的第一步驟中製造，且有相同或 O:\68\68283-910614DOC\ 5 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 530415
    貝貝上相同之預先決定的第一厚度。 如申#專利範圍第i或2項之方法，其中該第一厚度是在 2和10億分之一米（nm)之間。 4·如申請專利範圍第3項之方法，其中該第一厚度是在4和 8億分之一米（nm)之間。 5·如申請專利範圍第丨或2項之方法，其中該浮接閘（5)有 一小於lX1020cm3的攙雜濃度，最好小於4><1〇i9cm-3。 6 .如申凊專利範圍第2項之方法，其中該邏輯電晶體（25)包 含在該邏輯電晶體閘氧化物（11，）上面的一第一閘層（5，) 和在该第一閘層（5 ’）上面的一第二閘層（15，，）。 7..如申凊專利範圍第6項之方法，其中該第一閘層（5，）和該 浮接閘（5)同時地製造，且有一相同或實質上相同之預 先決足的第三厚度和一相同或實質上相同之預先決定的 攙雜濃度。 8·如申請專利範圍第7項之方法，甚中該第二閘層（15”）和 孩高壓電晶體閘（15’）同時地製造且有一相同或大體上相 同之預先決定的第四厚度。 9 ·如申請專利範圍第8項之方法，其中該高壓電晶體閘包 含在咼壓電晶體閘氧化物（11’，13，）上面的一第一高壓電 晶體閘層（6’）、和在第一高壓電晶體閘層（6，）上面的一第 二鬲壓電晶體閘層（15，），第一高壓電晶體層（6，)和第一閘 層（5')同時地製造並具有一相同或實質上相同之預先決定 的第五厚度。 1 0 .如申請專利範圍第9項之方法，其中該控制閘有在控制 O:\68\68283-910614. D〇C\ 5 - 9 - 本紙張尺度適用中國國家標準(CNS) Α4規格（210 X 297公釐） 裝 η 線 530415 A8 B8 C8 —_ _ D8 ____ 六、申請專利範圍 氧化物層（1 3 )上面的一第一控制閘層（6 )、和在第一控 制閘層（6)上面的一第二控制閘層（15)，該第一控制閘層 (6 )和該第一高壓電晶體閘層（6，）具有如此之一厚度而使 得該邏輯電晶體閘，該高壓閘和該控制閘具有一相等厚 度。 11· 一種半導體裝置，在一單一基體（1)上包含至少一記憶 體單元（3)和至少一高壓電晶體（17); 該至少一記憶體單元包含一浮接閘（5 )，在浮接閘和基 體（1)之間的一隧道氧化物層（11)，一控制閘（1 5 ; 6， 1 5 )，和在控制閘（1 5 ; 6，1 5 )與浮接閘（5 )之間的一控 制氧化物層（13); 該至少一高壓電晶體（17)包含一高壓電晶體閘（15’ ； 6’ ，15〇和在高壓電晶體閘（15f ; 6’，15*)和基體（1)之間的 一高壓電晶體閘氧化物（1Γ，13’）， 其特徵在於高壓電晶體閘氧化物（1 Γ，13J包含在基體 (1)上面之一第一閘氧化物脣（11，）和在第一閘氧化物層 (1Γ)上面之一第二閘氧化物層（13，）， 其中該第一閘氧化物層（1 Γ)和記憶體單元的隧道氧化 物層（11)有一相同或實質上相同之預先決定的第一厚度， 且其中該第二閘氧化物層（131)和記憶體單元（3 )的控制 氧化物層（13)有一相同或實質上相同之預先決定的第二 厚度。 1 2 ·如申請專利範圍第1 1項之半導體裝置，其中該半導體裝 置也包括在該基體（1)上的至少一邏輯電晶體（25); -3 - O:\68\68283-910614.DOC\ 5 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 530415
    申清專利範園 該至少一邏輯電晶體（25)包含一邏輯電晶體閘〇, ； 5, ，15”）和在邏輯電晶體間（5, ； y , 15”）與基體（ι)之間的 :邏輯電晶體閘氧化物（ln，其特徵在於邏輯電晶體間 氧化物（11 也有相同或實質上相同之預先決定的第一厚 度。 1 3.如申請專利範圍第丨丨或^項之半導體裝置，其中該第一 厚度是在2和10億分之一米（nm)之間。 14.如申請專利範圍第13項之半導體裝置，其中該第一厚度 是在4和8億分之一米（ηιη)之間。
    如申請專利範圍第1 1或丨2項之半導體裝置，其中該浮接 閘（5)有一小於lxl02〇cm-3的攙雜濃度，最好小於4χ 1019cm-3 〇 1 6 .如申請專利範圍第1 2項之半導體裝置，其中該邏輯電晶 體（25)包含在該邏輯電晶體閘氧化物（11，）上面的一第一 閘層（5 ’）和在該第一閘層（5，）上面的一第二閘層（丨5 ”）。 1 7 ·如申請專利範圍第丨6項之半導體裝置，其中該第一閘層 (5f)和該浮接閘（5)有一相同或實質上相同之預先決定的第 三厚度和一相同或實質上相同之預先決定的攙雜濃度。 1 8 ·如申請專利範圍第i 7項之半導體裝置，其中該第二閘層 (15”）和該高壓電晶體閘（15，）有一相同或大體上相同之預 先決定的第四厚度 1 9 ·如申請專利範圍第1 8項之半導體裝置，其中該高壓電晶 體閘包含在向壓電晶體閘氧化物（11f，13’）上面的一第一 高壓電晶體閘層（6 ’）、和在第一高壓電晶體閘層（6丨上 -4 - O:\68\68283-910614.DOC\ 5 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公#) 530415
    面的一第二高壓電晶體閘層（丨5,),第一高壓電晶體層 (6’）和第一閘層（5，）具有一相同或實質上相同之預先決 定的第五厚度。 、 2〇·如申請專利範圍第19項之半導體裝置，其中該控制問有 在控制氧化物層（13)上面的一第一控制閘層、和在第 一控制閘層（6)上面的一第二控制閘層（丨5 )，該第一控 制閘層（6 )和该第一南壓電晶體閘層（6 ’）具有如此一厚度 而使彳于該邏輯電晶體閘’該高壓閘和該控制閘具有一相 等厚度。 -5- O:\68V68283-910614. OOC\ 5 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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