JP3070466B2 - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置

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JP3070466B2
JP3070466B2 JP8007337A JP733796A JP3070466B2 JP 3070466 B2 JP3070466 B2 JP 3070466B2 JP 8007337 A JP8007337 A JP 8007337A JP 733796 A JP733796 A JP 733796A JP 3070466 B2 JP3070466 B2 JP 3070466B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置に関し、特に、浮遊ゲートを有する半導体不揮発
性記憶装置に関する。
【０００２】
【従来の技術】電気的消去可能な読み出し専用不揮発性
記憶回路装置の中で、一括消去可能なものはフラッシュ
メモリと呼ばれている。
【０００３】図４は、従来のフラッシュメモリの代表的
な構造を示す断面図である。
【０００４】本従来例は図４に示すように、基板となる
Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１上に形
成された第１のゲート絶縁膜１０２と、第１のゲート絶
縁膜１０２上に形成され、リンが添加された多結晶シリ
コン膜の結晶粒１０３ｂからなる浮遊ゲート１０３ａ
と、浮遊ゲート１０３ａ上に形成された第２のゲート絶
縁膜１０４と、第２のゲート絶縁膜１０４上に形成さ
れ、データの書き込みまたは消去の際に電圧が印加され
る制御ゲート１０５とから主に構成されており、第１の
ゲート酸化膜１０２、浮遊ゲート１０３ａ、第２のゲー
ト酸化膜１０４及び制御ゲート１０５によって複合ゲー
ト１０６が形成されており、また、複合ゲート１０６の
一端に対向するＰ型半導体基板１０１の表面にはＮ+型
不純物層１０７及びＮ-型不純物層１０８からなるソー
ス１０９が形成され、複合ゲート１０６の他端に対向す
るＰ型半導体基板１０１の表面にはＮ+型不純物層１１
０からなるドレイン１１１が形成されている。
【０００５】上記のように構成されたフラッシュメモリ
におけるデータの書き込み動作は、制御ゲート１０５及
びドレイン１１１に所定の正電位が印加されることによ
り、チャンネルホットエレクトロンがドレイン１１１近
傍から浮遊ゲート１０３ａに注入され、メモリセルのし
きい値が高レベルに設定されて行われる。
【０００６】一方、データの消去動作は、制御ゲート１
０５の電位が接地レベルに設定され、また、ソース１０
９に正の高電位が印加されることにより、浮遊ゲート１
０３ａに蓄積された電荷が第１のゲート絶縁膜１０２を
介してソース１０９に放出され、メモリセルのしきい値
が低レベルに設定されることで行われる。なお、浮遊ゲ
ート１０３ａに蓄積された電荷の放出はファウラー−ノ
ードハイム（ＦＮ）トンネル放出により行われる。
【０００７】上述した消去動作における問題点は、浮遊
ゲート１０３ａから電荷が過剰に引き抜かれてしまい、
メモリセルのしきい値が例えば０Ｖ以下になり、書き込
まれているデータが過剰消去されてしまう虞れがあるこ
とである。
【０００８】この過剰消去は、ある規模のメモリセルア
レイのブロックを一括消去した場合、各メモリセルの消
去特性が揃っておらず、バラツキを有しているために生
ずる問題である。
【０００９】通常、ソース１０９に電圧を印加してＦＮ
トンネル放出により浮遊ゲート１０３ａからソース１０
９に電荷を放出させる場合、浮遊ゲート１０３ａのコー
ナーエッジ部において電界集中が起こり、コーナーエッ
ジ部でのトンネル放出が増強される。しかしながら、浮
遊ゲート１０３ａのコーナーエッジ部の形状は加工上の
制御性が悪く、各メモリセル間でバラツキが大きく、そ
のため消去後のメモリセルしきい値のバラツキを抑制す
るのが困難であった。
【００１０】そこで、例えば浮遊ゲート１０３ａのコー
ナーエッジ部を丸めることによりコーナーエッジ部にお
ける電界集中を緩和し、消去しきい値のバラツキを抑制
しようとする技術が特開平２−２８４４７３号公報に開
示されている。
【００１１】前記文献によれば、浮遊ゲート１０３ａの
コーナーエッジ部を丸める方法として、ソース１０９の
Ｎ+型不純物層１０７及びＮ-型不純物層１０８を形成後
に過酸化処理を行い、浮遊ゲート１０３ａのコーナーエ
ッジ部に丸みをもたせる方法が開示されている。上記の
構造にすることにより、浮遊ゲート１０３ａのコーナー
エッジ部の電界集中は緩和され、浮遊ゲート１０３ａの
コーナーエッジ部の電界集中により生じる消去特性のメ
モリセル間バラツキが抑制される。
【００１２】
【発明が解決しようとする課題】通常、上述したような
半導体装置においては、浮遊ゲート１０３ａを構成する
多結晶シリコン膜には通常リンが添加され、多結晶シリ
コン膜の結晶粒１０３ｂの粒界にリンが高濃度に偏析
し、粒界に沿った部分の第１のゲート絶縁膜１０２中に
高濃度に拡散したリンが絶縁膜の電荷に対する電位障壁
を低下させることにより、消去電流の電流密度において
は粒界部分が高くなる傾向にあることはよく知られてお
り、実際にはコーナエッジ部以外にも消去時の電流が不
均一に流れる部分がある。
【００１３】そのため、上述した従来の技術のように、
浮遊ゲート１０３ａのコーナーエッジ部を丸めて消去時
の電界集中を緩和するだけでは、消去特性のメモリセル
間のバラツキを十分に抑制することはできない。
【００１４】特に、浮遊ゲート１０３ａのコーナーエッ
ジ部を丸めることにより電界集中を緩和した場合、第１
のゲート絶縁膜１０２のコーナーエッジ部における膜厚
が厚くなり、その分、実際にＦＮトンネルが誘起される
ソース１０９のＮ+型不純物層１０７と浮遊ゲート１０
３ａとのオーバーラップ領域の面積が小さくなるため、
浮遊ゲート１０３ａの多結晶シリコン膜の結晶粒１０３
ｂをオーバーラップ領域に十分な数だけ取り込むことが
できなくなる。
【００１５】極端な場合は、オーバラップ領域の面積が
小さくなって、オーバーラップ領域に含まれることが可
能な浮遊ゲート１０３ａの結晶粒１０３ｂが１個未満に
なった場合、メモリセル間でオーバーラップ領域に存在
する結晶粒１０３ｂが１個であったり、１個もなかった
りしてしまい、浮遊ゲート１０３ａのコーナーエッジ部
に起因する消去時のＦＮトンネル電流のバラツキは抑制
することができても、浮遊ゲート１０３ａの結晶粒の粒
界に起因するＦＮトンネル電流のバラツキは抑制するこ
とはできない。
【００１６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、データ書き
換え時に生じるメモリセル間の特性のバラツキを抑制
し、製造歩留まりを高め、生産性及び装置の信頼性を向
上させることができる半導体不揮発性記憶装置を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板上に第１のゲート絶縁膜を介し
て形成され、外部から入力されるデータが電荷の蓄積に
より格納される多結晶シリコン膜からなる浮遊ゲート
と、該浮遊ゲート上に第２のゲート絶縁膜を介して形成
され、前記データの書き込みまたは消去の際に電圧が印
加される制御ゲートと、前記半導体基板の表面の前記浮
遊ゲートの両端に対向する位置に前記浮遊ゲートとオー
バーラップ領域を有してそれぞれ形成され、前記半導体
基板とは逆導電型の不純物層からなるソース及びドレイ
ンとを具備し、前記ドレインまたは前記ソースから前記
第１のゲート絶縁膜を介して前記浮遊ゲートに電荷が蓄
積されることにより前記データが書き込まれ、前記浮遊
ゲートに蓄積された電荷が前記第１のゲート絶縁膜を介
して前記ソースまたは前記ドレインに放出されることに
より前記データの消去が行われる不揮発性半導体記憶装
置において、前記オーバーラップ領域のうち、データ書
き込み側のオーバーラップ領域のチャネル方向の長さ
は、データ消去側のオーバーラップ領域のチャネル方向
の長さよりも短く、かつ、データ消去側のオーバーラッ
プ領域のチャネル方向及びチャネル幅方向の長さは、前
記浮遊ゲートを形成する多結晶シリコン膜の結晶粒の最
大径よりも大きいことを特徴とする。
【００１８】また、前記浮遊ゲートに蓄積された電荷の
放出は、トンネル電流による放出であることを特徴とす
る。
【００１９】また、前記データの消去時は、前記浮遊ゲ
ートに蓄積された電荷が前記ソースに放出されることを
特徴とする。
【００２０】また、前記データの消去時は、前記浮遊ゲ
ートに蓄積された電荷が前記ドレインに放出されること
を特徴とする。
【００２１】（作用）上記のように構成された本発明に
おいては、浮遊ゲートに格納されたデータの消去時にト
ンネル電流が誘起されるソースまたはドレインと浮遊ゲ
ートとのオーバーラップ領域のチャンネル方向とチャネ
ル幅方向の長さが、浮遊ゲートを形成する多結晶シリコ
ン膜の結晶粒の最大径以上の長さであるので、トンネル
電流の誘起のために十分な数の多結晶シリコン膜の結晶
粒がオーバーラップ領域に含まれ、データの書き換え動
作時に各メモリセル間におけるトンネル電流のバラツキ
が生じることはない。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００２３】図１は、本発明の半導体不揮発性記憶装置
の実施の一形態を示す断面図である。
【００２４】本形態は図１に示すように、基板となるＰ
型半導体基板１と、Ｐ型半導体基板１上に形成され、１
０ｎｍ厚のシリコン酸化膜からなる第１のゲート絶縁膜
２と、第１のゲート絶縁膜２上に形成され、リンが添加
された多結晶シリコン膜の結晶粒３ｂからなる浮遊ゲー
ト３ａと、浮遊ゲート３ａ上に形成され、シリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜からなる２０ｎ
ｍ厚の複合膜で構成される第２のゲート絶縁膜４と、第
２のゲート絶縁膜４上に形成され、多結晶シリコン膜か
らなる制御ゲート５とから主に構成されており、第１の
ゲート酸化膜２、浮遊ゲート３ａ、第２のゲート酸化膜
４及び制御ゲート５によって複合ゲート６が形成されて
おり、また、複合ゲート６の一端に対向するＰ型半導体
基板１の表面にはヒ素が表面濃度１Ｅ２０ｃｍ-3以上に
ドーピングされたＮ+型不純物層７及びリンが表面濃度
１Ｅ２０ｃｍ-3以下にドーピングされたＮ-型不純物層
８からなるソース９が浮遊ゲート３ａとのオーバーラッ
プ領域を有して形成され、複合ゲート６の他端に対向す
るＰ型半導体基板１の表面にはヒ素が表面濃度１Ｅ２０
ｃｍ-3以上にドーピングされたＮ+型不純物層１０から
なるドレイン１１が浮遊ゲート３ａとのオーバーラップ
領域を有して形成されている。
【００２５】ここで、ソース９のＮ+型不純物層７と浮
遊ゲート３ａとのオーバーラップ領域のチャンネル方向
の長さＬovwは、浮遊ゲート３ａを構成する多結晶シリ
コン膜の結晶粒３ｂの最大粒径Ｌgより大きくなるよう
に形成される（Ｌovl＞Ｌg）。
【００２６】また、図示しないがソース９のＮ+型不純
物層７と浮遊ゲート３ａとのオーバーラップ領域のチャ
ンネル幅方向の長さＬovwも、浮遊ゲート３ａを構成す
る多結晶シリコン膜の結晶粒３ｂの最大粒径Ｌgより大
きくなるように形成されている（Ｌovw＞Ｌg）。
【００２７】上述したような構成とすれば、ソース９の
Ｎ+型不純物層７の浮遊ゲート３ａとのオーバーラップ
領域には多結晶シリコン膜の結晶粒３ｂが少なくとも１
個以上含まれるようになり、結晶粒が１つも含まれない
ような極端な場合はなくなる。
【００２８】上記のように構成された２層ゲート型不揮
発性記憶装置におけるデータの書き込み動作は、ソース
９及びＰ型半導体基板１の電位が接地レベルに設定さ
れ、制御ゲート５に１２Ｖ、ドレイン１１に６Ｖの電圧
がそれぞれ印加されて、チャンネルホットエレクトロン
がドレイン１１近傍から浮遊ゲート３ａに注入され、蓄
積されることにより行われる。
【００２９】一方、データの消去動作は、Ｐ型半導体基
板１及び制御ゲート５の電位が接地レベルに設定され、
ドレイン１１の電位が浮遊電位に設定され、また、ソー
ス１１１に１２Ｖの高電位が印加されることにより、浮
遊ゲート３ａに蓄積された電荷が第１のゲート絶縁膜２
を介してソース９に放出され、メモリセルのしきい値が
低レベルに設定されることで行われる。なお、浮遊ゲー
ト３ａに蓄積された電荷の放出はファウラー−ノードハ
イム（ＦＮ）トンネル放出により行われる。
【００３０】ここで、データが消去される際のＦＮトン
ネル放出は、ソース９の表面不純物濃度が約１Ｅ２０ｃ
ｍ-3以上のＮ+型不純物層７と浮遊ゲート３ａとのオー
バーラップ領域において支配的に起きるが、前述したよ
うに、ＦＮトンネル放出はＮ +型不純物層７のオーバー
ラップ領域において均一に起きるのではなく、浮遊ゲー
ト３ａを構成するリンが添加されたＮ+型多結晶シリコ
ン膜の粒界部分においてはトンネル放出における電流密
度が高くなる。そのため、Ｎ+型不純物層７のオーバー
ラップ領域に浮遊ゲート３ａの多結晶シリコン膜の粒界
がある場合とない場合とでは消去動作におけるＦＮトン
ネル放出の電流特性が大きく異なり、消去特性のバラツ
キの原因になってしまう。
【００３１】しかしながら、本形態においては、オーバ
ーラップ領域が浮遊ゲート３ａの多結晶シリコン膜の結
晶粒より大きく、必ず１つ以上の結晶粒を含むように画
定されているため、消去特性がメモリセル間で大きく異
なることはない。
【００３２】以下に、上述した半導体不揮発性記憶装置
の製造方法について説明する。
【００３３】図２は、図１に示した半導体不揮発性記憶
装置の製造方法について説明するための図である。
【００３４】まず、Ｐ型半導体基板１の一主面表面に１
０ｎｍ厚のシリコ酸化膜ならなる第１のゲート絶縁膜
２、リンが添加された０．１５μｍ厚の多結晶シリコン
膜である浮遊ゲート３ａ、１０ｎｍ厚のシリコン酸化膜
（Ｏ）と１０ｎｍ厚のシリコン窒化膜（Ｎ）と４ｎｍ厚
のシリコン酸化膜（Ｏ）との酸化膜換算膜厚約２０ｎｍ
のＯＮＯ膜からなる第２のゲ−ト絶縁膜４及び０．４０
μｍ厚の多結晶シリコン膜からなる制御ゲート５が順次
積層され、複合ゲート６が形成される（図２（ａ））。
ここで、浮遊ゲート３ａの多結晶シリコン膜の結晶粒３
ｂの最大粒径は、多結晶シリコン膜の膜厚程度であり、
ここでは０．１５μｍ程度である。
【００３５】次に、Ｐ型半導体基板１表面の複合ゲート
６の一端側に、選択的に５０ｋｅＶで５Ｅ１４ｃｍ-2の
リンがイオン注入されたＮ-型不純物層８と、７０ｋｅ
Ｖで５Ｅ１５ｃｍ-2のヒ素がイオン注入されたＮ+型不
純物層７との２重拡散層からなるソース９が形成される
（図２（ｂ））。
【００３６】次に、Ｐ型半導体基板１表面及び複合ゲー
ト６の側面が８５０℃のドライ酸素雰囲気において酸化
処理され、２０ｎｍ厚の側面酸化膜１２が形成される
（図２（ｃ））。この際、浮遊ゲート３ａの多結晶シリ
コン膜のコーナーエッジ部が酸化により丸まる。
【００３７】次に、窒素雰囲気において１０００℃の熱
処理が施され、ソース９の２重拡散層が拡散され、Ｎ+
型不純物層７と浮遊ゲート３ａとのオーバーラップ長が
約０．２０μｍとなり浮遊ゲート３ａの多結晶シリコン
膜の結晶粒３ｂサイズより大きくなる（図２（ｄ））。
【００３８】その後、Ｐ型半導体基板１表面の複合ゲー
ト６の他端側に、選択的に７０ｋｅＶで３Ｅ１５ｃｍ-2
のヒ素がイオン注入されてドレイン１１のＮ+型不純物
層１０が形成される（図２（ｅ））。
【００３９】また、図示はしないが、チャンネル幅方向
においては、素子領域が浮遊ゲート３ａの多結晶シリコ
ン膜の結晶粒３ｂの最大粒径約０．１５μｍより大き
く、例えば０．６μｍ幅で画定されている。
【００４０】（他の実施の形態）図３は、本発明の半導
体不揮発性記憶装置の他の実施の形態を示す断面図であ
る。
【００４１】上述した形態においては、浮遊ゲート３ａ
に蓄積された電荷がソースに放出されることによりデー
タの消去が行われたが、本形態においては、ドレインに
電荷が放出されることによりデータの消去が行われる。
【００４２】したがって、図３に示すものにおいては、
図１に示したものと比べてソースとドレインの位置が逆
で、ドレイン１５がＮ-型不純物層１４とＮ+型不純物層
１５とからなる２重拡散層で構成されており、ソース１
７はＮ+型不純物層１６からなっている。
【００４３】また、ドレイン１５のＮ+型不純物層１３
と浮遊ゲート３ａとのオーバーラップ領域は、チャンネ
ル方向にも、チャンネル幅方向にも、浮遊ゲート３ａの
多結晶シリコン膜の結晶粒３ｂの最大粒径より大きく画
定されている。
【００４４】
【発明の効果】以上説明したように本発明においては、
浮遊ゲートに格納されたデータの消去時にトンネル電流
が誘起されるソースまたはドレインと浮遊ゲートとのオ
ーバーラップ領域のチャンネル方向とチャネル幅方向の
長さが、浮遊ゲートを形成する多結晶シリコン膜の結晶
粒の最大径以上となるように形成したため、トンネル電
流の誘起のために十分な数の多結晶シリコン膜の結晶粒
がオーバーラップ領域に含まれ、データの書き換え動作
時に各メモリセル間におけるトンネル電流のバラツキが
生じることはない。
【００４５】これにより、メモリセル間において一定の
データの書き換え特性を得ることができ、製造歩留りを
高め、生産性及び装置の信頼性を向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の半導体不揮発性記憶装置の実施の一形
態を示す断面図である。
【図２】図１に示した半導体不揮発性記憶装置の製造方
法について説明するための図である。
【図３】本発明の半導体不揮発性記憶装置の他の実施の
形態を示す断面図である。
【図４】従来のフラッシュメモリの代表的な構造を示す
断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ 第１のゲート絶縁膜 ３ａ 浮遊ゲート ３ｂ 結晶粒 ４ 第２ゲート絶縁膜 ５ 制御ゲート ６ 複合ゲート ７，１０，１３，１６ Ｎ+型不純物層 ８，１４ Ｎ-型不純物層 ９，１７ ソース １１，１５ ドレイン １２ 側面酸化膜
フロントページの続き (56)参考文献 特開 平９−36263（ＪＰ，Ａ) 特開 平８−335644（ＪＰ，Ａ) 特開 平７−94605（ＪＰ，Ａ) 特開 平６−204490（ＪＰ，Ａ) 特開 平６−204486（ＪＰ，Ａ) 特開 平６−85280（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ（ＩＥＤＭ）（1994）ｐ．847− 850 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１のゲート絶縁膜を介
    して形成され、外部から入力されるデータが電荷の蓄積
    により格納される多結晶シリコン膜からなる浮遊ゲート
    と、 該浮遊ゲート上に第２のゲート絶縁膜を介して形成さ
    れ、前記データの書き込みまたは消去の際に電圧が印加
    される制御ゲートと、 前記半導体基板の表面の前記浮遊ゲートの両端に対向す
    る位置に前記浮遊ゲートとオーバーラップ領域を有して
    それぞれ形成され、前記半導体基板とは逆導電型の不純
    物層からなるソース及びドレインとを具備し、 前記ドレインまたは前記ソースから前記第１のゲート絶
    縁膜を介して前記浮遊ゲートに電荷が蓄積されることに
    より前記データが書き込まれ、前記浮遊ゲートに蓄積さ
    れた電荷が前記第１のゲート絶縁膜を介して前記ソース
    または前記ドレインに放出されることにより前記データ
    の消去が行われる不揮発性半導体記憶装置において、前記オーバーラップ領域のうち、データ書き込み側のオ
    ーバーラップ領域のチャネル方向の長さは、データ消去
    側のオーバーラップ領域のチャネル方向の長さよりも短
    く 、かつ、データ消去側のオーバーラップ領域のチャネ
    ル方向及びチャネル幅方向の長さは、前記浮遊ゲートを
    形成する多結晶シリコン膜の結晶粒の最大径よりも大き
    いことを特徴とする半導体不揮発性記憶装置。
  2. 【請求項２】 請求項１に記載の半導体不揮発性記憶装
    置において、 前記浮遊ゲートに蓄積された電荷の放出は、トンネル電
    流による放出であることを特徴とする半導体不揮発性記
    憶装置。
  3. 【請求項３】 請求項２に記載の半導体不揮発性記憶装
    置において、 前記データの消去時は、前記浮遊ゲートに蓄積された電
    荷が前記ソースに放出されることを特徴とする半導体不
    揮発性記憶装置。
  4. 【請求項４】 請求項２に記載の半導体不揮発性記憶装
    置において、 前記データの消去時は、前記浮遊ゲートに蓄積された電
    荷が前記ドレインに放出されることを特徴とする半導体
    不揮発性記憶装置。
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Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）（１９９４）ｐ．８４７−８５０

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