KR100200074B1 - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 써멀 사이클을 줄여 오버-이레이즈 특성을 개선시키기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 휘발성 반도체 메모리 장치의 제조방법은 제1도전형의 반도체 기판 또는 반도체 기판에 형성된 제1도전형의 웰의 일부상에 제1절연막과 플로팅게이트를 순차적으로 형성하는 과정과, 상기 플로팅게이트상에 제2절연막과 제어게이트를 순차적으로 형성하는 과정과, 상기 제어게이트를 자기 정렬로 제2도전형의 불순물을 이온주입한후 드라이브인으로 졍션을 형성하는 과정과, 상기 이온주입된 불순물이 전기적으로 활성화되는 온도에서 행해지는 열산화공정을 통하여 상기 반도체 기판 또는 웰 상에 산화막을 성장시키는 과정을 포함함을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치의 제조방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.

불휘발성 반도체 메모리 장치 예를들면 플래쉬 EEPROM은 전기적인 신호에 의한 데이타의 프로그램(Program) 혹은 소거(Erase)뿐만 아니라 전기적인 신호가 인가되지 않더라도 데이타의 보존이 반 영구적인 메모리 장치로 데이타의 저장은 플로팅 노드로 정의된 플로팅 게이트에 전자의 차아지(Charge) 또는 전자의 방전(Discharge)에 의해 이루어지게 된다. 플래쉬 메모리 셀의 동작은 3가지 모드로 나눌수 있는데, 첫째의 프로그램 동작은 셀의 드레인에 6V정도의 내부회로에서 승압된 레벨의 신호가 인가되고 제어게이트에는 12V정도의 높은 레벨의 전압이 가해질때 메모리 셀은 포화영역(Saturation region)에 있게 되며 드레인 부근에서 발생하는 높은 에너지의 방향으로 상승하여 이동하게 된다. 둘째의 소거동작은 플로팅게이트로 부터 셀의 소오스 혹은 기판으로 전자를 빼내어 셀의 문턱전압을 낯추는 동작으로서 소오스와 게이트 또는 게이트와 기판사이의 적정 포텐샬이 인가되어 동작하게 된다. 세째의 읽기동작은 메모리 셀의 문턱전압에 따른 전류 도통 여부에 따라 온 또는 오프가 결정되어 데이타 1 또는 0으로 판독된다.

이들 동작중 소거동작은 플로팅 게이트로 부터 소오스 혹은 기판으로 전자를 방전(Discharge)시켜 셀의 문턱전압을 낮추게 되는데 소거후 문턱전압의 산포는 보통 가우시안(Gaussian)분포를 가지나 통상적으로 그 중에서 소거가 과도하게 되어 문턱전압이 음의 값을 갖는 셀이 존재하게 되는데 이는 읽기 동작시에 선택된 셀의 상태와 관계없이 온셀로 판독되는 오류가 발생하게 된다. 또한 통상적으로(Normally) 도통 셀이 존재함으로 해서 프로그램 동작시의 셀의 드레인에 적정 레벨의 전압이 인가되지 않는 문제점이 발생한다.

문턱전압이 음의 값을 가지는 소위 오버-이레이즈(Over-erase)셀의 문제를 해결하는 방향으로 스플릿(Split) 게이트 형태의 셀 구조가 제안되었다. 그러나 이는 단지 오버-이레이즈된 셀의 오동작을 방지해주는 셀 구조이며 오버-이레이즈 자체를 줄여주지는 못하였다.

지금까지 알려진 오버-이레이즈 기술은 폴리 실리콘으로 이루어진 플로팅게이트의 질(Quality)에 관한 것으로, 폴리실리콘의 그레인 크기가 소거된 셀의 문턱전압의 분포에 큰 영향을 준다는 것이다.

도 1은 일반적인 불휘발성 반도체 메모리 장치의 노아형 셀을 도시한 레이아웃을 보여주는 도면이고, 도 2는 도 1에 대한 등가회로도를 나타내는 도면이다.

노아형 셀들 M1M4은 각기 비트라인 BL과 접지전원사이에 채널이 직렬로 접속되며, 게이트는 워드라인 WL에 접속된다. 이러한 노아형 셀은 낸드형 셀보다 구동전류가 커서 빠른 동작속도를 나타낸다.

도 3a∼도 3e는 종래기술에 따라 도 1에서 A에서 A'방향으로 절단한 불휘발성 반도체 메모리 장치의 메모리 셀의 공정 단면도들을 순차적으로 나타낸 도면이다.

도 3a를 참조하면, 제1도전형의 반도체 기판(301) 또는 반도체 기판(301)에 형성된 제1도전형의 웰(도시되지 않음)의 일부상에 제1절연막(302)과 플로팅게이트(303)를 순차적으로 형성하고, 이어서 상기 플로팅게이트(303)상에 제2절연막(304)과 제어게이트(305)를 순차적으로 형성한다. 도 3b에 도시된 바와 같이, 상기 제어게이트(305)를 자기 정렬로 제2도전형의 불순물을 이온주입(306)하고, 이어서 도 3c에 도시된 바와 같이, 상기 산화분위기에서 산화막(307)을 성장시키고, 도 3d도에서와 같이 드라이브 인(Drive-in)으로 드레인과 소오스가 될 졍션(308)을 형성한후 도 3e에서와 같이 상기 플로팅게이트(303) 및 상기 제어게이트(305)의 측면과 상기 산화막(307)의 일부를 포함하는 스페이서(309)를 형성하는 공정으로 메모리 셀이 제조된다.

도 4a는 폴리실리콘으로 플로팅 폴리를 구성한 후 어닐링하여 어닐링 온도에 따른 폴리그레인의 크기를 나타낸 도면이다. 950도에서 1050도 사이에서 그레인의 크기가 급격히 증가하고 있다. 플로팅 게이트의 폴리 그레인 크기가 커지면서 그레인 가장자리로 폴리에 저항을 낮추기 위해 함유된 Ph의 국부 편석이 발생하며 편석된 Ph는 폴리실리콘/게이트 산화막으로 확산되어 Si02와 반응하여 Ph가 많이 함유된 산화막층(Ph-rich SiO2:Oxide ridge)을 형성하게 된다. 도 4b와 도 4c에는 그레인 크기에 따라 폴리 실리콘-게이트 산화막 계면에 Ph가 편석되는 도면을 나타내었다.

폴리실리콘/게이트 산화막 계면에 형성된 산화막층(Ph-rich SiO2)은 Ph에 의해 베리어(Barrier)를 낮추거나 전자의 트랩영역으로 작용하기 때문에 소거시 소거 속도를 부분적으로 빠르게 하여 궁극적으로 균일하지 못한 소거 분포를 유발하게 된다.

도 4c는 폴리실리콘 그레인과 게이트산화막계면에서 Ph로 인한 게이트 산화막의 에너지 밴드내에 옥사이드 벨리(Oxide Valley, 400)가 형성되는 모습을 도식적으로 나타냈다. 입자 크기가 클때 옥사이드 벨리의 수가 적어지는데 이는 어떤 메모리 셀이 다른 것보다 소거 속도가 빨라져 균일한 소거 Vth 분포를 얻지 못한다.

실제 플래쉬 메모리 제조공정에서는 플로팅 게이트의 폴리 실리콘이 후속 열처리 공정에서 써멀 사이클(Thermal cycle)로 인한 폴리 실리콘의 그레인 크기가 커져서 위와 같은 오버-이레이즈 현상을 나타낸다고 할 수 있는데, 이를 방지하기 위해 고온에서의 열처리, 산화, 드라이브-인 공정을 최적화 혹은 최소화하는 것이 필요하다. 또한 플래쉬 메모리 셀은 게이트 산화막을 통하여 전자를 충전 혹은 방전시키기 때문에 메모리 셀 제조시에 게이트 산화막의 신뢰성을 증대시켜 주기 위하여 재산화를 통한 게이트 버즈 빅(Gate bird's beak)을 성장시키는 기법은 일반화 되어 있다.

그러나, 재산화 또는 열처리 공정은 산화 도중 플로팅 게이트를 구성하고 있는 폴리 실리콘의 그레인 크기가 증가하는 것을 피할 수 없다.

따라서, 본 발명의 목적은 써멀 사이클을 줄여 오버-이레이즈 특성을 개선시키기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 게이트 버즈 빅을 얻는 시간을 줄이거나 온도를 줄일 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

도 1은 일반적인 불휘발성 반도체 메모리 장치의 노아형 셀을 도시한 레이아웃을 보여주는 도면.

도 2는 도 1에 대한 등가회로도를 나타내는 도면.

도 3은 종래기술에 따라 구현된 불휘발성 반도체 메모리 장치의 공정 단면도를 순차적으로 나타낸 도면.

도 4는 종래기술에서의 어닐링 온도에 따른 플로팅게이트의 폴리 그레인의 크기 및 그 그레인 크기에 따른 Ph가 편석되는 것을 보여주는 도면.

도 5는 본 발명에 따라 구현된 불휘발성 반도체 메모리 장치의 공정 단면도를 순차적으로 나타낸 도면.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 5a∼도 5e는 본 발명의 실시예에 따라 도 1에서 A에서 A'방향으로 절단한 불휘발성 반도체 메모리 장치의 메모리 셀의 공정 단면도들을 순차적으로 나타낸 도면이다.

도 5a을 참조하면, 제1도전형의 반도체 기판(301) 또는 반도체 기판(301)에 형성된 제1도전형의 웰(도시되지 않음)의 일부상에 제1절연막(302)과 플로팅게이트(303)를 순차적으로 형성하고, 이어서 상기 플로팅게이트(303)상에 제2절연막(304)과 제어게이트(305)를 순차적으로 형성한다. 도 3b에 도시된 바와 같이, 상기 제어게이트(305)를 자기 정렬로 제2도전형의 불순물을 이온주입한후 질소 N2분위기의 드라이브 인으로 졍션(308)을 형성하는 과정과, 상기 이온주입된 불순물이 전기적으로 활성화되는 온도 예를 들면 800℃에서 900℃사이의 온도에서 행해지는 열산화공정을 통하여 상기 반도체 기판 또는 웰 상에 산화막(307)을 성장시키고, 상기 플로팅게이트(303) 및 상기 제어게이트(305)의 측면과 상기 산화막(307)의 일부를 포함하는 스페이서(309)를 형성하는 공정으로 메모리 셀이 제조된다.

상기 제1절연막(302)을 형성하는 공정은 열산화공정이고, 상기 제2절연막(304)은 열산화공정에 의해 형성된 실리콘 산화막과, 화학증착법을 통하여 형성된 실리콘 질화막과, 열산화공정을 통하여 형성된 실리콘 산화막으로 이루어진 ONO구조의 절연막이다. 또한, 상기 플로팅게이트(303)와 상기 제어게이트(305)는 다결정실리콘을 침적하는 공정에 의해 형성되어진다. 전술한 제1도전형은 피형 불순물에 의해 형성되는 도전형이고, 제2도전형은 엔형 불순물에 의해 형성되는 도전형이다.

본 발명에서 제시된 공정순서로 진행된 메모리 셀에서 고농도 N+ 이온주입된 영역의 재산화(Reoxidation)후 산화막 두께는 동일조건에서 종래 공정으로 진행된 메모리 셀의 산화막 두께보다 2배이상 두껍게 형성된다. 이는 동일 온도 동일 시간에서 재산화를 진행하더라도 본 발명에서 제시된 공정순서로 진행하게 되면, 특정 게이트 버즈 빅을 얻는 시간 또는 온도를 줄일 수 있다는 것을 나타낸다.

전술한 바와 같이 본 발명은 게이트 버즈 빅을 얻는 시간을 줄일 수 있거나 온도를 줄일 수 있는 이점을 가진다. 또한 본 발명은 후속 열처리 공정의 써멀 사이클을 줄여 플로팅 게이트의 그레인 크기를 줄이게 되며, 이로써 오버 이레이즈특성을 개선시킬 수 있는 이점을 가진다.

Claims (4)

1. 불휘발성 반도체 메모리 장치의 제조방법에 있어서:

   제1도전형의 반도체 기판 또는 반도체 기판에 형성된 제1도전형의 웰의 일부상에 제1절연막과 플로팅게이트를 순차적으로 형성하는 과정과,

   상기 플로팅게이트상에 제2절연막과 제어게이트를 순차적으로 형성하는 과정과,

   상기 제어게이트를 자기 정렬로 제2도전형의 불순물을 이온주입한후 드라이브인으로 졍션을 형성하는 과정과,

   상기 이온주입된 불순물이 전기적으로 활성화되는 온도에서 행해지는 열산화공정을 통하여 상기 반도체 기판 또는 웰 상에 산화막을 성장시키는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
2. 제1항에 있어서, 상기 플로팅게이트 및 상기 제어게이트의 측면과 상기 산화막의 일부를 포함하는 스페이서를 형성하는 과정을 더 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
3. 제1항에 있어서, 상기 열산화공정이 행해지는 온도는 800℃에서 900℃사이의 온도임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
4. 제1항에 있어서, 상기 제2절연막은 열산화공정에 의해 형성된 실리콘 산화막과, 화학증착법을 통하여 형성된 실리콘 질화막과, 열산화공정을 통하여 형성된 실리콘 산화막으로 이루어진 ONO구조의 절연막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.