JPH10107229A - 不揮発性半導体装置およびその製造方法 - Google Patents

不揮発性半導体装置およびその製造方法

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JPH10107229A
JPH10107229A JP8257181A JP25718196A JPH10107229A JP H10107229 A JPH10107229 A JP H10107229A JP 8257181 A JP8257181 A JP 8257181A JP 25718196 A JP25718196 A JP 25718196A JP H10107229 A JPH10107229 A JP H10107229A
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transistor
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floating gate
film
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JP8257181A
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Tatsuro Inoue
達朗 井上
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Abstract

(57)【要約】 【課題】浮遊ゲート型トランジスタとＣＭＯＳトランジ
スタとで構成される不揮発性半導体装置において、その
書き込み消去の回数を増加させるとともに製造工程を短
縮させる。 【解決手段】浮遊ゲート型トランジスタとＣＭＯＳトラ
ンジスタとで構成される不揮発性半導体装置において、
前記浮遊ゲート型トランジスタの形成されている領域が
保護絶縁層で被覆されており、更に、層間絶縁膜が前記
保護絶縁層と前記ＣＭＯＳトランジスタの形成されてい
る領域とを覆うように形成されている。ここで、前記保
護絶縁膜は前記ＣＭＯＳトランジスタのソース・ドレイ
ン拡散層の不純物イオンの注入マスクとして用いられ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し 特に浮遊ゲート型トラ
ンジスタと絶縁ゲート電界効果トランジスタ（以下、Ｍ
ＯＳトランジスタという）とが同一の半導体チップに搭
載される不揮発性半導体装置に関するものである。
【０００２】
【従来の技術】情報の書き込み及びその消去が可能な不
揮発性メモリとして、例えばフラッシュＥＥＰＲＯＭ，
ＥＰＲＯＭ等の浮遊ゲート型の不揮発性メモリがよく知
られている。
【０００３】この浮遊ゲート型不揮発性メモリでは、半
導体基板表面上にソ−スとドレイン領域が設けられ、こ
のソースとドレイン領域との間にチャネル領域が形成さ
れる。そして、このチャネル領域上に順次形成された第
１のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁
膜、制御ゲート電極が形成され、いわゆる浮遊ゲート型
トランジスタが構成される。さらに、通常このような不
揮発性メモリにおいては、その周辺回路を構成するため
のＭＯＳトランジスタが半導体チップ上に搭載される。
【０００４】近年、この不揮発性メモリの小型化の研究
開発が急速に進んできている。これに伴って周辺回路用
のＭＯＳトランジスタは短チャネル化され、ＭＯＳトラ
ンジスタのソース・ドレイン用の拡散層はいわゆるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に
なるように形成される。
【０００５】以下、このような不揮発性メモリの従来の
技術として、特開平２−１１３５８２号公報に記載され
ているもので説明する。ここでは、その図面は簡略化さ
れ本発明と関係するところが説明される。図６および図
７は、この従来の技術を説明するための不揮発性メモリ
装置の製造工程順の断面図である。
【０００６】図６（ａ）に示すように、導電型がＰ型の
シリコン基板１０１の表面に選択的に素子分離絶縁膜１
０２が形成される。さらに、素子分離絶縁膜１０２の形
成されていないシリコン基板１０１の表面に第１のゲー
ト絶縁膜１０３が形成される。そして、浮遊ゲート型ト
ランジスタの形成される領域に第１のポリシリコン膜１
０４が形成される。ここで、周辺回路のＭＯＳトランジ
スタの形成される領域の第１のポリシリコン膜は除去さ
れている。
【０００７】次に、図６（ｂ）に示すように、第１のポ
リシリコン膜１０４の表面は熱酸化され第２のゲート絶
縁膜１０５が形成される。同時に、ＭＯＳトランジスタ
の形成される領域のシリコン基板１０１の表面も熱酸化
され、ゲート絶縁膜１０６が形成されるようになる。さ
らに、この領域にはボロン不純物のイオン注入が施され
てチャネルドープがなされる。
【０００８】次に、全面に第２のポリシリコン膜１０７
が形成される。この第２のポリシリコン膜１０７は、浮
遊ゲート型トランジスタの形成される領域ででは、上記
第１のポリシリコン膜１０４上に第２のゲート絶縁膜１
０５を介して積層されることになる。また、ＭＯＳトラ
ンジスタの形成される領域では、ゲート絶縁膜１０６上
に積層されるようになる。
【０００９】次に、図６（ｃ）に示すように、第２のポ
リシリコン膜１０７がレジストマスク１０８をエッチン
グマスクにして反応性イオンエッチング（ＲＩＥ）で加
工され、制御ゲート電極１０９とゲート電極１１０が形
成される。
【００１０】次に、図６（ｄ）に示すようにＭＯＳトラ
ンジスタの形成される領域がレジストマスク１１１で被
覆される。そして、制御ゲート電極１０９エッチング用
のレジストマスク１０８が用いられ、第２のゲート絶縁
膜１０５および第１のポリシリコン膜１０４がＲＩＥで
エッチングされる。このようにして、浮遊ゲート電極１
１２が制御ゲート電極１０９にセルフアラインに形成さ
れる。
【００１１】次に、レジストマスク１０８をイオン注入
のマスクにして、ヒ素不純物がイオン注入され第１の低
濃度不純物領域１１３が形成される。ここで、イオン注
入のドーズ量は１×１０13〜１×１０15イオン／ｃｍ2
である。
【００１２】次に、側面酸化膜１１４が浮遊ゲート電極
１１２、制御ゲート電極１０９およびゲート電極１１０
の露出部に形成される。そして、図７（ａ）に示すよう
にレジストマスク１１５が、浮遊ゲート型トランジスタ
の領域を被覆するように形成され、このレジストマスク
１１５をイオン注入のマスクにして、リン不純物がイオ
ン注入され第２の低濃度不純物領域１１６が形成され
る。ここで、イオン注入のドーズ量は５×１０13イオン
／ｃｍ2 程度である。
【００１３】次に、図７（ｂ）に示すように、浮遊ゲー
ト型トランジスタおよびＭＯＳトランジスタのゲート電
極部に形成された上記側面酸化膜１１４の側壁部にサイ
ドウォール絶縁膜１１７が形成される。そして、全面に
ヒ素不純物のイオン注入がなされ、高濃度不純物領域１
１８が形成されて、浮遊ゲート型トランジスタおよびＭ
ＯＳトランジスタのソース・ドレイン領域がＬＤＤ構造
に形成されるようになる。
【００１４】そして、図７（ｃ）に示すようにシリコン
酸化膜等で層間絶縁膜１１９が形成され、開口部を通し
て上記高濃度不純物領域１１８に接続される配線層１２
０が設けられる。最後に、パッシベーション膜１２１が
全体を被覆するように形成される。このパッシベーショ
ン膜１２１は、プラズマ励起した反応ガスによる化学気
相成長（ＣＶＤ）法で堆積されるシリコン窒化膜系の絶
縁膜である。
【００１５】
【発明が解決しようとする課題】このように、従来の技
術による不揮発性メモリ装置では、浮遊ゲート型トラン
ジスタで構成されるメモリセル領域とＭＯＳトランジス
タで構成される周辺回路領域とが、全面に一様に堆積さ
れた層間絶縁膜で被覆される。ここで、この層間絶縁膜
は単層である場合もあるし、積層する絶縁膜である場合
もある。
【００１６】また、浮遊ゲート型トランジスタおよびＭ
ＯＳトランジスタのソース・ドレイン用の拡散層を形成
するために、多数のフォトリソグラフィ工程と不純物の
イオン注入工程とが必要とされる。周辺回路がＣＭＯＳ
で構成される場合には従来の技術で説明したよりもさら
に多くの工程が必要になる。
【００１７】このために、従来の技術では２つの大きな
問題がある。その第１の問題は、メモリセル部を構成す
る浮遊ゲート型トランジスタの書き込み消去回数の増加
が難しくなることである。
【００１８】そして、その第２の問題は、不揮発性メモ
リ装置の製造工程が長くなるとともに歩留まりが低下
し、その製造コストが増加することである。
【００１９】本発明の目的は、上記の２つの問題を解決
し、高集積化および高密度化が容易となる不揮発性半導
体装置を提供することにある。
【００２０】
【課題を解決するための手段】このために、本発明の不
揮発性半導体装置では、浮遊ゲート型トランジスタとＣ
ＭＯＳトランジスタとで構成される不揮発性半導体装置
であって、前記浮遊ゲート型トランジスタの形成されて
いる領域が保護絶縁層で被覆されており、更に、層間絶
縁膜が前記保護絶縁層と前記ＣＭＯＳトランジスタの形
成されている領域とを覆うように形成されている。
【００２１】ここで、前記保護絶縁層は、前記ＣＭＯＳ
トランジスタのソース・ドレイン用の拡散層を形成する
ための不純物のイオン注入用のマスクとして用いられた
絶縁膜である。
【００２２】この保護絶縁層は水素イオン、水素原子、
水素分子、水酸基あるいは水分の透過阻止能力の高い絶
縁膜である。
【００２３】例えば、この保護絶縁層はシリコンオキシ
ナイトライド膜である。
【００２４】また、本発明の不揮発性半導体装置の製造
方法は、半導体基板上に浮遊ゲート型トランジスタの第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
絶縁膜を被覆し浮遊ゲート電極となる第１のポリシリコ
ン膜を形成する工程と、前記第１のポリシリコン膜上に
第２のゲート絶縁膜を形成した後、ＣＭＯＳトランジス
タのゲート絶縁膜を形成する工程と、前記浮遊ゲート型
トランジスタの制御ゲート電極を構成するとともに前記
ＣＭＯＳトランジスタを被覆する第２のポリシリコン膜
を形成する工程と、前記制御ゲート電極にセルフアライ
ンに浮遊ゲート電極を形成する工程と、前記第２のポリ
シリコン膜をイオン注入マスクにして不純物を高濃度に
イオン注入し、浮遊ゲート型トランジスタのソース・ド
レイン用の拡散層を形成する工程と、前記第２のポリシ
リコン膜をパターニングしＣＭＯＳトランジスタのゲー
ト電極を形成する工程とを含む。
【００２５】あるいは、本発明の不揮発性半導体装置
は、前記浮遊ゲート型トランジスタを形成後、前記浮遊
ゲート型トランジスタの形成されている領域に保護絶縁
層を形成する工程と、前記保護絶縁層をイオン注入マス
クにして不純物を低濃度にイオン注入し、ＣＭＯＳトラ
ンジスタのＬＤＤ構造になるソース・ドレイン用の拡散
層を形成する工程と、前記保護絶縁層を被覆するように
層間絶縁膜を形成する工程とを含む。
【００２６】本発明では、浮遊ゲート型トランジスタの
第１のゲート絶縁膜と第２のゲート絶縁膜とが、保護絶
縁層により上記水素元素を含むイオンあるいはＮａイオ
ン等から完全に保護される。このために、これらのゲー
ト絶縁膜の絶縁性の劣化は大幅に改善されるようにな
る。そして、浮遊ゲート型トランジスタの書き込み消去
の回数は大幅に増加するようになる。
【００２７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図４に基づいて説明する。図１は本発明の不
揮発性半導体装置の断面図である。そして、図２乃至図
４はその製造方法を説明するための工程順の断面図であ
る。
【００２８】図１に示すように、導電型がＰ型のシリコ
ン基板１の所定の領域に導電型がＮ型のウェル層２が形
成されている。そして、シリコン基板１の表面部に選択
的に素子分離絶縁膜３が形成されている。ここで、この
素子分離絶縁膜３は公知のＬＯＣＯＳ法あるいはトレン
チ素子分離の方法で形成される。
【００２９】そして、浮遊ゲート型トランジスタが形成
される領域のシリコン基板１の表面に第１のゲート絶縁
膜４が形成されている。この第１のゲート絶縁膜４上に
は浮遊ゲート電極５が形成され、この浮遊ゲート電極上
に第２のゲート絶縁膜６および制御ゲート電極７が積層
されている。さらに、この浮遊ゲート電極５および制御
ゲート電極７の露出部に側面酸化膜８が設けられてい
る。
【００３０】そして、周辺回路はＣＭＯＳトランジスタ
で構成されている。ＮチャネルＭＯＳトランジスタの形
成される領域のシリコン基板１上には、ゲート絶縁膜９
およびゲート電極１０が積層して形成されている。そし
て、サイドウォール絶縁膜１１が形成されている。Ｐチ
ャネルＭＯＳトランジスタの形成されるウェル層２上に
も、ゲート絶縁膜９およびゲート電極１０が積層して形
成され、その側壁のサイドウォール絶縁膜１１が形成さ
れている。
【００３１】浮遊ゲート型トランジスタの形成される領
域には、第１の高濃度不純物拡散層１２が形成されこれ
らの拡散層がソース・ドレイン領域となる。
【００３２】そして、この浮遊ゲート型トランジスタ上
に被着する保護絶縁層１３が形成されている。この保護
絶縁層１３は浮遊ゲート型トランジスタの形成されてい
る領域は全て覆うように形成される。
【００３３】周辺回路のＮチャネルＭＯＳトランジスタ
の形成される領域には、低濃度不純物拡散層１４が形成
され、さらに、第２の高濃度不純物拡散層１５が形成さ
れている。同様に、周辺回路のＰチャネルＭＯＳトラン
ジスタの形成される領域には、ウェル層２内に第３の高
濃度不純物拡散層１６が形成されている。
【００３４】そして、上記の保護絶縁層１３で覆われた
浮遊ゲート型トランジスタの形成されている領域と、周
辺回路の領域とを全体的に被覆するように層間絶縁膜１
７が形成されている。
【００３５】そして、第１の高濃度不純物拡散層１２、
第２の高濃度不純物拡散層１５および第３の高濃度不純
物拡散層１６にそれぞれ達する開口部にコンタクトプラ
グ１８が充填されている。さらに、このコンタクトプラ
グ１８にそれぞれ接続される配線層１９が形成されてい
る。そして、これら全体を被覆するようにパッシベーシ
ョン膜２０が形成されている。
【００３６】次に、このような不揮発性半導体装置の製
造方法を図２乃至図４に基づいて説明する。
【００３７】図２（ａ）に示すように、導電型がＰ型の
シリコン基板１の所定の領域に導電型がＮ型のウェル層
２が形成される。そして、シリコン基板１の表面にパッ
ドシリコン酸化膜２１が形成され、さらにパッドシリコ
ン窒化膜２２がパターニグされる。
【００３８】続いて、このパッドシリコン窒化膜２２が
酸化マスクにされ、シリコン基板の熱酸化がなされて、
図２（ｂ）に示すように、素子分離絶縁膜３が形成され
る。そして、浮遊ゲート型トランジスタの形成される領
域のシリコン基板１の表面に第１のゲート絶縁膜４が形
成される。ここで、この第１のゲート絶縁膜４は膜厚が
８〜１０ｎｍ程度のシリコン酸化膜である。
【００３９】次に、第１のゲート絶縁膜４を被覆する第
１のポリシリコン膜２３が形成される。ここで、この第
１のポリシリコン膜２３にはリン不純物が１０19原子／
ｃｍ2 以上含まれその膜厚は１５０ｎｍ程度に設定され
る。
【００４０】次に、図２（ｂ）状態のシリコン基板が熱
酸化される。このようにして、図２（ｃ）に示すよう
に、第１のポリシリコン膜２３上に第２のゲート絶縁膜
６が形成される。ここで、この第２のゲート絶縁膜６は
膜厚が１５ｎｍ程度のシリコン酸化膜である。また、周
辺回路を構成するようになるＣＭＯＳトランジスタの形
成される領域のシリコン基板１の表面部にはゲート絶縁
膜９が形成される。ここで、ゲート絶縁膜９は膜厚が１
０ｎｍ程度のシリコン酸化膜である。
【００４１】なお、この第２のゲート絶縁膜４は、シリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜の積層す
る絶縁膜（ＯＮＯ膜）で形成されてもよい。しかし、こ
の場合はゲート絶縁膜９は別の工程で形成されるように
なるため、製造工程が少し長くなる。
【００４２】次に、第１のゲート絶縁膜６およびゲート
絶縁膜９を被覆するように、全面に第２のポリシリコン
膜２４が形成される。この第２のポリシリコン膜２４に
は、高濃度のリン不純物あるいはヒ素不純物が含まれて
いる。この第２のポリシリコン膜２４の膜厚は２５０ｎ
ｍ程度に設定される。
【００４３】次に、図２（ｄ）に示すように、レジスト
マスク２５がドライエッチングのマスクにされ、第２の
ポリシリコン膜２４、制御ゲート電極７、第２のゲート
絶縁膜６および浮遊ゲート電極５がＲＩＥで形成され
る。
【００４４】次に、レジストマスク２５が除去される。
そして、全体が熱酸化され、図３（ａ）に示すように、
浮遊ゲート電極５および制御ゲート電極７の露出部に側
面酸化膜８が形成される。同時に、第２のポリシリコン
膜２４表面にもこの側面酸化膜８は形成されるようにな
る。
【００４５】続いて、図３（ａ）に示すように側面酸化
膜で覆われた第２のポリシリコン膜２４、制御ゲート電
極７等をマスクにして、ヒ素不純物のイオン注入がなさ
れる。ここで、イオンのドーズ量は５×１０15イオン／
ｃｍ2 程度に設定される。そして、熱処理が施されて第
１の高濃度不純物拡散層１２が形成される。
【００４６】図３（ｂ）に示すように、周辺回路の構成
されるＣＭＯＳトランジスタ形成領域の第２のポリシリ
コン膜２４上および浮遊ゲート型トランジスタの形成領
域上を被覆するように保護用絶縁膜２６が堆積される。
【００４７】この保護用絶縁膜２６は、水素イオン、水
素原子、水素分子、水酸基（ＯＨ）あるいは、水等の透
過阻止力の大きな絶縁膜である。そして、熱応力が１０
8 ｄｙｎ／ｃｍ2 程度と低くなる絶縁膜が好ましい。こ
のような絶縁膜としては、プラズマＣＶＤ法で堆積され
るシリコンオキシナイトライド膜が非常に有効である。
シリコンオキシナイトライド膜の場合にはその膜厚は２
００〜４００ｎｍ程度に設定される。
【００４８】次に、保護用絶縁膜２６上にレジストマス
ク２７が形成され、図３（ｃ）に示すように、このレジ
ストマスク２７がエッチングマスクにされて保護用絶縁
膜２６がＲＩＥでドライエッチングされる。このように
して、浮遊ゲート型トランジスタの形成されている領域
は全て被覆する保護絶縁層１３が形成される。なお、こ
の工程で、ＣＭＯＳトランジスタの形成される領域にも
ゲート電極形成用のレジストマスク２７が形成され、こ
れをマスクにＮチャネルＭＯＳトランジスタおよびＰチ
ャネルＭＯＳトランジスタのゲート電極１０も同時に形
成されるようになる。
【００４９】続いて、レジストマスク２７は除去され
る。そして、図３（ｄ）に示すように保護絶縁層１３、
素子分離絶縁膜３およびゲート電極１０をイオン注入マ
スクにして、リン不純物のイオン注入がなされる。ここ
で、イオンのドーズ量は２×１０13イオン／ｃｍ2 程度
に設定される。そして、熱処理が施されてシリコン基板
１上およびウェル層２表面に低濃度不純物拡散層１４が
形成される。
【００５０】次に、シリコン酸化膜がＣＶＤ法で全面に
堆積される。続いて、異方性のドライエッチングが施さ
れて、図４（ａ）に示すように、ＮチャネルＭＯＳトラ
ンジスタおよびＰチャネルＭＯＳトランジスタのゲート
電極１０の側壁部にサイドウォール絶縁膜１１が形成さ
れる。この工程で、保護絶縁層１３の側壁部にも、サイ
ドウォール絶縁膜１１は形成される。
【００５１】次に、図示しないが、レジストマスクが用
いられ、ＮチャネルＭＯＳトランジスタのソース・ドレ
インとなる領域に選択的にヒ素不純物がイオン注入され
る。ここで、イオンのドーズ量は３×１０15イオン／ｃ
ｍ2 程度に設定される。そして、熱処理が施されてシリ
コン基板１上に第２の高濃度不純物拡散層１５が形成さ
れる。
【００５２】続いて、図示しないが、再度レジストマス
クが用いられ、ＰチャネルＭＯＳトランジスタのソース
・ドレインとなる領域に選択的に二弗化ホウ素（Ｂ
Ｆ2 ）不純物がイオン注入される。ここで、このイオン
のドーズ量は５×１０15イオン／ｃｍ2 程度に設定され
る。そして、熱処理が施されてウェル層２の表面に第３
の高濃度不純物拡散層１６が形成される。ここで、熱処
理は窒素雰囲気で温度が９００℃程度に設定され１０分
間程度行われる。この熱処理で、ウェル層２内の低濃度
不純物拡散層１４は不純物補償がなされて導電型は全て
Ｐ型になる。
【００５３】次に、浮遊ゲート型トランジスタ領域およ
び周辺回路のＣＭＯＳトランジスタ領域全体を被覆する
ように層間絶縁膜１７が形成される。この層間絶縁膜１
７はＣＶＤ法で堆積されるシリコン酸化膜である。な
お、このシリコン酸化膜は堆積後に化学的機械研磨（Ｃ
ＭＰ）法で平坦化されている。
【００５４】以下、層間絶縁膜の所定の領域に開口部が
形成され、図１で説明したコンタクトプラグ１８、配線
層１９およびパッシベーション膜２０が形成されて、図
１で説明した不揮発性半導体装置が完成する。
【００５５】以上に説明したように、本発明では、不揮
発性半導体装置において浮遊ゲート型トランジスタの形
成されている領域は全て、保護絶縁層１３で被覆され
る。この保護絶縁層は上述したように水素等の不純物の
透過阻止能力が高い。
【００５６】水素イオン、水素原子、水素分子、水酸基
（ＯＨ）あるいは、水等の不純物が浮遊ゲート型トラン
ジスタの第１のゲート絶縁膜４あるいは第２のゲート絶
縁膜６に進入すると、メモリセル部を構成する浮遊ゲー
ト型トランジスタの書き込み消去のできる回数は低下す
るようになる。これは、このような絶縁膜では、電圧印
加によるストレス疲労が早く起こるようになるからであ
る。
【００５７】以上のような理由から、本発明では浮遊ゲ
ート型トランジスタの書き込み消去回数が大幅に増加す
るようになる。例えば、従来の技術で書き込み消去回数
が１０4 回であったものが本発明では１０5 回程度に増
加する。
【００５８】また、第１のゲート絶縁膜４および第２の
ゲート絶縁膜６にかかる応力の小さいほど上記の書き込
み消去回数は増加する。このため、保護絶縁層の熱応力
の小さいことが好ましくなる。
【００５９】このような役割を有する保護絶縁層は、ま
た、ＣＭＯＳトランジスタのソース・ドレイン用の拡散
層を形成する場合のリン不純物等のイオン注入マスクと
しても使用される。そして、不揮発性半導体装置の製造
工程も大幅に短縮されるようになる。
【００６０】また、本発明の製造方法では、ＣＭＯＳト
ランジスタのゲート電極になる第２のポリシリコン膜２
４は、そのまま浮遊ゲート型トランジスタのソース・ド
レイン用の拡散層を形成する場合のヒ素不純物のイオン
注入マスクとして使用される。これも、不揮発性半導体
装置の製造工程を短縮させるようになる。
【００６１】つぎに、半発明の第２の実施の形態を図５
に基づいて説明する。図５は本発明の不揮発性半導体装
置の断面図である。ここで、第１の実施の形態との違い
は、浮遊ゲート型トランジスタの第１のゲート絶縁膜お
よび第２のゲート絶縁膜の側壁に側壁保護絶縁膜が形成
されることと、ＣＭＯＳトランジスタのゲート電極上に
保護絶縁膜が形成されないことである。
【００６２】図５に示すように、シリコン基板３１の所
定の領域にウェル層３２が形成されている。そして、シ
リコン基板３１の表面部に選択的に素子分離絶縁膜３３
が形成されている。
【００６３】そして、浮遊ゲート型トランジスタが形成
される領域のシリコン基板３１の表面に第１のゲート絶
縁膜３４が形成されている。この第１のゲート絶縁膜３
４上には浮遊ゲート電極３５が形成され、この浮遊ゲー
ト電極３５上に第２のゲート絶縁膜３６および制御ゲー
ト電極３７が積層されている。
【００６４】そして、ＣＭＯＳトランジスタのＮチャネ
ルＭＯＳトランジスタの形成される領域のシリコン基板
３１上には、ゲート絶縁膜３８およびゲート電極３９が
積層して形成されている。そして、サイドウォール絶縁
膜４０が形成されている。ＰチャネルＭＯＳトランジス
タの形成されるウェル層上にも、ゲート絶縁膜３８およ
びゲート電極３９が積層して形成され、その側壁のサイ
ドウォール絶縁膜４０が形成されている。
【００６５】浮遊ゲート型トランジスタの形成される領
域には、第１の高濃度不純物拡散層４１が形成されこれ
らの拡散層がソース・ドレイン用の拡散層となる。
【００６６】そして、この浮遊ゲート型トランジスタ上
に被着する保護絶縁層４２が形成されている。この保護
絶縁層４２は浮遊ゲート型トランジスタの形成されてい
る領域は全て覆うように形成される。さらに、浮遊ゲー
ト型トランジスタの第１のゲート絶縁膜３４および第２
のゲート絶縁膜３６を完全に保護するように、側壁保護
絶縁膜４３が形成されている。ここで、この側壁保護絶
縁膜４３として例えばＰＳＧ膜（リンガラスを含むシリ
コン酸化膜）のような絶縁膜が使用される。このＰＳＧ
膜はＮａイオン等を捕獲するとともにその熱応力は小さ
い。
【００６７】周辺回路のＮチャネルＭＯＳトランジスタ
の形成される領域に、低濃度不純物拡散層が形成され、
さらに第２の高濃度不純物拡散層４４が形成されてい
る。同様に、周辺回路のＰチャネルＭＯＳトランジスタ
の形成される領域には、ウェル層２内に第３の高濃度不
純物拡散層４５が形成されている。
【００６８】そして、上記の保護絶縁層４２で覆われた
浮遊ゲート型トランジスタの形成されている領域と、周
辺回路の領域とを全体的に被覆するように層間絶縁膜４
６が形成されている。
【００６９】そして、第１の高濃度不純物拡散層４１、
第２の高濃度不純物拡散層４４および第３の高濃度不純
物拡散層４５にそれぞれ達する開口部にコンタクトプラ
グ４７が充填されている。さらに、このコンタクトプラ
グ４７にそれぞれ接続される配線層４８が形成されてい
る。そして、これら全体を被覆するようにパッシベーシ
ョン膜４９が形成されている。
【００７０】この第２の実施の形態では、第１のゲート
絶縁膜３４と第２のゲート絶縁膜３６は完全に水素等の
不純物汚染から保護される。このために、第１の実施の
形態で説明した効果がより顕著になる。また、保護絶縁
層４２と側壁保護絶縁膜４３との材料の組み合わせで熱
応力の低減がより簡単に達成されるようになる。例え
ば、保護絶縁層４２に熱応力の大きなシリコン窒化膜が
用いられても、側壁保護絶縁膜４３に熱応力の小さいＰ
ＳＧ膜が使用されれば全体の熱応力は小さくできる。そ
して、パッシベーション能力の高いシリコン窒化膜によ
り、上記不純物汚染は大幅に低減するようになる。
【００７１】以上に説明した実施の形態では、浮遊ゲー
ト型トランジスタの制御ゲート電極およびＣＭＯＳトラ
ンジスタのゲート電極がポリシリコン膜で形成される場
合について説明した。本発明はこれに限定されるもので
なく、ポリサイド膜でも形成できることに言及してお
く。
【００７２】
【発明の効果】以上に説明したように、本発明では、浮
遊ゲート型トランジスタとＣＭＯＳトランジスタとで構
成される不揮発性半導体装置において、浮遊ゲート型ト
ランジスタの形成されている領域は全て低応力であり水
素等の不純物の透過阻止能力の高い保護絶縁層で被覆さ
れる。
【００７３】このために、メモリセル部等を構成する浮
遊ゲート型トランジスタの第１のゲート絶縁膜、第２の
ゲート絶縁膜が上記不純物汚染による劣化から完全に防
止される。そして、浮遊ゲート型トランジスタの書き込
み消去の回数が大幅に増加するようになる。
【００７４】また、本発明では、浮遊ゲート型トランジ
スタおよびＭＯＳトランジスタのソース・ドレイン用の
拡散層を形成するために、絶縁体あるいは導電体の材料
が、ヒ素あるいはリン不純物等のイオン注入マスクとし
て使用され、そのまま半導体素子の構成材料として用い
られる。
【００７５】このため、不揮発性半導体装置の製造工程
が短縮される。そして、その歩留まりが向上し製造コス
トが低下するようになる。
【００７６】また、このようにして本発明は不揮発性半
導体装置の高集積化および高密度化を促進させる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する不揮発性
半導体装置の断面図である。
【図２】上記不揮発性半導体装置の製造工程順の断面図
である。
【図３】上記不揮発性半導体装置の製造工程順の断面図
である。
【図４】上記不揮発性半導体装置の製造工程順の断面図
である。
【図５】本発明の第２の実施の形態を説明する不揮発性
半導体装置の断面図である。
【図６】従来の技術を説明する不揮発性メモリの製造工
程順の断面図である。
【図７】従来の技術を説明する不揮発性メモリの製造工
程順の断面図である。
【符号の説明】
１，３１，１０１ シリコン基板 ２，３２ ウェル層 ３，３３，１０２ 素子分離絶縁膜 ４，３４，１０３ 第１のゲート絶縁膜 ５，３５，１１２ 浮遊ゲート電極 ６，３６，１０５ 第２のゲート絶縁膜 ７，３７，１０９ 制御ゲート電極 ８，１１４ 側面酸化膜 ９，３８，１０６ ゲート絶縁膜 １０，３９，１１０ ゲート電極 １１，１１７ サイドウォール絶縁膜 １２，４１ 第１の高濃度不純物拡散層 １３，４２ 保護絶縁層 １４ 低濃度不純物拡散層 １５，４４ 第２の高濃度不純物拡散層 １６，４５ 第３の高濃度不純物拡散層 １７，４６，１１９ 層間絶縁膜 １８，４７ コンタクトプラグ １９，４８，１２０ 配線層 ２０，４９，１２１ パッシベション膜 ２１ パッドシリコン酸化膜 ２２ パッドシリコン窒化膜 ２３，１０４ 第１のポリシリコン膜 ２４，１０７ 第２のポリシリコン膜 ２５，２７，１０８，１１１，１１５ レジストマス
ク ２６ 保護用絶縁膜 ４３ 側壁保護絶縁膜 １１３ 第１の低濃度不純物拡散層 １１６ 第２の低濃度不純物拡散層 １１８ 高濃度不純物拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 浮遊ゲート型トランジスタとＣＭＯＳト
    ランジスタとで構成される不揮発性半導体装置におい
    て、前記浮遊ゲート型トランジスタの形成されている領
    域が保護絶縁層で被覆されており、更に、層間絶縁膜が
    前記保護絶縁層と前記ＣＭＯＳトランジスタの形成され
    ている領域とを覆うように形成されていることを特徴と
    する不揮発性半導体装置。
  2. 【請求項２】 前記保護絶縁層は、前記ＣＭＯＳトラン
    ジスタのソース・ドレイン用の拡散層を形成するための
    不純物のイオン注入用のマスクとして用いられた絶縁膜
    であることを特徴とする請求項１記載の不揮発性半導体
    装置。
  3. 【請求項３】 前記保護絶縁層が水素イオン、水素原
    子、水素分子、水酸基あるいは水分の透過阻止能力の高
    い絶縁膜であることを特徴とする請求項１または請求項
    ２記載の不揮発性半導体装置。
  4. 【請求項４】 前記保護絶縁層がシリコンオキシナイト
    ライド膜であることを特徴とする請求項１または請求項
    ２記載の不揮発性半導体装置。
  5. 【請求項５】 半導体基板上に浮遊ゲート型トランジス
    タの第１のゲート絶縁膜を形成する工程と、前記第１の
    ゲート絶縁膜を被覆し浮遊ゲート電極となる第１のポリ
    シリコン膜を形成する工程と、前記第１のポリシリコン
    膜上に第２のゲート絶縁膜を形成した後、ＣＭＯＳトラ
    ンジスタのゲート絶縁膜を形成する工程と、前記浮遊ゲ
    ート型トランジスタの制御ゲート電極を構成するととも
    に前記ＣＭＯＳトランジスタを被覆する第２のポリシリ
    コン膜を形成する工程と、前記制御ゲート電極にセルフ
    アラインに浮遊ゲート電極を形成する工程と、前記第２
    のポリシリコン膜をイオン注入マスクにして不純物を高
    濃度にイオン注入し、浮遊ゲート型トランジスタのソー
    ス・ドレイン用の拡散層を形成する工程と、前記第２の
    ポリシリコン膜をパターニングしＣＭＯＳトランジスタ
    のゲート電極を形成する工程と、を含むことを特徴とす
    る不揮発性半導体装置の製造方法。
  6. 【請求項６】 前記浮遊ゲート型トランジスタを形成
    後、前記浮遊ゲート型トランジスタの形成されている領
    域に保護絶縁層を形成する工程と、前記保護絶縁層をイ
    オン注入マスクにして不純物を低濃度にイオン注入し、
    ＣＭＯＳトランジスタのＬＤＤ構造になるソース・ドレ
    イン用の拡散層を形成する工程と、前記保護絶縁層を被
    覆するように層間絶縁膜を形成する工程と、を含むこと
    を特徴とする請求項５記載の不揮発性半導体装置の製造
    方法。
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* Cited by examiner, † Cited by third party
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