JP2002083886A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スプリットゲート型の不揮発性半導体記憶装
置のメモリセルを確実に形成できると共に、該メモリセ
ルをＭＯＳトランジスタと同一の半導体基板上に形成す
る際に、本発明のメモリセルがＭＯＳトランジスタの動
作特性に影響を与えないようにする。 【解決手段】 シリコンからなる半導体基板１１上に、
ゲート酸化膜１２を介して多結晶シリコンからなる制御
ゲート電極１３が形成されている。制御ゲート電極１３
の両側面上には、膜厚がそれぞれ７ｎｍ程度のシリコン
酸化膜及びシリコン窒化膜の積層体が堆積されてなり、
浮遊ゲート電極１５が形成される際に制御ゲート電極１
３を保護する保護絶縁膜１４が形成されている。制御ゲ
ート電極１３の一方の側面上には、保護絶縁膜１４を介
して対向し且つ制御ゲート電極１３と容量結合する浮遊
ゲート電極１５が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、特に、記憶素子と該記憶
素子と入出力等を行なう周辺回路とを同一の半導体基板
上に形成する不揮発性半導体記憶装置の製造方法に関す
る。

【０００２】

【従来の技術】現在、フラッシュ型ＥＥＰＲＯＭ（Flas
h Electrically Erasable Programmable ROM）装置（以
下、ＦＥＥＰＲＯＭ装置と略称する。）は、電気的な書
き込み及び消去が可能な不揮発性半導体記憶装置として
電子機器に広く用いられている。不揮発性半導体記憶装
置におけるメモリセルの構造は、大きく２種類に分ける
ことができる。第１は、半導体基板上に浮遊ゲート電極
と制御ゲート電極とが順次積層された電極構造を持つス
タックゲート型であり、第２は、浮遊ゲート電極と制御
ゲート電極とが共に半導体基板のチャネル領域と対向す
る電極構造を持つスプリットゲート型である。

【０００３】スプリットゲート型の場合は、浮遊ゲート
電極と制御ゲート電極とが基板上に隣接して配置される
ため、メモリセルのサイズがスタックゲート型の場合よ
りも大きくなる。その上、互いに隣接する浮遊ゲート電
極と制御ゲート電極とを形成するにはそれぞれ独立した
リソグラフィ工程を行なうため、浮遊ゲート電極パター
ンと制御ゲート電極パターンとのそれぞれにマスクの位
置合わせに必要なマージンが必要となる。このマージン
によってもメモリセルのサイズが一層大型化する傾向に
ある。

【０００４】この問題を解決するため、スプリットゲー
ト型の浮遊ゲート電極を自己整合的に形成する方法が提
案されている。以下、図５８を参照しながら、浮遊ゲー
ト電極を自己整合的に形成できる従来のスプリットゲー
ト型ＦＥＥＰＲＯＭ装置の製造方法を説明する。

【０００５】図５８は従来のスプリットゲート型のＦＥ
ＥＰＲＯＭ装置の工程順の断面構成を示している。

【０００６】まず、図５８（ａ）に示すように、シリコ
ンからなる半導体基板２０１上に絶縁膜２０２を形成し
た後、該絶縁膜２０２上に制御ゲート電極２０３を選択
的に形成する。

【０００７】次に、図５８（ｂ）に示すように、半導体
基板２０１上のドレイン形成領域が開口した第１のマス
クパターン２５１及びゲート電極２０３をマスクとし
て、ウェットエッチングによりドレイン形成領域上の絶
縁膜２０２を除去し、その後、比較的に低ドーズ量のホ
ウ素（Ｂ）イオンを半導体基板２０１に注入して、ドレ
イン形成領域に低濃度ｐ型領域２０４を形成する次に、
図５８（ｃ）に示すように、半導体基板２０１上の全面
に、膜厚が１００ｎｍ程度のホウ素（Ｂ）及びリン
（Ｐ）が添加された酸化シリコン（ＢＰＳＧ（Boron Ph
osphorus Silicate Glass)）膜を堆積し、堆積したＢＰ
ＳＧ膜に対して異方性エッチングによりエッチバックを
行なって、制御ゲート電極２０３の両側面上にＢＰＳＧ
膜からなるサイドウォール２０５を形成する。

【０００８】次に、図５８（ｄ）に示すように、半導体
基板２０１上のドレイン形成領域が開口した第２のマス
クパターン２５２、ゲート電極２０３及びサイドウォー
ル２０５をマスクとして、半導体基板２０１に対してド
ライエッチングを行なって、半導体基板２０１における
サイドウォール２０５の下側を上段とし、ドレイン形成
領域を下段とする段差部を持つ凹部２０１ａを形成す
る。

【０００９】次に、図５８（ｅ）に示すように、第２の
マスクパターン２５２、ゲート電極２０３及びサイドウ
ォール２０５をマスクとして、比較的に低ドーズ量のヒ
素（Ａｓ）イオンを半導体基板２０１に注入して、ドレ
イン形成領域に低濃度ｎ型領域であるＬＤＤ領域２０６
を形成する。

【００１０】次に、図５８（ｆ）に示すように、気相フ
ッ酸を用いてサイドウォール２０５を除去した後、半導
体基板２０１に対して酸素雰囲気で８５０℃程度の熱酸
化を行なうことにより、半導体基板２０１上にゲート電
極２０３を含む全面にわたって膜厚が約９ｎｍの熱酸化
膜２０７を形成する。このとき、熱酸化膜２０７におけ
るドレイン形成領域上の部分は、浮遊ゲート電極のトン
ネル酸化膜となる。

【００１１】次に、半導体基板２０１上の全面にリン
（Ｐ）が添加された多結晶シリコン膜を堆積し、エッチ
バックにより制御ゲート電極２０３の両側面に多結晶シ
リコン膜からなるサイドウォールを形成する。その後、
図５８（ｇ）に示すように、ソース形成領域側のサイド
ウォールを除去し、さらに、半導体基板２０１のドレイ
ン形成領域側にメモリセルごとに分割することにより、
多結晶シリコン膜からなる浮遊ゲート電極２０８を形成
する。

【００１２】次に、図５８（ｈ）に示すように、ゲート
電極２０３及び浮遊ゲート電極２０８をマスクとして、
半導体基板２０１に高濃度のヒ素（Ａｓ）イオンを注入
することにより、ソース形成領域にソース領域２０９を
形成し、ドレイン形成領域にドレイン領域２１０を形成
して、ＦＥＥＰＲＯＭ装置のメモリセルが完成する。

【００１３】このように、容量絶縁膜となる熱酸化膜２
０７を介して制御ゲート電極２０３と対向する浮遊ゲー
ト電極２０８は、制御ゲート電極２０３に対して自己整
合的に形成されるため、ゲート電極２０３を形成するた
めのリソグラフィ工程が一回で済む上に、リソグラフィ
工程時における制御ゲート電極２０３及び浮遊ゲート電
極２０８同士の互いの位置合わせによるずれが生じな
い。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来のＦＥＥＰＲＯＭ装置の製造方法において、図５８
（ｇ）に示す浮遊ゲート電極２０８は多結晶シリコンか
らなり、熱酸化膜２０７は酸化シリコンからなり、さら
に熱酸化膜２０７に覆われている制御ゲート電極２０３
は一般に多結晶シリコンからなる場合が多い。従って、
エッチングによって浮遊ゲート電極２０８を形成する際
に、浮遊ゲート電極２０８を選択的に形成するには、エ
ッチング速度を高精度に制御しなければ、浮遊ゲート電
極２０８と同一の材料からなる制御ゲート電極２０３に
までダメージを与えてしまうという問題がある。

【００１５】また、図５８（ｆ）において、制御ゲート
電極２０３と浮遊ゲート電極２０８と間で容量絶縁膜と
なり、浮遊ゲート電極２０８と半導体基板２０１との間
でトンネル絶縁膜となる熱酸化膜２０７を同一の工程で
形成しているが、トンネル絶縁膜を容量絶縁膜よりも後
に形成するような場合には、制御ゲート電極２０３の容
量絶縁膜との界面が酸化されたり、該界面にバーズビー
クが発生したりして、容量絶縁膜の膜厚が部分的に大き
くなり、該容量絶縁膜に所定の容量値を得られなくなる
という問題も生じる。

【００１６】ところで、スピリットゲート型ＦＥＥＰＲ
ＯＭ装置又はスタックゲート型ＦＥＥＰＲＯＭ装置にお
いて、メモリセルだけでなく、他の素子、特にソース領
域から注入されたキャリアを絶縁膜を介したゲート電極
により制御する能動素子、例えばＭＯＳトランジスタを
１つの半導体基板上に形成する場合には、ＦＥＥＰＲＯ
Ｍ装置における制御ゲート電極とＭＯＳトランジスタの
ゲート電極とを同時に形成するのが一般的である。

【００１７】しかしながら、メモリセルの制御ゲート電
極と、例えばメモリセルを制御する周辺回路等に含まれ
るＭＯＳトランジスタのゲート電極とを同時に形成する
従来の製造方法は、製造工程を簡略化できる点で望まし
いが、ＦＥＥＰＲＯＭ装置のメモリセルはスピリットゲ
ート型又はスタックゲート型に限らず、ＭＯＳトランジ
スタと比べて素子のサイズが大きくなる。このような場
合に、メモリセルとＭＯＳトランジスタとを同時に形成
したのでは、メモリセル及びＭＯＳトランジスタのそれ
ぞれの素子を共に最適な構造とすることができない。例
えば、メモリセル及びＭＯＳトランジスタの拡散領域に
それぞれＬＤＤ(Lightly Doped Drain）構造を設けるよ
うな場合には、不純物拡散の濃度等がそれぞれ異なるた
め、両素子を同時に形成して共に最適な構造を得るのは
困難であるという問題がある。

【００１８】従って、既存のＭＯＳトランジスタのみで
構成される半導体装置の製造方法が確立している場合
に、この既存のＭＯＳトランジスタを含む半導体装置と
図５８に示したようなＦＥＥＰＲＯＭ装置のメモリセル
とを同一の半導体基板上に形成することは容易ではな
い。

【００１９】また、図５８に示す構成と異なる他のメモ
リセルとＭＯＳトランジスタとを同一の半導体基板上に
形成する半導体装置の製造方法が確立している場合に、
他のメモリセルを図５８に示すメモリセルと置換して形
成することも容易ではない。特に、ＦＥＥＰＲＯＭ装置
のメモリセルの製造工程がＭＯＳトランジスタの製造に
悪影響を及ぼしてしまうからである。

【００２０】ところで、図５８に示したスプリットゲー
ト型ＦＥＥＰＲＯＭ装置の製造方法は、半導体基板２０
１上に制御ゲート電極２０３を形成した後に浮遊ゲート
電極２０８を形成するため、浮遊ゲート電極２０８を制
御ゲート電極２０３に対して自己整合的に形成できるの
で、メモリセルのサイズを小型化することができる。

【００２１】このようなメモリセルとＭＯＳトランジス
タとを同一の半導体基板上に形成する製造方法として
は、以下のような工程が考えられる。

【００２２】まず、図５８（ａ）に示した制御ゲート電
極２０３の形成時に、半導体基板２０１上の他の領域に
形成されるＭＯＳトランジスタのゲート電極をも同時に
パターニングする。

【００２３】次に、図５８（ｂ）〜図５８（ｇ）におい
ては、メモリセル製造工程を行なう。このとき、ＬＤＤ
領域２０６の注入条件とＭＯＳトランジスタのＬＤＤ領
域の注入条件が一致する場合には、ＭＯＳトランジスタ
のＬＤＤ領域の注入をも同時に行なう。

【００２４】次に、図５８（ｈ）において、メモリセル
のソース領域２０９及びドレイン領域２１０の形成時
に、ＭＯＳトランジスタのソース領域及びドレイン領域
をも同時に形成する。

【００２５】この後、通常の製造プロセスに従って、半
導体基板２０１上に所定の層間絶縁膜及び多層配線を形
成することにより、メモリセルとＭＯＳトランジスタと
を同一の半導体基板２０１上に形成した半導体装置を実
現できる。

【００２６】ところが、このような製造方法では、前述
した問題に加え、図５８（ｆ）に示す熱酸化膜２０７の
形成工程において、半導体基板２０１と浮遊ゲート電極
２０８との間でトンネル酸化膜となる熱酸化膜２０７が
ＭＯＳトランジスタのゲート電極の上面及び側面にも形
成されてしまうため、該熱酸化膜２０７におけるゲート
電極を覆う部分を除去する必要が生じる。

【００２７】ここで、ＭＯＳトランジスタのゲート電極
は一般に多結晶シリコンからなり、ゲート酸化膜及びＭ
ＯＳトランジスタのソース領域及びドレイン領域を保護
している膜はシリコン酸化膜である。従って、熱酸化膜
２０７を多結晶シリコンからなるゲート電極から選択的
に除去するには、ＭＯＳトランジスタに対してもエッチ
ング速度を高精度に制御しなければならず、それだけ半
導体装置の製造に困難さが増すことになる。

【００２８】例えば、フッ酸を用いたウェットエッチン
グにより、ＭＯＳトランジスタのゲート電極の熱酸化膜
２０７を除去すると、メモリセル部における制御ゲート
電極２０３の上面及び側面を覆う熱酸化膜２０７もエッ
チングされてしまい、さらには、制御ゲート電極２０３
に対してもエッチングが進行することによって、制御ゲ
ート電極２０３の性能が劣化する虞がある。

【００２９】その上、熱酸化膜２０７が除去された後、
前工程で形成したＭＯＳトランジスタのＬＤＤ領域やチ
ャネル領域に対してもエッチングが進行する虞がある。
これにより、例えば、チャネル領域の接合深さが浅くな
ってチャネル領域の抵抗が増加し、その結果、ソースド
レイン間の電流量が少なくなるため、ＭＯＳトランジス
タの駆動能力が低下する原因にもなる。

【００３０】また、従来のメモリセルとＭＯＳトランジ
スタとが同一の半導体基板上に形成された半導体装置の
うち、メモリセル部のみを図５８に示すスプリットゲー
ト型のメモリセルとする場合に、ＭＯＳトランジスタが
従来にはない熱履歴の影響を受けることになり、半導体
装置全体について設計変更を行なう必要が生じる。例え
ば、ＬＤＤ領域２０６を形成した後に熱酸化膜２０７を
形成するため、ＭＯＳトランジスタのＬＤＤ領域の注入
プロファイルが変化することにより、ＭＯＳトランジス
タの動作特性が変化してしまうため、ＬＤＤ領域のイオ
ン注入量等のプロセス条件を変更する必要が生じる。

【００３１】本発明は前記の問題に鑑み、スプリットゲ
ート型の不揮発性半導体記憶装置のメモリセルを確実に
形成できるようにすることを第１の目的とし、既存のメ
モリセルとＭＯＳトランジスタとを同一の半導体基板上
に形成する半導体記憶装置の製造工程を利用しながら、
既存のメモリセルを本発明のメモリセルに容易に置き換
えられると共に、本発明のメモリセルがＭＯＳトランジ
スタの動作特性に影響を与えないようにすることを第２
の目的とする。

【００３２】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明は、メモリセルを、制御ゲート電極の側
面に設けられ且つ該制御ゲート電極をエッチングから保
護する保護絶縁膜を有する構成とする。

【００３３】また、前記第２の目的を達成するため、本
発明は、不揮発性半導体記憶装置の製造方法を、最初に
第１の目的を達成する本発明のメモリセルを形成し、そ
の後トランジスタを形成することにより、メモリセルの
形成工程がトランジスタの動作特性に影響を与えないよ
うにする。

【００３４】具体的に、前記第１の目的を達成する本発
明の第１の不揮発性半導体記憶装置は、半導体基板上に
互いの側面を対向させるように設けられた制御ゲート電
極及び浮遊ゲート電極を有する不揮発性半導体記憶装置
を前提とし、半導体基板上に形成されたゲート絶縁膜
と、ゲート絶縁膜上に形成された制御ゲート電極と、制
御ゲート電極の両側面上に堆積されてなり、浮遊ゲート
電極が形成される際に制御ゲート電極を保護する保護絶
縁膜と、制御ゲート電極の一方の側面と保護絶縁膜を介
して対向し、制御ゲート電極と容量結合する浮遊ゲート
電極と、浮遊ゲート電極と半導体基板との間に形成され
たトンネル絶縁膜と、半導体基板における浮遊ゲート電
極の下側を含む領域に形成されたドレイン領域と、半導
体基板における制御ゲート電極に対してドレイン領域と
反対側の領域に形成されたソース領域とを備えている。

【００３５】第１の不揮発性半導体記憶装置によると、
制御ゲート電極の両側面上に堆積されてなり、浮遊ゲー
ト電極が形成される際に制御ゲート電極を保護する保護
絶縁膜を有しているため、浮遊ゲート電極のエッチング
等による形成時に制御ゲート電極の形状が損なわれるこ
とがないので、不揮発性半導体記憶装置のメモリセルを
確実に形成することができる。

【００３６】前記第１の目的を達成する本発明の第２の
不揮発性半導体記憶装置は、半導体基板上に互いの側面
を対向させるように設けられた制御ゲート電極及び浮遊
ゲート電極を有する不揮発性半導体記憶装置を前提と
し、半導体基板上に形成されたゲート絶縁膜と、ゲート
絶縁膜上に形成された制御ゲート電極と、制御ゲート電
極における浮遊ゲート電極と対向する側面上にのみ堆積
されてなり、浮遊ゲート電極が形成される際に制御ゲー
ト電極を保護する保護絶縁膜と、制御ゲート電極の側面
と保護絶縁膜を介して対向し、制御ゲート電極と容量結
合する浮遊ゲート電極と、浮遊ゲート電極と半導体基板
との間に形成されたトンネル絶縁膜と、半導体基板にお
ける浮遊ゲート電極の下側を含む領域に形成されたドレ
イン領域と、半導体基板における制御ゲート電極に対し
てドレイン領域と反対側の領域に形成されたソース領域
とを備えている。

【００３７】第２の不揮発性半導体記憶装置によると、
制御ゲート電極における浮遊ゲート電極と対向する側面
上にのみ堆積されてなり、浮遊ゲート電極が形成される
際に制御ゲート電極を保護する保護絶縁膜を有している
ため、制御ゲート電極は浮遊ゲート電極の形成時にその
形状が損なわれにくくなるので、不揮発性半導体記憶装
置のメモリセルを確実に形成することができる。

【００３８】前記第１の目的を達成する本発明の第３の
不揮発性半導体記憶装置は、半導体基板上に互いの側面
を対向させるように設けられた制御ゲート電極及び浮遊
ゲート電極を有する不揮発性半導体記憶装置を前提と
し、半導体基板上に形成されたゲート絶縁膜と、第１の
絶縁膜上に形成された制御ゲート電極と、制御ゲート電
極における浮遊ゲート電極と対向する側面と反対側の側
面上に堆積されてなり、浮遊ゲート電極が形成される際
に制御ゲート電極を保護する保護絶縁膜と、制御ゲート
電極における浮遊ゲート電極と対向する側面上に形成さ
れた容量絶縁膜と、制御ゲート電極の側面と容量絶縁膜
を介して対向し、制御ゲート電極と容量結合する浮遊ゲ
ート電極と、浮遊ゲート電極と半導体基板との間に形成
されたトンネル絶縁膜と、半導体基板における浮遊ゲー
ト電極の下側を含む領域に形成されたドレイン領域と、
半導体基板における制御ゲート電極に対してドレイン領
域と反対側の領域に形成されたソース領域とを備えてい
る。

【００３９】第３の不揮発性半導体記憶装置によると、
制御ゲート電極における浮遊ゲート電極と対向する側面
と反対側の側面上に堆積されてなり、浮遊ゲート電極が
形成される際に制御ゲート電極を保護する保護絶縁膜を
有しているため、制御ゲート電極は浮遊ゲート電極の形
成時にその形状が損なわれにくくなるので、不揮発性半
導体記憶装置のメモリセルを確実に形成することができ
る。

【００４０】ここで、第３の不揮発性半導体記憶装置に
おいて、容量絶縁膜の膜厚が均一であることが好まし
い。

【００４１】また、第１〜第３の不揮発性半導体記憶装
置において、保護絶縁膜の膜厚が均一であることが好ま
しい。

【００４２】また、第１〜第３の不揮発性半導体記憶装
置において、ゲート絶縁膜の膜厚が均一であることが好
ましい。

【００４３】また、第１〜第３の不揮発性半導体記憶装
置において、トンネル絶縁膜の膜厚が均一であることが
好ましい。

【００４４】第１〜第３の不揮発性半導体記憶装置は、
制御ゲート電極と保護絶縁膜との間に形成された絶縁膜
をさらに備えていることが好ましい。

【００４５】第１〜第３の不揮発性半導体記憶装置にお
いて、保護絶縁膜は組成が互いに異なる複数の絶縁膜が
積層された積層体からなることが好ましい。

【００４６】また、第１〜第３の不揮発性半導体記憶装
置において、半導体基板が、浮遊ゲート電極が跨ぐよう
に形成された段差部を有していることが好ましい。

【００４７】前記第１の目的を達成する本発明の第１の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、該第１の絶縁膜上に形成し
た導体膜をパターニングすることにより、導体膜から制
御ゲート電極を形成する制御ゲート電極形成工程と、半
導体基板の上に制御ゲート電極を含む全面にわたって第
２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第２の
絶縁膜における制御ゲート電極の両側面上の部分を残す
ように除去することにより、第２の絶縁膜から制御ゲー
ト電極を保護する保護絶縁膜を形成する保護絶縁膜堆積
工程と、第１の絶縁膜における制御ゲート電極の下側部
分を残すように除去することにより、第１の絶縁膜から
ゲート絶縁膜を形成するゲート絶縁膜形成工程と、半導
体基板上にトンネル絶縁膜となる第３の絶縁膜を形成す
るトンネル絶縁膜形成工程と、制御ゲート電極の一方の
側面と保護絶縁膜を介して容量結合し且つ半導体基板と
トンネル絶縁膜を介して対向する浮遊ゲート電極を自己
整合的に形成する浮遊ゲート電極形成工程と、制御ゲー
ト電極及び浮遊ゲート電極をマスクとして、半導体基板
に対して不純物注入を行なうことにより、半導体基板に
ソース領域及びドレイン領域を形成するソースドレイン
形成工程とを備えている。

【００４８】第１の不揮発性半導体記憶装置の製造方法
によると、ゲート電極を覆う第２の絶縁膜に対して、該
第２の絶縁膜における制御ゲート電極の両側面上の部分
を残すように除去することにより、第２の絶縁膜から制
御ゲート電極を保護する保護絶縁膜を形成するため、制
御ゲート電極の一方の側面と保護絶縁膜を介して容量結
合し且つ半導体基板とトンネル絶縁膜を介して対向する
浮遊ゲート電極を自己整合的に形成する際に、制御ゲー
ト電極の両側面が容量絶縁膜を兼ねる保護絶縁膜に覆わ
れているので、制御ゲート電極がエッチングによるダメ
ージを防止でき、その結果、不揮発性半導体記憶装置の
メモリセルを確実に形成することができる。

【００４９】前記第１の目的を達成する本発明の第２の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、該第１の絶縁膜上に形成し
た導体膜をパターニングすることにより、導体膜から制
御ゲート電極を形成する制御ゲート電極形成工程と、半
導体基板の上に制御ゲート電極を含む全面にわたって第
２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第１の
絶縁膜上で且つ第２の絶縁膜における制御ゲート電極の
側面上にサイドウォールを形成するサイドウォール形成
工程と、サイドウォール及び制御ゲート電極をマスクと
して、第１の絶縁膜及び第２の絶縁膜に対してエッチン
グを行なうことにより、制御ゲート電極の下側に第１の
絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲー
ト電極の両側面上に第２の絶縁膜からなり制御ゲート電
極を保護する保護絶縁膜を形成する保護絶縁膜形成工程
と、サイドウォールを除去した後、半導体基板が露出し
た領域上にトンネル絶縁膜となる第３の絶縁膜を形成す
るトンネル絶縁膜形成工程と、制御ゲート電極の一方の
側面と保護絶縁膜を介して容量結合し且つ半導体基板と
トンネル絶縁膜を介して対向する浮遊ゲート電極を自己
整合的に形成する浮遊ゲート電極形成工程と、制御ゲー
ト電極及び浮遊ゲート電極をマスクとして、半導体基板
に対して不純物注入を行なうことにより、半導体基板に
ソース領域及びドレイン領域を形成するソースドレイン
形成工程とを備えている。

【００５０】第２の不揮発性半導体記憶装置の製造方法
によると、サイドウォール及び制御ゲート電極をマスク
として、第１の絶縁膜及び第２の絶縁膜に対してエッチ
ングを行なうことにより、制御ゲート電極の下側に第１
の絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲ
ート電極の両側面上に第２の絶縁膜からなり制御ゲート
電極を保護する保護絶縁膜を形成するため、制御ゲート
電極の一方の側面と保護絶縁膜を介して容量結合し且つ
半導体基板とトンネル絶縁膜を介して対向する浮遊ゲー
ト電極を自己整合的に形成する際に、制御ゲート電極の
両側面が容量絶縁膜を兼ねる保護絶縁膜に覆われている
ので、制御ゲート電極がエッチングによるダメージを防
止でき、不揮発性半導体記憶装置のメモリセルを確実に
形成することができる。

【００５１】第２の不揮発性半導体記憶装置の製造方法
において、トンネル絶縁膜形成工程が、サイドウォール
を除去した後に、保護絶縁膜におけるサイドウォールの
底面により覆われていた部分を除去する工程を含むこと
が好ましい。このようにすると、保護絶縁膜のサイドウ
ォールの底面により覆われていた部分への電子又はホー
ルのトラップが抑制されるため、記憶素子に対する書き
込み動作又は消去動作の回数の増加による記憶素子の劣
化を抑制できる。

【００５２】この場合に、トンネル絶縁膜形成工程が、
保護絶縁膜におけるサイドウォールの底面により覆われ
ていた部分を除去した後に、ゲート絶縁膜におけるサイ
ドウォールの底面により覆われていた部分を除去する工
程を含むことが好ましい。このようにすると、ゲート絶
縁膜におけるサイドウォールの底面により覆われていた
部分への電子又はホールのトラップが抑制されるため、
記憶素子の書き込み特性及び消去特性の劣化を低減する
ことができる。

【００５３】また、第２の不揮発性半導体記憶装置の製
造方法は、保護絶縁膜形成工程とトンネル絶縁膜形成工
程との間に、サイドウォールをマスクとして、半導体基
板に対してエッチングを行なうことにより、半導体基板
の浮遊ゲート電極を形成する領域に該浮遊ゲート電極が
跨ぐ段差部を形成する工程をさらに備えていることが好
ましい。このようにすると、浮遊ゲート電極への電子の
注入効率が向上する。

【００５４】第１又は第２の不揮発性半導体記憶装置の
製造方法において、トンネル絶縁膜形成工程が、第３の
絶縁膜を保護絶縁膜上にも形成する工程を含むことが好
ましい。

【００５５】前記第１の目的を達成する本発明の第３の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、第１の絶縁膜上に形成した
導体膜をパターニングすることにより、導体膜から制御
ゲート電極を形成する制御ゲート電極形成工程と、半導
体基板の上に制御ゲート電極を含む全面にわたって第２
の絶縁膜を堆積する第２の絶縁膜堆積工程と、第２の絶
縁膜における制御ゲート電極の一方の側面上の部分を残
すように除去することにより、第２の絶縁膜から制御ゲ
ート電極の一方の側面を保護する保護絶縁膜を形成する
保護絶縁膜形成工程と、第１の絶縁膜における制御ゲー
ト電極の下側部分を残すように除去することにより、第
１の絶縁膜からゲート絶縁膜を形成するゲート絶縁膜形
成工程と、半導体基板上にトンネル絶縁膜となる第３の
絶縁膜を形成するトンネル絶縁膜形成工程と、制御ゲー
ト電極の側面と保護絶縁膜を介して容量結合し且つ半導
体基板とトンネル絶縁膜を介して対向する浮遊ゲート電
極を自己整合的に形成する浮遊ゲート電極形成工程と、
制御ゲート電極及び浮遊ゲート電極をマスクとして、半
導体基板に対して不純物注入を行なうことにより、半導
体基板にソース領域及びドレイン領域を形成するソース
ドレイン形成工程とを備えている。

【００５６】第３の不揮発性半導体記憶装置の製造方法
によると、第２の絶縁膜における制御ゲート電極の一方
の側面上の部分を残すように除去することにより、第２
の絶縁膜から制御ゲート電極の一方の側面を保護する保
護絶縁膜を形成するため、制御ゲート電極の側面と保護
絶縁膜を介して容量結合し且つ半導体基板とトンネル絶
縁膜を介して対向する浮遊ゲート電極を自己整合的に形
成する際に、制御ゲート電極の一側面が容量絶縁膜を兼
ねる保護絶縁膜に覆われているので、制御ゲート電極が
エッチングによるダメージを軽減でき、不揮発性半導体
記憶装置のメモリセルを確実に形成することができる。

【００５７】前記第１の目的を達成する本発明の第４の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、該第１の絶縁膜上に形成し
た導体膜をパターニングすることにより、導体膜から制
御ゲート電極を形成する制御ゲート電極形成工程と、半
導体基板の上に制御ゲート電極を含む全面にわたって第
２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第１の
絶縁膜上で且つ第２の絶縁膜における制御ゲート電極の
側面上にサイドウォールを形成するサイドウォール形成
工程と、サイドウォール及び制御ゲート電極をマスクと
して、第１の絶縁膜及び第２の絶縁膜に対してエッチン
グを行なうことにより、制御ゲート電極の下側に第１の
絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲー
ト電極の両側面上に第２の絶縁膜からなり制御ゲート電
極を保護する保護絶縁膜を形成する保護絶縁膜形成工程
と、サイドウォールを除去した後、制御ゲート電極の一
方の側面上の部分を残すように保護絶縁膜を除去する保
護絶縁膜除去工程と、半導体基板が露出した領域上にト
ンネル絶縁膜となる第３の絶縁膜を形成するトンネル絶
縁膜形成工程と、制御ゲート電極の側面と保護絶縁膜を
介して容量結合し且つ半導体基板とトンネル絶縁膜を介
して対向する浮遊ゲート電極を自己整合的に形成する浮
遊ゲート電極形成工程と、制御ゲート電極及び浮遊ゲー
ト電極をマスクとして、半導体基板に対して不純物注入
を行なうことにより、半導体基板にソース領域及びドレ
イン領域を形成するソースドレイン形成工程とを備えて
いる。

【００５８】第４の不揮発性半導体記憶装置の製造方法
によると、サイドウォール及び制御ゲート電極をマスク
として、第１の絶縁膜及び第２の絶縁膜に対してエッチ
ングを行なうことにより、制御ゲート電極の下側に第１
の絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲ
ート電極の両側面上に第２の絶縁膜からなり制御ゲート
電極を保護する保護絶縁膜を形成し、サイドウォールを
除去した後、制御ゲート電極の一方の側面上部分を残す
ように保護絶縁膜を除去するため、制御ゲート電極の側
面と保護絶縁膜を介して容量結合し且つ半導体基板とト
ンネル絶縁膜を介して対向する浮遊ゲート電極を自己整
合的に形成する際に、制御ゲート電極の一側面が容量絶
縁膜を兼ねる保護絶縁膜に覆われているので、制御ゲー
ト電極がエッチングによるダメージを軽減でき、不揮発
性半導体記憶装置のメモリセルを確実に形成することが
できる。

【００５９】第４の不揮発性半導体記憶装置の製造方法
において、保護絶縁膜除去工程が、サイドウォールを除
去した後に、保護絶縁膜におけるサイドウォールの底面
により覆われていた部分を除去する工程を含むことが好
ましい。

【００６０】この場合に、保護絶縁膜除去工程が、保護
絶縁膜におけるサイドウォールの底面により覆われてい
た部分を除去した後に、ゲート絶縁膜におけるサイドウ
ォールの底面により覆われていた部分を除去する工程を
含むことが好ましい。

【００６１】第３又は第４の不揮発性半導体記憶装置の
製造方法は、保護絶縁膜形成工程と保護絶縁膜除去工程
との間に、サイドウォールをマスクとして、半導体基板
に対してエッチングを行なうことにより、半導体基板の
浮遊ゲート電極を形成する領域に該浮遊ゲート電極が跨
ぐ段差部を形成する工程をさらに備えていることが好ま
しい。

【００６２】また、第３又は第４の不揮発性半導体記憶
装置の製造方法において、トンネル絶縁膜形成工程が、
第３の絶縁膜を保護絶縁膜上にも形成する工程を含むこ
とが好ましい。

【００６３】また、第１〜第４の不揮発性半導体記憶装
置の製造方法は、制御ゲート電極形成工程と第２の絶縁
膜堆積工程との間に、加熱した半導体基板上に水素と酸
素とを導入し、導入された水素及び酸素から半導体基板
上で水蒸気を発生させることにより、制御ゲート電極の
側部に絶縁膜を形成する工程をさらに備えていることが
好ましい。

【００６４】この場合に、保護絶縁膜形成工程が、保護
絶縁膜を組成が互いに異なる複数の絶縁膜を積層して形
成することが好ましい。

【００６５】また、第１〜第４の不揮発性半導体記憶装
置の製造方法において、トンネル絶縁膜形成工程が、加
熱した半導体基板上に水素と酸素とを導入し、導入され
た水素及び酸素から半導体基板上で水蒸気を発生させる
ことによりトンネル絶縁膜を形成すると共に、保護絶縁
膜の表面に該保護絶縁膜の組成と異なる絶縁膜を形成す
る工程を含むことが好ましい。

【００６６】前記第１の目的を達成する本発明の第５の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、該第１の絶縁膜上に形成し
た導体膜をパターニングすることにより、導体膜から制
御ゲート電極を形成する制御ゲート電極形成工程と、半
導体基板の上に制御ゲート電極を含む全面にわたって第
２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第２の
絶縁膜における制御ゲート電極の両側面のうち浮遊ゲー
ト電極が形成される側と反対側の側面上の部分を残すよ
うに除去することにより、第２の絶縁膜から制御ゲート
電極を保護する保護絶縁膜を形成する保護絶縁膜形成工
程と、第１の絶縁膜における制御ゲート電極の下側部分
を残すように除去することにより、第１の絶縁膜からゲ
ート絶縁膜を形成するゲート絶縁膜形成工程と、制御ゲ
ート電極における浮遊ゲート電極が形成される側の側面
上に容量絶縁膜を形成する容量絶縁膜形成工程と、半導
体基板の上にトンネル絶縁膜を形成するトンネル絶縁膜
形成工程と、制御ゲート電極の側面と容量絶縁膜を介し
て容量結合し且つ半導体基板とトンネル絶縁膜を介して
対向する浮遊ゲート電極を自己整合的に形成する浮遊ゲ
ート電極形成工程と、制御ゲート電極及び浮遊ゲート電
極をマスクとして、半導体基板に対して不純物注入を行
なうことにより、半導体基板にソース領域及びドレイン
領域を形成するソースドレイン形成工程とを備えてい
る。

【００６７】第５の不揮発性半導体記憶装置の製造方法
によると、第２の絶縁膜における制御ゲート電極の両側
面のうち浮遊ゲート電極が形成される側と反対側の側面
上の部分を残すように除去することにより、第２の絶縁
膜から制御ゲート電極を保護する保護絶縁膜を形成する
ため、制御ゲート電極の側面と容量絶縁膜を介して容量
結合し且つ半導体基板とトンネル絶縁膜を介して対向す
る浮遊ゲート電極を自己整合的に形成する際に、制御ゲ
ート電極の浮遊ゲート電極と反対側の側面が保護絶縁膜
に覆われているので、制御ゲート電極がエッチングによ
るダメージを防止でき、不揮発性半導体記憶装置のメモ
リセルを確実に形成することができる。

【００６８】前記第１の目的を達成する本発明の第６の
不揮発性半導体記憶装置の製造方法は、半導体基板上に
第１の絶縁膜を形成した後、該第１の絶縁膜上に形成し
た導体膜をパターニングすることにより、導体膜から制
御ゲート電極を形成する制御ゲート電極形成工程と、半
導体基板の上に制御ゲート電極を含む全面にわたって第
２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第１の
絶縁膜上で且つ第２の絶縁膜における制御ゲート電極の
側面上にサイドウォールを形成するサイドウォール形成
工程と、サイドウォール及び制御ゲート電極をマスクと
して、第１の絶縁膜及び第２の絶縁膜に対してエッチン
グを行なうことにより、制御ゲート電極の下側に第１の
絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲー
ト電極の両側面上に第２の絶縁膜からなり制御ゲート電
極を保護する保護絶縁膜を形成する保護絶縁膜形成工程
と、サイドウォールを除去した後、制御ゲート電極の両
側面上の保護絶縁膜のうち浮遊ゲート電極が形成される
側の保護絶縁膜を除去する保護絶縁膜除去工程と、制御
ゲート電極における浮遊ゲート電極が形成される側の側
面上に容量絶縁膜を形成する容量絶縁膜形成工程と、半
導体基板が露出した領域上にトンネル絶縁膜を形成する
トンネル絶縁膜形成工程と、制御ゲート電極の側面と容
量絶縁膜を介して容量結合し且つ半導体基板とトンネル
絶縁膜を介して対向する浮遊ゲート電極を自己整合的に
形成する浮遊ゲート形成工程と、制御ゲート電極及び浮
遊ゲート電極をマスクとして、半導体基板に対して不純
物注入を行なうことにより、半導体基板にソース領域及
びドレイン領域を形成するソースドレイン形成工程とを
備えている。

【００６９】第６の不揮発性半導体記憶装置の製造方法
によると、サイドウォール及び制御ゲート電極をマスク
として、第１の絶縁膜及び第２の絶縁膜に対してエッチ
ングを行なうことにより、制御ゲート電極の下側に第１
の絶縁膜からなるゲート絶縁膜を形成すると共に制御ゲ
ート電極の両側面上に第２の絶縁膜からなり制御ゲート
電極を保護する保護絶縁膜を形成し、サイドウォールを
除去した後、制御ゲート電極の両側面上の保護絶縁膜の
うち浮遊ゲート電極が形成される側の保護絶縁膜を除去
するため、制御ゲート電極の側面と容量絶縁膜を介して
容量結合し且つ半導体基板とトンネル絶縁膜を介して対
向する浮遊ゲート電極を自己整合的に形成する際に、制
御ゲート電極の浮遊ゲート電極と反対側の側面が保護絶
縁膜に覆われているので、制御ゲート電極がエッチング
によるダメージを軽減でき、不揮発性半導体記憶装置の
メモリセルを確実に形成することができる。

【００７０】第６の不揮発性半導体記憶装置の製造方法
において、保護絶縁膜除去工程が、サイドウォールを除
去した後に、保護絶縁膜におけるサイドウォールの底面
により覆われていた部分を除去する工程を含むことが好
ましい。

【００７１】この場合に、保護絶縁膜除去工程が、保護
絶縁膜におけるサイドウォールの底面により覆われてい
た部分を除去した後に、ゲート絶縁膜におけるサイドウ
ォールの底面により覆われていた部分を除去する工程を
含むことが好ましい。

【００７２】また、第６の不揮発性半導体記憶装置の製
造方法は、保護絶縁膜形成工程と保護絶縁膜除去工程と
の間に、サイドウォールをマスクとして、半導体基板に
対してエッチングを行なうことにより、半導体基板の浮
遊ゲート電極を形成する領域に該浮遊ゲート電極が跨ぐ
段差部を形成する工程をさらに備えていることが好まし
い。

【００７３】第５又は第６の不揮発性半導体記憶装置の
製造方法において、容量絶縁膜形成工程とトンネル絶縁
膜形成工程とが同時に進行する同一の工程からなること
が好ましい第５又は第６の不揮発性半導体記憶装置の製
造方法において、容量絶縁膜形成工程又はトンネル絶縁
膜形成工程が、加熱した半導体基板上に水素と酸素とを
導入し、導入された水素及び酸素から半導体基板上で水
蒸気を発生させることにより、容量絶縁膜又はトンネル
絶縁膜を形成する工程を含むことが好ましい。

【００７４】また、第１〜第６の不揮発性半導体記憶装
置の製造方法において、第２の絶縁膜は組成が互いに異
なる複数の絶縁膜を積層した積層体からなることが好ま
しい。

【００７５】前記第２の目的を達成するため、第１〜第
６の不揮発性半導体記憶装置の製造方法は、半導体基板
が、ソース領域及びドレイン領域を含む記憶回路形成領
域と、制御ゲート電極、浮遊ゲート電極、ソース領域又
はドレイン領域に対する駆動信号を生成して出力する電
界効果型トランジスタを含む周辺回路を形成する周辺回
路形成領域とを有しており、記憶回路形成領域における
ソース領域及びドレイン領域を形成するよりも後に、周
辺回路形成領域における電界効果型トランジスタを形成
する工程を備えていることが好ましい。

【００７６】このようにすると、本発明のメモリセルが
周辺回路を構成する電界効果型トランジスタの動作特性
に影響を与えることがないので、所望の特性を有する不
揮発性半導体記憶装置を実現できる。

【００７７】この場合に、記憶回路形成領域における制
御ゲート電極を形成する工程が、導体膜を第１の絶縁膜
上に形成する際に、電界効果型トランジスタのゲート電
極形成用の導体膜をも同時に形成する工程を含むことが
好ましい。このようにすると、周辺回路の電界効果トラ
ンジスタを完成させる工程をメモリセルの作製工程より
も後とするものの、ゲート電極形成用の導体膜を記憶回
路形成領域に形成する際に同時に形成しておくため、電
界効果トランジスタの動作特性に影響を与えることな
く、電界効果型トランジスタ用の導体膜形成工程を省略
でき、プロセスを簡略化することができる。

【００７８】また、この場合に、記憶回路形成領域にお
ける制御ゲート電極を形成する工程が、導体膜をパター
ニングする際に、電界効果型トランジスタのゲート電極
形成用の導体膜をも同時にパターニングする工程を含む
ことが好ましい。このようにすると、電界効果トランジ
スタの動作特性に影響を与えることなく、電界効果型ト
ランジスタ用のゲート電極のパターニング工程を省略で
き、プロセスを簡略化することができる。

【００７９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る不揮発性半導体記憶装置及びその製造
方法について図面を参照しながら説明する。

【００８０】まず、不揮発性半導体記憶装置の一記憶素
子（メモリセル）について説明する。

【００８１】図１は第１の実施形態に係る不揮発性半導
体記憶装置の一記憶素子の断面構成を示している。図１
に示すように、例えば、ｐ型シリコンからなる半導体基
板１１上に、膜厚が約１３．５ｎｍのゲート酸化膜１２
を介して、ｎ型多結晶シリコンからなる制御ゲート電極
１３が形成されている。制御ゲート電極１３の両側面上
には、膜厚が７ｎｍ程度のシリコン酸化膜若しくはシリ
コン窒化膜又はこれらの積層体が堆積されてなり、浮遊
ゲート電極１５が形成される際に制御ゲート電極１３を
保護する保護絶縁膜１４が形成されている。制御ゲート
電極１３の一方の側面上には、保護絶縁膜１４を介して
対向し且つ制御ゲート電極１３と容量結合する浮遊ゲー
ト電極１５が形成されている。ここで、保護絶縁膜１４
における浮遊ゲート電極１５と対向する部分は容量絶縁
膜として機能する。

【００８２】半導体基板１１と浮遊ゲート電極１５との
間には、膜厚が９ｎｍ程度のトンネル絶縁膜１６が形成
されている。

【００８３】半導体基板１１における浮遊ゲート電極１
５の下側を含む領域には、ｎ型のドレイン領域１１ｂが
形成され、半導体基板１１における制御ゲート電極１３
に対してドレイン領域１１ｂと反対側の領域には、ｎ型
のソース領域１１ａが形成されている。

【００８４】以下、前記のように構成された一記憶素子
と該記憶素子を駆動する周辺回路のＭＯＳトランジスタ
及び抵抗素子等とを含む不揮発性半導体記憶装置の製造
方法について図面を参照しながら詳細に説明する。

【００８５】図２〜図１４は第１の実施形態に係る不揮
発性半導体記憶装置の製造方法の工程順の断面構成を示
している。

【００８６】ここでは、例えば、ｐ型不純物濃度が５×
１０¹⁵ｃｍ^-3〜５×１０¹⁶ｃｍ^-3程度のｐ型半導体領域
を含む単結晶シリコンからなる半導体基板２１を用い
る。

【００８７】（１）素子分離領域の形成 最初に、半導体基板２１の上部に記憶素子やＭＯＳトラ
ンジスタ等の素子同士を互いに絶縁分離する素子分離領
域を形成する。

【００８８】具体的には、まず、温度が約９００℃の酸
素雰囲気で半導体基板２１を熱酸化することにより、半
導体基板２１の主面上に膜厚が約１０ｎｍの第１の熱酸
化膜２２を形成する。続いて、プラズマ気相成長（プラ
ズマＣＶＤ（plasma Chemical Vapor Deposition))法を
用いて、モノシラン（ＳｉＨ₄ ）、アンモニア（ＮＨ
₃ ）及び窒素（Ｎ₂ ）を約７６０℃の温度で反応させ
て、第１の熱酸化膜２２上に膜厚が約１５０ｎｍの第１
のシリコン窒化（Ｓｉ_xＮ_y）膜２３を堆積する。

【００８９】続いて、図２（ａ）に示すように、堆積し
た第１のシリコン窒化膜２３の上に、フォトリソグラフ
ィ法により複数の素子分離領域がパターニングされたレ
ジスト膜からなるマスクパターン１０１を形成し、形成
したマスクパターン１０１を用いて、第１のシリコン窒
化膜２３、第１の熱酸化膜２２及び半導体基板２１に対
して異方性のドライエッチングを行なうことにより、第
１のシリコン窒化膜２３の上面からの深さが約４００ｎ
ｍの複数の素子分離溝２１ａを形成する。この複数の素
子分離溝２１ａを形成することにより、記憶回路形成領
域１には記憶素子部３を形成すると共に、周辺回路形成
領域２には、低電圧ｎ型チャネルトランジスタ部４、低
電圧ｐ型チャネルトランジスタ部５、高電圧ｎ型チャネ
ルトランジスタ部６、高電圧ｐ型チャネルトランジスタ
部７、抵抗素子部８及び容量素子部９がそれぞれ形成さ
れる。ここで、低電圧トランジスタ部４、５には駆動電
圧が１．８Ｖ程度のロジック用トランジスタが形成さ
れ、高電圧トランジスタ部６、７には駆動電圧が６Ｖ程
度の高耐圧のトランジスタが形成される。なお、図２
（ａ）に示される領域は、記憶回路形成領域１と周辺回
路形成領域２とが混在した領域である。続いて、マスク
パターン１０１を除去した後、温度が約９００℃の酸素
雰囲気で半導体基板２１を熱酸化することにより、素子
分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化
膜（図示せず）を形成する。これにより、半導体基板２
１と素子分離溝２１ａとの界面が酸化膜のうちで最も良
質な熱酸化膜により覆われるため、各素子の動作及び長
期信頼性を向上させることができる。

【００９０】次に、図２（ｂ）に示すように、減圧気相
成長（減圧ＣＶＤ）法を用いて、温度が約７６０℃で且
つ圧力が約２０×１３３．３ｍＰａでモノシラン（Ｓｉ
Ｈ₄）を熱分解させることにより、第１のシリコン窒化
膜２３上に素子分離溝２１ａが充填されるように全面に
わたって、膜厚が約７００ｎｍの第１のシリコン酸化膜
２４Ａを堆積する。この際、図示はしていないが、第１
のシリコン酸化膜２４Ａの上面における第１のシリコン
窒化膜２３の上方の領域が他の領域と比べて凸状に盛り
上がる。続いて、堆積した第１のシリコン酸化膜２４Ａ
上に各素子分離溝２１ａの上方の領域をマスクするマス
クパターン１０２を形成し、形成したマスクパターン１
０２を用いて、第１のシリコン酸化膜２４Ａに対してフ
ッ酸による等方性エッチングを行なう。この等方性エッ
チングは、第１のシリコン酸化膜２４Ａの凸状部分が除
去されて該第１のシリコン酸化膜２４Ａの上面がほぼ平
坦となるまで行なう。

【００９１】次に、図２（ｃ）に示すように、マスクパ
ターン１０２を除去した後、化学機械研磨（ＣＭＰ(Che
mical Mechanical Polish)）法により、第１のシリコン
酸化膜２４Ａの上面を研磨して該第１のシリコン酸化膜
２４Ａの素子分離溝２１ａに充填された部分を残すこと
により、各素子分離溝２１ａに素子分離領域２４Ｂを形
成する。

【００９２】（２）ウェル領域の形成 次に、各素子のウェル領域を形成する。

【００９３】まず、記憶回路形成領域１の素子分離耐圧
を向上するため、半導体基板２１における記憶回路形成
領域１の記憶素子部３及び周辺回路形成領域２の抵抗素
子部８に深いｎ型ウェル領域２５を形成する。具体的に
は、図３（ａ）に示すように、第１の熱酸化膜２２上
に、記憶素子部３及び抵抗素子部８の上に開口部を持つ
マスクパターン１０３を形成し、形成したマスクパター
ン１０３を用いて、注入エネルギーが約１２００ｋｅＶ
で注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹³ｃ
ｍ^-2程度のヒ素（Ａｓ）イオン又はリン（Ｐ）イオンを
半導体基板２１にイオン注入することにより、半導体基
板２１の記憶素子部３及び抵抗素子部８に深いｎ型ウェ
ル領域２５を形成する。

【００９４】次に、図３（ｂ）に示すように、マスクパ
ターン１０３を除去した後、第１の熱酸化膜２２上に、
低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャ
ネルトランジスタ部７及び容量素子部９の上に開口部を
持つマスクパターン１０４を形成し、形成したマスクパ
ターン１０４を用いて、注入エネルギーが約３００ｋｅ
Ｖで注入ドーズ量が０．５×１０¹³ｃｍ^-2〜１×１０¹⁴
ｃｍ^-2程度のリン（Ｐ）イオンを半導体基板２１にイオ
ン注入することにより、半導体基板２１の低電圧ｐ型チ
ャネルトランジスタ部５、高電圧ｐ型チャネルトランジ
スタ部７及び容量素子部９にｎ型ウェル領域２６を形成
する。

【００９５】次に、図３（ｃ）に示すように、マスクパ
ターン１０４を除去した後、第１の熱酸化膜２２上に、
記憶素子部３、低電圧ｎ型チャネルトランジスタ部４、
高電圧ｎ型チャネルトランジスタ部６及び抵抗素子部８
の上に開口部を持つマスクパターン１０５を形成し、形
成したマスクパターン１０５を用いて、注入エネルギー
が約３００ｋｅＶで注入ドーズ量が０．５×１０¹³ｃｍ
^-2〜１×１０¹⁴ｃｍ^-2程度のホウ素（Ｂ）イオンを半導
体基板２１にイオン注入して、半導体基板２１の記憶素
子部３、低電圧ｎ型チャネルトランジスタ部４、高電圧
ｎ型チャネルトランジスタ部６及び抵抗素子部８にｐ型
ウェル領域２７を形成する。

【００９６】（３）ゲート酸化膜の形成 次に、記憶素子及びトランジスタの各素子ごとに耐圧が
異なるゲート酸化膜を形成する。

【００９７】具体的には、まず、マスクパターン１０５
を除去した後、半導体基板２１の主面上の第１の熱酸化
膜２２をフッ酸のウェットエッチングにより除去する。
続いて、温度が約８５０℃の酸素雰囲気で半導体基板２
１を熱酸化することにより、半導体基板２１の主面上に
膜厚が約１５ｎｍの第２の熱酸化膜２８を形成する。

【００９８】続いて、図４（ａ）に示すように、第２の
熱酸化膜２８の記憶回路形成領域１をマスクするマスク
パターン１０６を用いて、フッ酸のウェットエッチング
により半導体基板２１上における周辺回路形成領域２の
第２の熱酸化膜２８を除去する。

【００９９】次に、図４（ｂ）に示すように、マスクパ
ターン１０６を用いて、温度が約８５０℃の酸素雰囲気
で半導体基板２１を熱酸化することにより、半導体基板
２１上の周辺回路形成領域２に膜厚が約７．５ｎｍの第
３の熱酸化膜２９を形成する。

【０１００】次に、図４（ｃ）に示すように、マスクパ
ターン１０６を除去した後、第２の熱酸化膜２８及び第
３の熱酸化膜２９上に、低電圧ｎ型チャネルトランジス
タ部４及び低電圧ｐ型チャネルトランジスタ部５を開口
するマスクパターン１０７を形成し、形成したマスクパ
ターン１０７を用いて、フッ酸のウェットエッチングに
より半導体基板２１上の第３の熱酸化膜２９を除去す
る。続いて、マスクパターン１０７を用いて、温度が約
８５０℃の酸素雰囲気で半導体基板２１を熱酸化するこ
とにより、半導体基板２１上の低電圧ｎ型チャネルトラ
ンジスタ部４及び低電圧ｐ型チャネルトランジスタ部５
に膜厚が約３．５ｎｍの第４の熱酸化膜３０を形成す
る。

【０１０１】以上の工程により、半導体基板２１上にお
ける記憶素子部３には膜厚が約１３．５ｎｍで耐圧が約
１０Ｖの記憶素子用ゲート酸化膜である第２の熱酸化膜
２８が形成され、半導体基板２１上における高電圧ｎ型
チャネルトランジスタ部６及び高電圧ｐ型チャネルトラ
ンジスタ部７には膜厚が約８．５ｎｍで耐圧が約７Ｖの
高耐圧用ゲート酸化膜である第３の熱酸化膜２９が形成
され、半導体基板２１上における低電圧ｎ型チャネルト
ランジスタ部４及び低電圧ｐ型チャネルトランジスタ部
５には膜厚が約３．５ｎｍで耐圧が約４Ｖの低耐圧用ゲ
ート酸化膜である第４の熱酸化膜３０が形成される。

【０１０２】（４）記憶素子の形成 まず、図５（ａ）に示すように、マスクパターン１０７
を除去した後、例えばＣＶＤ法を用いて、第１の熱酸化
膜２８、第２の熱酸化膜２９及び第３の熱酸化膜３０の
上に全面にわたって膜厚が約２００ｎｍのノンドープの
多結晶シリコン膜３１を堆積する。

【０１０３】次に、図５（ｂ）に示すように、多結晶シ
リコン膜３１上に、記憶素子部３、低電圧ｎ型チャネル
トランジスタ部４、高電圧ｎ型チャネルトランジスタ部
６及び抵抗素子部８の上に開口部を持つマスクパターン
１０８を形成し、形成したマスクパターン１０８を用い
て、注入エネルギーが約１０ｋｅＶで注入ドーズ量が
０．５×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度のリン
（Ｐ）イオンを多結晶シリコン膜３１にイオン注入し
て、多結晶シリコン膜３１の記憶素子部３、低電圧ｎ型
チャネルトランジスタ部４、高電圧ｎ型チャネルトラン
ジスタ部６及び抵抗素子部８の導電型をｎ型にする。

【０１０４】次に、図５（ｃ）に示すように、マスクパ
ターン１０８を除去した後、プラズマＣＶＤ法により、
多結晶シリコン膜３１上に全面にわたって膜厚が約１０
０ｎｍの第２のシリコン窒化膜３２を堆積する。

【０１０５】次に、図６（ａ）及び図６（ｂ）に示すよ
うに、第２のシリコン窒化膜３２の上に、記憶素子の制
御ゲート電極形成用パターンであるマスクパターン１０
９を用いて、第２のシリコン窒化膜３２及び多結晶シリ
コン膜３１に対してドライエッチングを順次行なって、
上面が第２のシリコン窒化膜３２により覆われたｎ型の
多結晶シリコン膜からなる制御ゲート電極３１Ａを形成
する。

【０１０６】次に、図６（ｃ）に示すように、マスクパ
ターン１０９を除去した後、半導体基板２１上に、記憶
素子部３のドレイン形成領域及び制御ゲート電極３１Ａ
のドレイン領域側の上に開口部を持つマスクパターン１
１０を形成し、形成したマスクパターン１１０を用い
て、例えば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程
度で注入ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度
のホウ素（Ｂ）イオンを半導体基板２１にイオン注入す
ることにより、表面近傍の不純物濃度が５×１０ ¹⁶ｃｍ
^-3〜１×１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の
低濃度ｐ型不純物拡散領域３３を形成する。なお、第２
の熱酸化膜２８における第１の低濃度ｐ型不純物拡散領
域３３の上側部分を、あらかじめフッ酸によるウェット
エッチングで除去しておき、その後、前述した注入条件
でホウ素（Ｂ）イオンの注入を行なってもよい。

【０１０７】次に、図７（ａ）に示すように、マスクパ
ターン１１０を除去した後、ＣＶＤ法により半導体基板
２１上に第２のシリコン窒化膜３２及び制御ゲート電極
３１Ａを含む全面にわたって、膜厚がそれぞれ約５ｎｍ
〜１０ｎｍの第２のシリコン酸化膜３４及び第３のシリ
コン窒化膜３５を順次堆積する。

【０１０８】次に、ＣＶＤ法により、第３のシリコン窒
化膜３５の上に全面にわたって膜厚が４０ｎｍ〜１００
ｎｍ程度のＢＰＳＧからなる絶縁膜を堆積する。その
後、図７（ｂ）に示すように、堆積した絶縁膜に対して
異方性のエッチバックを行ない、さらに、第３のシリコ
ン窒化膜３５、第２のシリコン酸化膜３４及び第２の熱
酸化膜２８を除去して半導体基板２１を露出させること
により、制御ゲート電極３１Ａの側面上に、第２のシリ
コン酸化膜３４及び第３のシリコン窒化膜３５からなる
保護絶縁膜３６を介在させたサイドウォール３７を形成
する。

【０１０９】次に、図７（ｃ）に示すように、半導体基
板２１上に、記憶回路形成領域１におけるドレイン領域
及び制御ゲート電極３１Ａのドレイン領域側に開口部を
持つマスクパターン１１１を形成し、形成したマスクパ
ターン１１１、制御ゲート３１Ａ及びサイドウォール３
７を用いて、反応イオン性ドライエッチング（ＲＩＥ）
法により半導体基板２１に対してエッチングを行なっ
て、半導体基板２１の上部に深さが２５ｎｍ〜７５ｎｍ
程度の凹部２１ｂを形成する。なお、このエッチング
は、ＲＩＥ法に代えてＣＤＥ（Chemical Dry Etching）
法により行なってもよい。

【０１１０】次に、図８（ａ）に示すように、マスクパ
ターン１１１を用いて、注入エネルギーが約１０ｋｅＶ
〜３０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０¹⁴
ｃｍ ^-2程度の比較的に低ドーズ量のホウ素（Ｂ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、第
１の低濃度ｐ型不純物拡散領域３３よりもやや深い接合
を持つ第２の低濃度ｐ型不純物拡散領域（図示せず）を
形成する。続いて、マスクパターン１１１を用いて、注
入エネルギーが約２０ｋｅＶ〜５０ｋｅＶで注入ドーズ
量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的に低ド
ーズ量のヒ素（Ａｓ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０ ¹⁹ｃｍ^-3程度で、接合深さが約４０ｎｍの浅い
低濃度ｎ型不純物拡散領域３８を形成する。

【０１１１】次に、図８（ｂ）に示すように、マスクパ
ターン１１１を除去し、さらに気相フッ酸を用いてサイ
ドウォール３７を除去した後、図８（ｃ）に示すよう
に、半導体基板２１を温度が約８５０℃の酸素雰囲気で
熱酸化することにより、半導体基板２１の凹部２１ｂの
露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形成
する。

【０１１２】次に、図９（ａ）に示すように、ＣＶＤ法
により、半導体基板２１上にゲート電極３１Ａ及び保護
絶縁膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２
００ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン
（以下、ＤＰ（Doped Poly Silicon）と略称する。）膜
４０を形成する。

【０１１３】次に、図９（ｂ）に示すように、半導体基
板２１上に、記憶回路形成領域１のドレイン領域及び制
御ゲート電極３１Ａのドレイン領域側の上に開口部を持
つマスクパターン１１２を形成し、形成したマスクパタ
ーン１１２を用いて、ＤＰ膜４０に対して異方性ドライ
エッチングによるエッチバックを行なって、制御ゲート
電極３１Ａの側面上に保護絶縁膜３６を介してサイドウ
ォール状ＤＰ膜４０Ａを形成する。具体的には、トンネ
ル絶縁膜３９が露出した時点でエッチングを停止して、
制御ゲート電極３１Ａのドレイン領域側の側面上に高さ
が制御ゲート電極３１Ａの高さの約８０％、ここでは約
１６０ｎｍのサイドウォール状ＤＰ膜４０Ａを半導体基
板２１の凹部２１ｂの段差部を跨ぐように形成する。

【０１１４】次に、図９（ｃ）に示すように、マスクパ
ターン１１２を除去した後、半導体基板２１上に記憶回
路形成領域１の各記憶素子ごとにサイドウォール状ＤＰ
膜４０Ａをマスクするマスクパターン１１３を形成し、
形成したマスクパターン１１３を用いたドライエッチン
グにより、サイドウォール状ＤＰ膜４０Ａから、記憶素
子ごとに分離され、さらに制御ゲート電極３１Ａのドレ
イン領域側の側面と保護絶縁膜３６を介して容量結合し
且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９
を介して対向する浮遊ゲート電極４０Ｂを自己整合的に
形成する。

【０１１５】次に、図１０（ａ）に示すように、マスク
パターン１１３を除去した後、浮遊ゲート電極４０Ｂを
マスクするマスクパターン１１４を形成し、ＣＦ₄ ガス
及び酸素ガスを用いたＣＤＥ法により、浮遊ゲート電極
４０Ｂを除くＤＰ膜４０を除去する。

【０１１６】次に、図１０（ｂ）に示すように、半導体
基板２１上に制御ゲート電極３１Ａ及び浮遊ゲート電極
４０Ｂを含む全面にわたって、膜厚が２０ｎｍ〜４０ｎ
ｍ程度の酸化シリコンからなり記憶素子を保護する保護
酸化膜４１を堆積する。

【０１１７】次に、図１０（ｃ）に示すように、半導体
基板２１上に記憶回路形成領域１の上に開口部を持つマ
スクパターン１１５を形成し、形成したマスクパターン
１１５、制御ゲート電極３１Ａ及び浮遊ゲート電極４０
Ｂをマスクとして、注入エネルギーが約５０ｋｅＶで注
入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2程度の比較
的に高ドーズ量のヒ素（Ａｓ）イオンを半導体基板２１
にイオン注入する。これにより、半導体基板２１の記憶
素子部３に、表面近傍のヒ素の不純物濃度が５×１０¹⁹
ｃｍ^-3〜１×１０²¹ｃｍ^-3程度のソース領域４２及びド
レイン領域４３が形成され、不揮発性半導体記憶素子が
完成する。

【０１１８】なお、第１の実施形態においては、半導体
基板２１における記憶素子部３の浮遊ゲート電極４０Ｂ
の下側に、ホットエレクトロンが浮遊ゲート電極４０Ｂ
に高効率で注入されるように浮遊ゲート電極４０Ｂが跨
ぐ段差部を設けているが、段差部を設けない構成であっ
てもよい。

【０１１９】（５）周辺回路形成領域の素子形成 次に、図１１（ａ）に示すように、マスクパターン１１
５を除去した後、図１１（ｂ）に示すように、半導体基
板２１上の記憶回路形成領域１をマスクしたマスクパタ
ーン１１６を用いて、ドライエッチングにより保護酸化
膜４１及び第２のシリコン窒化膜３２を除去する。

【０１２０】次に、図１１（ｃ）に示すように、マスク
パターン１１６を除去した後、多結晶シリコン膜３１上
に、低電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型
チャネルトランジスタ部７及び容量素子部９の上に開口
部を持つマスクパターン１１７を形成し、形成したマス
クパターン１１７を用いて、注入エネルギーが約１０ｋ
ｅＶで注入ドーズ量が０．５×１０¹⁵ｃｍ^-2〜５×１０
¹⁵ｃｍ^-2程度のホウ素（Ｂ）イオンを多結晶シリコン膜
３１にイオン注入して、多結晶シリコン膜３１の低電圧
ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネルト
ランジスタ部７及び容量素子部９の導電型をｐ型にす
る。

【０１２１】次に、図１２（ａ）に示すように、マスク
パターン１１７を除去した後、多結晶シリコン膜３１に
おける記憶回路形成領域１並びに周辺回路形成領域２の
ゲート電極形成部及び容量素子の上部電極形成部をマス
クしたマスクパターン１１８を用いて、多結晶シリコン
膜３１に対して異方性のドライエッチングを行なう。こ
れにより、低電圧ｎ型チャネルトランジスタ部４及び低
電圧ｐ型チャネルトランジスタ部５には第４の熱酸化膜
３０からなるゲート酸化膜を介してそれぞれがｎ型及び
ｐ型の多結晶シリコン膜３１からなるゲート電極３１Ｂ
が形成される。同様に、高電圧ｎ型チャネルトランジス
タ部６及び高電圧ｐ型チャネルトランジスタ部７には第
３の熱酸化膜２９からなるゲート酸化膜を介してそれぞ
れがｎ型及びｐ型の多結晶シリコン膜３１からなるゲー
ト電極３１Ｂが形成される。また、容量素子部９には、
半導体基板２１が下部電極となり、第３の熱酸化膜２９
が容量絶縁膜となり、ｎ型の多結晶シリコン膜３１が上
部電極３１Ｃとなる容量素子が形成される。

【０１２２】次に、図１２（ｂ）に示すように、マスク
パターン１１８を除去した後、半導体基板２１上に、高
電圧ｎ型チャネルトランジスタ部６の上に開口部を持つ
マスクパターン１１９を形成し、形成したマスクパター
ン１１９及びゲート電極３１Ｂをマスクとして、注入エ
ネルギーが約２０ｋｅＶで注入ドーズ量が５×１０¹²ｃ
ｍ^-2〜１×１０¹⁴ｃｍ^-2程度の比較的に低ドーズ量のヒ
素（Ａｓ）イオンを半導体基板２１にイオン注入して、
半導体基板２１の高電圧ｎ型チャネルトランジスタ部６
にｎ型ＬＤＤ（Lightly Doped Drain）領域４４を形成
する。

【０１２３】次に、図１２（ｃ）に示すように、マスク
パターン１１９を除去した後、半導体基板２１上に、低
電圧ｐ型チャネルトランジスタ部５、高電圧ｐ型チャネ
ルトランジスタ部７及び容量素子部９の上に開口部を持
つマスクパターン１２０を形成し、形成したマスクパタ
ーン１２０及びゲート電極３１Ｂをマスクとして、注入
エネルギーが約２０ｋｅＶで注入ドーズ量が５×１０¹²
ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度の比較的に低ドーズ量の
ホウ素（Ｂ）イオンを半導体基板２１にイオン注入し
て、半導体基板２１の低電圧ｐ型チャネルトランジスタ
部５及び高電圧ｐ型チャネルトランジスタ部７にｐ型Ｌ
ＤＤ領域４５を形成する。

【０１２４】次に、図１３（ａ）に示すように、マスク
パターン１２０を除去した後、半導体基板２１上に、低
電圧ｎ型チャネルトランジスタ部４の上に開口部を持つ
マスクパターン１２１を形成し、形成したマスクパター
ン１２１及びゲート電極３１Ｂをマスクとして、注入エ
ネルギーが約２０ｋｅＶで注入ドーズ量が５×１０¹²ｃ
ｍ^-2〜１×１０¹⁴ｃｍ^-2程度の比較的に低ドーズ量のヒ
素（Ａｓ）イオンを半導体基板２１にイオン注入して、
半導体基板２１の低電圧ｎ型チャネルトランジスタ部４
にｎ型ＬＤＤ領域４４を形成する。

【０１２５】次に、図１３（ｂ）に示すように、マスク
パターン１２１を除去した後、ＣＶＤ法を用いて半導体
基板２１上に各ＭＯＳトランジスタのゲート電極３１
Ｂ、制御ゲート電極３１Ａ及び浮遊ゲート電極４０Ｂ等
を含む全面にわたって膜厚が約１００ｎｍのシリコン酸
化膜を堆積し、堆積したシリコン酸化膜に対して異方性
エッチングによるエッチバックを行なって、各ゲート電
極３１Ｂの側面上にシリコン酸化膜からなるサイドウォ
ールスペーサ４６を形成する。

【０１２６】次に、図１３（ｃ）に示すように、半導体
基板２１上に、低電圧ｐ型チャネルトランジスタ部５及
び高電圧ｐ型チャネルトランジスタ部７の上に開口部を
持つマスクパターン１２２を形成し、形成したマスクパ
ターン１２２及びゲート電極３１Ｂをマスクとして、注
入エネルギーが約１００ｋｅＶで注入ドーズ量が０．５
×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程度の比較的に高ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入することにより、半導体基板２１の低電圧ｐ型チャ
ネルトランジスタ部５及び高電圧ｐ型チャネルトランジ
スタ部７に、表面近傍のホウ素の不純物濃度が５×１０
¹⁹ｃｍ^-3〜１×１０²¹ｃｍ^-3程度のｐ型ソースドレイン
領域４７を形成する。

【０１２７】次に、図１４（ａ）に示すように、マスク
パターン１２２を除去した後、半導体基板２１上に低電
圧ｐ型チャネルトランジスタ部５及び高電圧ｐ型チャネ
ルトランジスタ部７をマスクするマスクパターン１２３
を形成し、形成したマスクパターン１２３、ゲート電極
３１Ｂ、制御ゲート電極３１Ａ及び浮遊ゲート電極４０
Ｂをマスクとして、注入エネルギーが約１００ｋｅＶで
注入ドーズ量が５×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2程
度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入することにより、半導体基板２１
の低電圧ｎ型チャネルトランジスタ部４及び高電圧ｎ型
チャネルトランジスタ部６に、表面近傍のヒ素の不純物
濃度が５×１０¹⁹ｃｍ^-3〜１×１０²¹ｃｍ^-3程度のｎ型
ソースドレイン領域４８を形成する。

【０１２８】なお、記憶回路形成領域１に対してもイオ
ン注入を行なっているが、該記憶回路形成領域１をマス
クすることにより、ヒ素イオンの注入を行なわないよう
にしてもよい。

【０１２９】次に、ＣＶＤ法により、膜厚が３０ｎｍの
第３のシリコン酸化膜４９を半導体基板２１上に各素子
を含む全面にわたって堆積する。その後、図１４（ｂ）
に示すように、第３のシリコン酸化膜４９における記憶
回路形成領域１及び周辺回路形成領域２の抵抗素子部８
を選択的にマスクするマスクパターン１２４を用いて、
第３のシリコン酸化膜４９をエッチングにより除去す
る。

【０１３０】次に、図１４（ｃ）に示すように、マスク
パターン１２４を除去した後、スパッタ法等により、半
導体基板２１の上に第３のシリコン酸化膜４９を含む全
面にわたってコバルト膜を堆積させ、堆積したコバルト
膜に対して熱処理を行なうことにより、半導体基板２１
及び上部電極３１Ｃのコバルト膜との接合面に、コバル
トシリサイド領域５０を形成する。このとき、第３のシ
リコン酸化膜４９により覆われた部分は、コバルト膜と
反応しないため、容易に除去できる。

【０１３１】最後に、図示はしていないが、記憶素子部
３、各トランジスタ部４〜７、抵抗素子部８及び容量素
子部９に対して所定の配線を設けることにより、不揮発
性半導体記憶装置が完成する。

【０１３２】以上説明したように、第１の実施形態によ
ると、図８（ｃ）に示すトンネル絶縁膜３９を形成する
工程において、制御ゲート電極３１Ａの側面が第２のシ
リコン酸化膜３４及び第３のシリコン窒化膜３５からな
る保護絶縁膜３６に覆われているため、制御ゲート電極
３１Ａの側面が酸化されることがない。

【０１３３】また、図９（ｂ）〜図１０（ａ）に示す浮
遊ゲート電極４０Ｂを形成する工程において、制御ゲー
ト電極３１Ａの両側面が保護絶縁膜３６により覆われて
いるため、制御ゲート電極３１Ａの側面がエッチングに
よるダメージを受けることを防止することができる。

【０１３４】また、図７（ｂ）に示すように、制御ゲー
ト電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０１３５】その上、図１１（ｂ）〜図１４（ｃ）の周
辺回路形成領域２の各素子を形成する工程において、記
憶回路形成領域１はほとんどレジスト膜によるマスクパ
ターンで覆われているため、制御ゲート電極３１Ａ及び
浮遊ゲート電極４０Ｂがエッチングダメージを受けるこ
とがない。

【０１３６】また、周辺回路形成領域２の各ＭＯＳトラ
ンジスタが、該ＭＯＳトランジスタの製造プロセスと異
なる熱履歴を受けることがないので、周辺回路形成領域
２に含まれる回路の設計変更を行なう必要がなくなり、
その結果、既に設計されている回路（設計資産）の汎用
性及び互換性が向上する。

【０１３７】なお、図面の制約から、記憶回路形成領域
１には１つの記憶素子しか図示していないが、実際には
複数の記憶素子が設けられ、また、周辺回路形成領域２
に対してもさらに多くのＭＯＳトランジスタや抵抗素子
が設けられていることはいうまでもない。

【０１３８】また、第１の実施形態においては、低電圧
トランジスタ部４、５及び高電圧トランジスタ部６、７
の両方を設けたが、どちらか一方でもよく、また、他の
ＭＯＳトランジスタを用いてもよい。

【０１３９】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。

【０１４０】図１５は第１の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図１５において、図１に示す構成部材と同一の
構成部材には同一の符号を付している。

【０１４１】本変形例に係る保護絶縁膜１４は、制御ゲ
ート電極１３の両側面上に該制御ゲート電極１３側から
順次形成されたシリコン酸化膜及びシリコン窒化膜の積
層体により構成されている。

【０１４２】また、トンネル絶縁膜１６は内燃方式のパ
イロジェニック（水素燃焼）酸化により形成され、且
つ、保護絶縁膜１４におけるシリコン窒化膜の制御ゲー
ト電極１３と反対側の表面に、内燃方式のパイロジェニ
ック酸化によりシリコン酸化膜１４ａが形成されている
ことを特徴とする。

【０１４３】この、内燃方式のパイロジェニック酸化
は、２０００年１月２１、２２日開催の応用物理学会に
おける研究報告資料「極薄シリコン酸化膜の形成・評価
・信頼性」１２７〜１３２頁、標題「ＩＳＳＧ（in-sit
u steam generation）を用いた酸化膜形成技術とその反
応機構」（東海他）にも記載されているように、水素ガ
スと酸素ガスとをチャンバ内に直接に導入し、加熱した
半導体基板上で水素ガスと酸素ガスとを反応させて水蒸
気を発生し、発生した水蒸気によりシリコンからなる部
材にシリコン酸化膜を形成するウェット酸化である。

【０１４４】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法の具体例を説明する。

【０１４５】例えば、図８（ｃ）に示す第１の実施形態
におけるトンネル絶縁膜３９の成膜工程において、急速
熱酸化装置を用いて、温度が９００℃〜１１００℃程度
で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定された
チャンバ内に水素ガスと酸素ガスとを導入し、加熱され
た半導体基板２１上で導入された水素ガスと酸素ガスと
が反応して水蒸気が生成される。この生成された水蒸気
によって半導体基板２１を熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１
５ｎｍのトンネル絶縁膜３９を形成する。この内燃方式
による熱酸化は、前述の論文が示すように、シリコン窒
化膜をも酸化するため、トンネル絶縁膜３９を形成する
際に、保護絶縁膜３６における外側の第３のシリコン窒
化膜３５の露出面が酸化されて、図１５に示すトンネル
絶縁膜１６及びシリコン酸化膜１４ａが形成される。

【０１４６】本変形例によると、第１の実施形態の効果
に加え、以下に示す種々の効果を得ることができる。

【０１４７】まず、本願発明者らは、図８（ｃ）に示す
工程において、内燃方式の熱酸化によりトンネル絶縁膜
３９を形成すると、ヒ素（Ａｓ）イオンが注入された低
濃度ｎ型不純物拡散領域３８の増速酸化が抑制されて、
トンネル絶縁膜３９の膜厚をほぼ均一に形成できるとい
う知見を得ている。これにより、トンネル絶縁膜３９の
膜厚の増大を防止できるので、記憶素子における消去速
度の低下を抑制することができる。また、内燃方式の熱
酸化によるトンネル絶縁膜３９は、温度が８５０℃程度
の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べ
て、同等かそれ以上の膜質を得られるため、記憶素子の
信頼性が向上する。

【０１４８】さらに、内燃方式の熱酸化によりトンネル
絶縁膜３９を形成すると、制御ゲート電極３１Ａのゲー
ト酸化膜である第２の熱酸化膜２８にバーズビークが発
生しにくくなり、ゲート酸化膜の膜厚をほぼ均一に形成
できるという知見をも得ている。これにより、記憶素子
における書き込み速度の向上及び駆動電流が増加して、
記憶素子の動作性能が向上する。

【０１４９】また、駆動電流が増加すると、活性領域に
おける制御ゲート電極３１Ａの幅方向の寸法を小さくす
ることが可能となり、さらなる微細化に対応できるよう
になる。

【０１５０】また、内燃方式の熱酸化を用いると、制御
ゲート電極３１Ａの側面の下部に発生するバーズビーク
をも抑制できるため、容量絶縁膜となる保護絶縁膜３６
の膜厚をもほぼ均一に形成できるので、制御ゲート電極
３１Ａと浮遊ゲート電極４０Ｂとの間の容量結合比が小
さくなることがなく、記憶素子の書き込み速度及び消去
速度が速くなる。

【０１５１】さらに、内燃方式の熱酸化によりトンネル
絶縁膜３９を形成すると、図１５に示したように、保護
絶縁膜１４の外側に位置するシリコン窒化膜の露出面が
酸化されてシリコン酸化膜１４ａが形成されるため、浮
遊ゲート電極１５に蓄積された電子の放出を抑制する効
果が向上するので、記憶素子の信頼性が向上する。

【０１５２】（第２の実施形態）以下、本発明の第２の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０１５３】図１６は第２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
１６において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０１５４】第２の実施形態に係る保護絶縁膜１４Ａ
は、シリコン酸化膜の単層により構成されていることを
特徴とする。

【０１５５】続いて、第２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図１７（ａ）〜
図１７（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図１７に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０１５６】まず、図１７（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０１５７】次に、図１７（ｂ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０１５８】次に、図１７（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５
ｎｍの第２のシリコン酸化膜３４を堆積する。

【０１５９】次に、図１７（ｄ）に示すように、ＣＶＤ
法により、第２のシリコン酸化膜３４の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０１６０】次に、図１７（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第２のシリコン酸化膜３４及び第２の熱
酸化膜２８を除去して半導体基板２１を露出させること
により、制御ゲート電極３１Ａの側面上に、第２のシリ
コン酸化膜３４からなる保護絶縁膜３６を介在させたサ
イドウォール３７を形成する。

【０１６１】次に、図１７（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グはＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０１６２】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的に低
ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオ
ン注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3
〜１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡
散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型
不純物拡散領域（図示せず）を形成する。さらに、マス
クパターン１１１を用いて、注入エネルギーが約２０ｋ
ｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１
０¹⁴ｃｍ^-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イ
オンを半導体基板２１にイオン注入して、表面近傍の不
純物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度
で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散
領域３８を形成する。

【０１６３】次に、図１７（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図１７（ｈ）に示すよ
うに、半導体基板２１を温度が約８５０℃の酸素雰囲気
で熱酸化することにより、半導体基板２１の凹部２１ｂ
の露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形
成する。このとき、制御ゲート電極３１Ａの側面にも熱
酸化膜が形成されて保護絶縁膜３６の膜厚が大きくな
る。なお、ここでは、保護絶縁膜３６とトンネル絶縁膜
３９とが共にシリコン酸化膜であるため、両者間の熱的
なストレスは小さい。

【０１６４】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０１６５】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導
体基板２１にイオン注入し、これにより、半導体基板２
１の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜
１×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン
領域４３を形成する。

【０１６６】なお、第２の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０１６７】以上説明したように、第２の実施形態によ
ると、制御ゲート電極３１Ａの両側面が保護絶縁膜３６
により覆われているため、浮遊ゲート電極４０Ｂを形成
する際に、制御ゲート電極３１Ａがエッチングによるダ
メージを防止できる。

【０１６８】また、図１７（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０１６９】その上、第２の実施形態においても、周辺
回路形成領域の各素子は記憶素子の形成工程よりも後に
形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート
電極４０Ｂがエッチングダメージを受けることがない。

【０１７０】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。

【０１７１】図１８は第２実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子の断面構成を示して
いる。図１８において、図１６に示す構成部材と同一の
構成部材には同一の符号を付している。

【０１７２】本変形例に係るトンネル絶縁膜１６は内燃
方式のパイロジェニック酸化により形成され、且つ、制
御ゲート電極１３の側部に、内燃方式のパイロジェニッ
ク酸化によるシリコン酸化膜１３ａが形成されているこ
とを特徴とする。

【０１７３】以下、トンネル絶縁膜１６及びシリコン酸
化膜１３ａの成膜方法の具体例を説明する。

【０１７４】例えば、図１７（ｈ）に示す第２の実施形
態におけるトンネル絶縁膜３９の成膜工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素ガスと酸素ガスとを導入し、半導体
基板２１上で生成される水蒸気によって半導体基板２１
を熱酸化することにより、半導体基板２１の凹部２１ｂ
の露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜
３９を形成する。このとき、制御ゲート電極３１Ａの側
部も同時に熱酸化されて、図１８に示すトンネル絶縁膜
１６及びシリコン酸化膜１３ａが形成される。

【０１７５】本変形例によると、第２の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領
域３８における増速酸化が抑制されるので、該トンネル
絶縁膜３９の膜厚をほぼ均一に形成することができる。
また、内燃方式の熱酸化によるトンネル絶縁膜３９は、
温度が８５０℃程度の通常の酸素雰囲気で形成されたト
ンネル絶縁膜の膜質と比べても、同等かそれ以上の膜質
を得ることができる。

【０１７６】その上、内燃方式の熱酸化法を用いると、
ゲート酸化膜である第２の熱酸化膜２８に対するバーズ
ビークの発生、及び制御ゲート電極３１Ａの側面の下部
に対するバーズビークの発生が抑制されるため、ゲート
酸化膜の膜厚及び容量絶縁膜となる保護絶縁膜３６の膜
厚をほぼ均一に形成することができる。

【０１７７】また、内燃方式の熱酸化によりトンネル絶
縁膜３９を形成するため、図１８に示すように、制御ゲ
ート電極１３の側部に緻密なシリコン酸化膜１３ａが形
成されるので、浮遊ゲート電極１５に蓄積された電子の
放出が抑制され、記憶素子の信頼性が向上する。

【０１７８】なお、本変形例において、保護絶縁膜１４
Ａの下部は基板面方向に張り出す張り出し部を有してい
るが、該張り出し部を有さない構造であっても良い。張
り出し部を除去することにより、書き込み動作時及び消
去動作時における張り出し部への電子又はホールのトラ
ップが抑制されるため、書き込み動作又は消去動作の回
数の増加による記憶素子の劣化を大幅に低減することが
できる。

【０１７９】（第３の実施形態）以下、本発明の第３の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０１８０】図１９は第３の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
１９において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０１８１】第３の実施形態に係る保護絶縁膜１４は、
シリコン酸化膜及びシリコン窒化膜の積層体からなり、
制御ゲート電極１３の浮遊ゲート電極１５と対向する側
面にのみ設けられていることを特徴とする。

【０１８２】続いて、第３の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図２０（ａ）〜
図２０（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図２０に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０１８３】まず、図２０（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０１８４】次に、図２０（ｂ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０１８５】次に、図２０（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。

【０１８６】次に、図２０（ｄ）に示すように、ＣＶＤ
法により、第３のシリコン窒化膜３５の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０１８７】次に、図２０（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０１８８】次に、図２０（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グは、ＲＩＥ法に代えてＣＤＥ法により行なってもよ
い。

【０１８９】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的に低
ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオ
ン注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3
〜１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡
散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型
不純物拡散領域（図示せず）を形成する。さらに、マス
クパターン１１１を用いて、注入エネルギーが約２０ｋ
ｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１
０¹⁴ｃｍ^-2程度の比較的に低ドーズ量のヒ素（Ａｓ）イ
オンを半導体基板２１にイオン注入して、表面近傍の不
純物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度
で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散
領域３８を形成する。

【０１９０】次に、図２０（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、制御ゲート電極３１Ａ
のソース領域側の上に開口部を有するマスクパターン１
３１を用いて、保護絶縁膜３６のうち第３のシリコン窒
化膜３５に対してはドライエッチングを行ない、第２の
シリコン酸化膜３４に対してはウェットエッチングを行
なうことにより、保護絶縁膜３６における制御ゲート電
極３１Ａのソース領域側の側面部分を除去する。

【０１９１】次に、図２０（ｈ）に示すように、マスク
パターン１３１を除去した後、半導体基板２１を温度が
約８５０℃の酸素雰囲気で熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍの
トンネル絶縁膜３９を形成する。その後、ＣＶＤ法によ
り、半導体基板２１上にゲート電極３１Ａ及び保護絶縁
膜３６を含む全面にわたって膜厚が１２０ｎｍ〜２００
ｎｍ程度のリン（Ｐ）が添加された多結晶シリコン（Ｄ
Ｐ）膜を形成する。続いて、ドレイン領域の上に開口部
を持つマスクパターンを用いて、ＤＰ膜に対して異方性
ドライエッチングによるエッチバックを行なって、制御
ゲート電極３１Ａの側面上に保護絶縁膜３６を介してサ
イドウォール状ＤＰ膜を形成する。具体的には、トンネ
ル絶縁膜３９が露出した時点でエッチングを停止して、
制御ゲート電極３１Ａのドレイン領域側の側面上に高さ
が制御ゲート電極３１Ａの高さの約８０％、ここでは約
１６０ｎｍのサイドウォール状ＤＰ膜を半導体基板２１
の凹部２１ｂの段差部を跨ぐように形成する。その後、
サイドウォール状ＤＰ膜をマスクするマスクパターンを
用いたドライエッチングにより、サイドウォール状ＤＰ
膜から、記憶素子ごとに分離され、さらに制御ゲート電
極３１Ａのドレイン領域側の側面と保護絶縁膜３６を介
して容量結合し且つ半導体基板２１の凹部２１ｂとトン
ネル絶縁膜３９を介して対向する浮遊ゲート電極４０Ｂ
を自己整合的に形成する。

【０１９２】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的に高ドーズ量のヒ素（Ａｓ）イオンを半導
体基板２１にイオン注入し、これにより、半導体基板２
１の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜
１×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン
領域４３を形成する。

【０１９３】なお、第３の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０１９４】以上説明したように、第３の実施形態によ
ると、制御ゲート電極３１Ａにおける浮遊ゲート電極４
０Ｂと対向する側面が保護絶縁膜３６により覆われてい
るため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲ
ート電極３１Ａがエッチングによるダメージを防止でき
る。また、トンネル絶縁膜３９の形成工程において、制
御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂ側の
側面が酸化されることがない。

【０１９５】また、図２０（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０１９６】その上、第３の実施形態においても、周辺
回路形成領域の各素子は記憶素子の形成工程よりも後に
形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート
電極４０Ｂがエッチングダメージを受けることがない。

【０１９７】また、制御ゲート電極３１Ａにおける浮遊
ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６
が設けられていないため、不揮発性半導体記憶素子の実
効チャネル長が短縮される。

【０１９８】（第３の実施形態の一変形例）以下、本発
明の第３の実施形態の一変形例について図面を参照しな
がら説明する。

【０１９９】図２１は第３の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図２１において、図１９に示す構成部材と同一
の構成部材には同一の符号を付している。

【０２００】浮遊ゲート電極１５との間に設けられた、
本変形例に係る保護絶縁膜１４は、制御ゲート電極１３
側から順次形成されたシリコン酸化膜及びシリコン窒化
膜の積層体により構成されている。

【０２０１】また、トンネル絶縁膜１６は内燃方式のパ
イロジェニック酸化により形成され、且つ、保護絶縁膜
１４におけるシリコン窒化膜の浮遊ゲート電極１５側の
表面に、内燃方式のパイロジェニック酸化によるシリコ
ン酸化膜１４ａが形成されていることを特徴とする。

【０２０２】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法の具体例を説明する。

【０２０３】例えば、図２０（ｈ）に示す第３の実施形
態におけるトンネル絶縁膜３９の成膜工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素ガスと酸素ガスとを導入し、半導体
基板２１上で生成される水蒸気によって該半導体基板２
１を熱酸化することにより、半導体基板２１の凹部２１
ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁
膜３９を形成する。このとき、内燃方式による熱酸化
は、シリコン窒化膜をも酸化するため、保護絶縁膜３６
における外側の第３のシリコン窒化膜３５の露出面が酸
化されて、図２１に示すトンネル絶縁膜１６及びシリコ
ン酸化膜１４ａが形成される。

【０２０４】本変形例によると、第３の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領
域３８における増速酸化が抑制されるので、該トンネル
絶縁膜３９の膜厚をほぼ均一に形成することができる。
また、内燃方式の熱酸化によるトンネル絶縁膜３９は、
通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と
比べても、同等かそれ以上の膜質を得ることができる。

【０２０５】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜の
各膜厚がほぼ均一となる。

【０２０６】さらに、内燃方式の熱酸化法を用いると、
図２１に示したように、保護絶縁膜１４の外側の面が酸
化されてシリコン酸化膜１４ａが形成されるため、浮遊
ゲート電極１５に蓄積された電子の放出を抑制する効果
が向上するので、記憶素子の信頼性が向上する。

【０２０７】（第４の実施形態）以下、本発明の第４の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０２０８】図２２は第２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
２２において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０２０９】第４の実施形態に係る保護絶縁膜１４Ａは
シリコン酸化膜の単層からなり、制御ゲート電極１３の
浮遊ゲート電極１５と対向する側面にのみ設けられてい
ることを特徴とする。

【０２１０】続いて、第４の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図２３（ａ）〜
図２３（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図２３に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０２１１】まず、図２３（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０２１２】次に、図２３（ｂ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０２１３】次に、図２３（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５
ｎｍの第２のシリコン酸化膜３４を堆積する。

【０２１４】次に、図２３（ｄ）に示すように、ＣＶＤ
法により、第２のシリコン酸化膜３４の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０２１５】次に、図２３（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第２のシリコン酸化膜３４及び第２の熱
酸化膜２８を除去して半導体基板２１を露出させること
により、制御ゲート電極３１Ａの側面上に、第２のシリ
コン酸化膜３４からなる保護絶縁膜３６を介在させたサ
イドウォール３７を形成する。

【０２１６】次に、図２３（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グは、ＲＩＥ法に代えてＣＤＥ法により行なってもよ
い。

【０２１７】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的に低
ドーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオ
ン注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3
〜１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡
散領域３３よりもやや深い接合を持つ第２の低濃度ｐ型
不純物拡散領域（図示せず）を形成する。さらに、マス
クパターン１１１を用いて、注入エネルギ続ーが約２０
ｋｅＶ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×
１０¹⁴ｃｍ^-2程度の比較的に低ドーズ量のヒ素（Ａｓ）
イオンを半導体基板２１にイオン注入して、表面近傍の
不純物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度
で、接合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散
領域３８を形成する。

【０２１８】次に、図２３（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、制御ゲート電極３１Ａ
のソース領域側の上に開口部を有するマスクパターン１
３１を用いて、保護絶縁膜３６における制御ゲート電極
３１Ａのソース領域側の側面部分を除去する。

【０２１９】次に、図２３（ｈ）に示すように、マスク
パターン１３１を除去した後、半導体基板２１を温度が
約８５０℃の酸素雰囲気で熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍの
トンネル絶縁膜３９を形成する。このとき、制御ゲート
電極３１Ａの両側面に熱酸化膜が形成され、その結果、
保護絶縁膜３６の膜厚が大きくなる。なお、ここでは、
保護絶縁膜３６とトンネル絶縁膜３９とが共にシリコン
酸化膜であるため、両者間の熱的なストレスは小さい。

【０２２０】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０２２１】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０２２２】なお、第４の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０２２３】以上説明したように、第４の実施形態によ
ると、制御ゲート電極３１Ａにおける浮遊ゲート電極４
０Ｂと対向する側面が保護絶縁膜３６により覆われてい
るため、浮遊ゲート電極４０Ｂを形成する際に、制御ゲ
ート電極３１Ａがエッチングによるダメージを防止でき
る。

【０２２４】また、図２３（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０２２５】その上、第４の実施形態においても、周辺
回路形成領域の各素子は記憶素子の形成工程よりも後に
形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート
電極４０Ｂがエッチングダメージを受けることがない。

【０２２６】また、制御ゲート電極３１Ａにおける浮遊
ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６
が設けられていないため、不揮発性半導体記憶素子の実
効チャネル長を短縮できる。

【０２２７】（第４の実施形態の一変形例）以下、本発
明の第４の実施形態の一変形例について図面を参照しな
がら説明する。

【０２２８】図２４は第４実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子の断面構成を示して
いる。図２４において、図２２に示す構成部材と同一の
構成部材には同一の符号を付している。

【０２２９】本変形例に係るトンネル絶縁膜１６は内燃
方式のパイロジェニック酸化により形成され、且つ、制
御ゲート電極１３の両側部に、内燃方式のパイロジェニ
ック酸化によるシリコン酸化膜１３ａが形成されている
ことを特徴とする。

【０２３０】以下、トンネル絶縁膜１６及びシリコン酸
化膜１３ａの成膜方法の具体例を説明する。

【０２３１】例えば、図２３（ｈ）に示す第４の実施形
態におけるトンネル絶縁膜３９の成膜工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素ガスと酸素ガスとを導入し、半導体
基板２１上で生成される水蒸気によって該半導体基板２
１を熱酸化することにより、半導体基板２１の凹部２１
ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁
膜３９を形成する。このとき、制御ゲート電極３１Ａの
側部も同時に熱酸化されて、図２４に示すトンネル絶縁
膜１６及びシリコン酸化膜１３ａが形成される。

【０２３２】本変形例によると、第４の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領
域３８における増速酸化が抑制されるので、該トンネル
絶縁膜３９の膜厚をほぼ均一に形成することができる。

【０２３３】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜の
各膜厚がほぼ均一となる。

【０２３４】また、内燃方式の熱酸化によりトンネル絶
縁膜３９を形成するため、図２４に示すように、制御ゲ
ート電極１３の側部に緻密なシリコン酸化膜１３ａが形
成されるので、浮遊ゲート電極１５に蓄積された電子の
放出が抑制され、記憶素子の信頼性が向上する。また、
内燃方式の熱酸化によるトンネル絶縁膜３９は、通常の
酸素雰囲気で形成されたトンネル絶縁膜の膜質と比べて
も、同等かそれ以上の膜質を得ることができる。

【０２３５】なお、本変形例において、保護絶縁膜１４
Ａの下部は基板面方向に張り出す張り出し部を有してい
るが、該張り出し部を有さない構造であっても良い。張
り出し部を除去することにより、書き込み動作時及び消
去動作時における張り出し部への電子又はホールのトラ
ップが抑制されるため、書き込み動作又は消去動作の回
数の増加による記憶素子の劣化を大幅に低減することが
できる。

【０２３６】（第５の実施形態）以下、本発明の第５の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０２３７】図２５は第５の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
２５において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０２３８】第５の実施形態に係る保護絶縁膜１４は、
シリコン酸化膜及びシリコン窒化膜の積層体からなり、
制御ゲート電極１３における浮遊ゲート電極１５と反対
側の側面にのみ設けられていることを特徴とする。

【０２３９】また、制御ゲート電極１３と浮遊ゲート電
極１５との間の容量絶縁膜１６Ｂはトンネル絶縁膜１６
Ａと同一の熱酸化膜から構成されている。

【０２４０】続いて、第５の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図２６（ａ）〜
図２６（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図２６に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０２４１】まず、図２６（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０２４２】次に、図２６（ｂ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０２４３】次に、図２６（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。

【０２４４】次に、図２６（ｄ）に示すように、ＣＶＤ
法により、第３のシリコン窒化膜３５の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０２４５】次に、図２６（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０２４６】次に、図２６（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グはＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０２４７】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０２４８】次に、図２６（ｇ）に示すように、気相フ
ッ酸を用いて、サイドウォール３７を除去した後、マス
クパターン１１１を用いて、保護絶縁膜３６のうち第３
のシリコン窒化膜３５に対してはドライエッチングを行
ない、第２のシリコン酸化膜３４に対してはウェットエ
ッチングを行なうことにより、保護絶縁膜３６における
制御ゲート電極３１Ａのドレイン領域側の側面部分を除
去する。

【０２４９】次に、図２６（ｈ）に示すように、マスク
パターン１１１を除去した後、半導体基板２１を温度が
約８５０℃の酸素雰囲気で熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上及び制御ゲート電極
３１Ａのドレイン領域側の側面上に膜厚が約９ｎｍの熱
酸化膜を形成する。この熱酸化膜は半導体基板２１上で
は後工程で形成される浮遊ゲート電極との間ではトンネ
ル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲ
ート電極との間では容量絶縁膜３９Ｂとなる。

【０２５０】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９Ａが露出
した時点でエッチングを停止して、制御ゲート電極３１
Ａのドレイン領域側の側面上に高さが制御ゲート電極３
１Ａの高さの約８０％、ここでは約１６０ｎｍのサイド
ウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差
部を跨ぐように形成する。その後、サイドウォール状Ｄ
Ｐ膜をマスクするマスクパターンを用いたドライエッチ
ングにより、サイドウォール状ＤＰ膜から、記憶素子ご
とに分離され、さらに制御ゲート電極３１Ａのドレイン
領域側の側面と容量絶縁膜３９Ｂを介して容量結合し且
つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９Ａ
を介して対向する浮遊ゲート電極４０Ｂを自己整合的に
形成する。

【０２５１】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０２５２】なお、第５の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０２５３】以上説明したように、第５の実施形態によ
ると、制御ゲート電極３１Ａのソース領域側の側面が保
護絶縁膜３６により覆われているため、浮遊ゲート電極
４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチ
ングによるダメージを防止できる。

【０２５４】また、第５の実施形態においても、周辺回
路形成領域の各素子は記憶素子の形成工程よりも後に形
成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電
極４０Ｂがエッチングダメージを受けることがない。

【０２５５】また、図２６（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０２５６】その上、トンネル絶縁膜３９Ａと容量絶縁
膜３９Ｂとは同一の工程で形成されるため工程を簡略化
できる上に、両者にほぼ同等の膜厚を得られるため、制
御ゲート電極３１Ａと浮遊ゲート電極４０Ｂとの容量結
合比を高くできるので、不揮発性半導体記憶素子の動作
特性が向上する。

【０２５７】（第５の実施形態の一変形例）以下、本発
明の第５の実施形態の一変形例について図面を参照しな
がら説明する。

【０２５８】図２７は第５の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図２７において、図２５に示す構成部材と同一
の構成部材には同一の符号を付している。

【０２５９】浮遊ゲート電極１５と反対側の側面上に設
けられた、本変形例に係る保護絶縁膜１４は、制御ゲー
ト電極１３側から順次形成されたシリコン酸化膜及びシ
リコン窒化膜の積層体により構成されている。

【０２６０】また、トンネル絶縁膜１６Ａは内燃方式の
パイロジェニック酸化により形成され、且つ、保護絶縁
膜１４のシリコン窒化膜におけるシリコン酸化膜と反対
側の側面に、内燃方式のパイロジェニック酸化によるシ
リコン酸化膜１４ａが形成されていることを特徴とす
る。

【０２６１】以下、トンネル絶縁膜１６Ａ及びシリコン
酸化膜１４ａの成膜方法の具体例を説明する。

【０２６２】例えば、図２６（ｈ）に示す第５の実施形
態におけるトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂ
の成膜工程において、急速熱酸化装置を用いて、温度が
９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０
００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素
ガスとを導入し、半導体基板２１上で生成される水蒸気
によって該半導体基板２１を熱酸化することにより、半
導体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜
１５ｎｍの熱酸化膜を形成する。この熱酸化膜は、半導
体基板２１と浮遊ゲート電極との間ではトンネル絶縁膜
３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極
との間では容量絶縁膜３９Ｂとなる。このとき、内燃方
式による熱酸化は、シリコン窒化膜をも酸化するため、
保護絶縁膜３６の外側の第３のシリコン窒化膜３５の露
出面が酸化されて、図２７に示すトンネル絶縁膜１６Ａ
及びシリコン酸化膜１４ａが形成される。

【０２６３】本変形例によると、第５の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９Ａを形成するため、低濃度ｎ型不純物拡散
領域３８における増速酸化が抑制されるので、該トンネ
ル絶縁膜３９Ａの膜厚をほぼ均一に形成することができ
る。また、内燃方式の熱酸化によるトンネル絶縁膜３９
Ａ及び容量絶縁膜３９Ｂは、通常の酸素雰囲気で形成さ
れた熱酸化膜の膜質と比べても、同等かそれ以上の膜質
を得ることができる。

【０２６４】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜３
９Ｂの各膜厚がほぼ均一となる。

【０２６５】（第６の実施形態）以下、本発明の第６の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０２６６】図２８は第６の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
２８において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０２６７】第６の実施形態に係る保護絶縁膜１４Ｃ
は、シリコン酸化膜及びシリコン窒化膜の積層体からな
り、その下部が基板面方向に張り出さずに制御ゲート電
極１３の両側面にのみ設けられていることを特徴とす
る。

【０２６８】続いて、第６の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図２９（ａ）〜
図２９（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図２９に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０２６９】まず、第２のシリコン窒化膜３２の上に、
記憶素子の制御ゲート電極形成用パターンであるマスク
パターン１０９を用いて、第２のシリコン窒化膜３２に
対するドライエッチングと、多結晶シリコン膜３１に対
するドライエッチングとを行なって、上面が第２のシリ
コン窒化膜３２により覆われたｎ型の多結晶シリコン膜
からなる制御ゲート電極３１Ａを形成する。

【０２７０】次に、図２９（ａ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０２７１】次に、図２９（ｂ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法
により、第３のシリコン窒化膜３５の上に全面にわたっ
て膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａ
を堆積する。

【０２７２】次に、図２９（ｃ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０２７３】次に、図２９（ｄ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グはＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０２７４】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０２７５】次に、図２９（ｅ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図２９（ｆ）に示すよ
うに、異方性エッチングにより、保護絶縁膜３６におけ
るサイドウォール３７の底面により覆われていた部分を
除去する。続いて、図２９（ｇ）に示すように、第２の
熱酸化膜２８におけるサイドウォール３７の底面により
覆われていた部分をも異方性エッチングにより除去す
る。

【０２７６】次に、図２９（ｈ）に示すように、半導体
基板２１を温度が約８５０℃の酸素雰囲気で熱酸化する
ことにより、半導体基板２１の凹部２１ｂの露出面上に
膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。

【０２７７】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０２７８】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０２７９】なお、第６の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０２８０】以上説明したように、第６の実施形態によ
ると、トンネル絶縁膜３９を形成する工程において、制
御ゲート電極３１Ａの側面が第２のシリコン酸化膜３４
及び第３のシリコン窒化膜３５からなる保護絶縁膜３６
に覆われているため、制御ゲート電極３１Ａの側面が酸
化されることがない。

【０２８１】また、制御ゲート電極３１Ａの両側面が保
護絶縁膜３６により覆われているため、浮遊ゲート電極
４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチ
ングによるダメージを防止できる。

【０２８２】また、図２９（ｃ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０２８３】また、第６の実施形態においても、周辺回
路形成領域の各素子は記憶素子の形成工程よりも後に形
成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電
極４０Ｂがエッチングダメージを受けることがない。

【０２８４】（第６の実施形態の一変形例）以下、本発
明の第６の実施形態の一変形例について図面を参照しな
がら説明する。

【０２８５】図３０は第６の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図３０において、図２８に示す構成部材と同一
の構成部材には同一の符号を付している。

【０２８６】制御ゲート電極１３の両側面上に設けられ
た、本変形例に係る保護絶縁膜１４Ｃは、制御ゲート電
極１３側から順次形成されたシリコン酸化膜及びシリコ
ン窒化膜の積層体により構成されている。

【０２８７】また、トンネル絶縁膜１６は内燃方式のパ
イロジェニック酸化により形成され、且つ、保護絶縁膜
１４Ｃのシリコン窒化膜におけるシリコン酸化膜と反対
側の側面に、内燃方式のパイロジェニック酸化によるシ
リコン酸化膜１４ａがそれぞれ形成されていることを特
徴とする。

【０２８８】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法の具体例を説明する。

【０２８９】例えば、図２９（ｈ）に示す第６の実施形
態におけるトンネル絶縁膜３９の成膜工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素ガスと酸素ガスとを導入し、半導体
基板２１上で生成される水蒸気によって該半導体基板２
１を熱酸化することにより、半導体基板２１の凹部２１
ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁
膜３９を形成する。このとき、内燃方式による熱酸化
は、シリコン窒化膜をも酸化するため、保護絶縁膜３６
の外側の第３のシリコン窒化膜３５の露出面が酸化され
て、図３０に示すンネル絶縁膜１６及びシリコン酸化膜
１４ａが形成される。

【０２９０】本変形例によると、第６の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領
域３８における増速酸化が抑制されるので、該トンネル
絶縁膜３９の膜厚をほぼ均一に形成することができる。
また、内燃方式の熱酸化によるトンネル絶縁膜３９は、
通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と
比べても、同等かそれ以上の膜質を得ることができる。

【０２９１】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜の
各膜厚がほぼ均一となる。

【０２９２】さらに、内燃方式の熱酸化法を用いると、
図３０に示したように、保護絶縁膜１４Ｃのシリコン窒
化膜の外側の面が酸化されてシリコン酸化膜１４ａが形
成されるため、浮遊ゲート電極１５に蓄積された電子の
放出を抑制する効果が向上するので、記憶素子の信頼性
が向上する。

【０２９３】（第７の実施形態）以下、本発明の第７の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０２９４】図３１は第７の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
３１において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０２９５】第７の実施形態に係る保護絶縁膜１４Ｃ
は、シリコン酸化膜及びシリコン窒化膜の積層体からな
り、制御ゲート電極１３の浮遊ゲート電極１５と対向す
る側面にのみ、その下部が基板面方向に張り出さないよ
うに設けられていることを特徴とする。

【０２９６】続いて、第７の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図３２（ａ）〜
図３２（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図３２に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０２９７】まず、第２のシリコン窒化膜３２の上に、
記憶素子の制御ゲート電極形成用パターンであるマスク
パターン１０９を用いて、第２のシリコン窒化膜３２に
対するドライエッチングと、多結晶シリコン膜３１に対
するドライエッチングとを行なって、上面が第２のシリ
コン窒化膜３２により覆われたｎ型の多結晶シリコン膜
からなる制御ゲート電極３１Ａを形成する。

【０２９８】次に、図３２（ａ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０２９９】次に、図３２（ｂ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法
により、第３のシリコン窒化膜３５の上に全面にわたっ
て膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａ
を堆積する。

【０３００】次に、図３２（ｃ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。続いて、半導体基板
２１上に、ドレイン領域の上に開口部を持つマスクパタ
ーン１１１を形成し、形成したマスクパターン１１１、
制御ゲート３１Ａ及びサイドウォール３７を用いて、反
応イオン性ドライエッチング（ＲＩＥ）法により、半導
体基板２１の上部に対してエッチングを行なって、深さ
が２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成する。な
お、このエッチングはＲＩＥ法に代えてＣＤＥ法により
行なってもよい。

【０３０１】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０３０２】次に、図３２（ｄ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図３２（ｅ）に示すよ
うに、異方性エッチングにより、保護絶縁膜３６におけ
るサイドウォール３７の底面により覆われていた部分を
除去する。続いて、図３２（ｆ）に示すように、第２の
熱酸化膜２８におけるサイドウォール３７の底面により
覆われていた部分をも異方性エッチングにより除去す
る。

【０３０３】次に、図３２（ｇ）に示すように、ソース
領域及び制御ゲート電極３１Ａのソース領域側の上に開
口部を持つマスクパターン１３２を形成し、形成したマ
スクパターン１３２を用いて、保護絶縁膜３６のうち、
上層の第３のシリコン窒化膜３５に対してはドライエッ
チングを行ない、下層の第２のシリコン酸化膜３４に対
してはウェットエッチングを行なうことにより、保護絶
縁膜３６における制御ゲート電極３１Ａのソース領域側
の側面部分を除去する。

【０３０４】次に、図３２（ｈ）に示すように、マスク
パターン１３２を除去した後、半導体基板２１を温度が
約８５０℃の酸素雰囲気で熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上に膜厚が約９ｎｍの
トンネル絶縁膜３９を形成する。このとき、制御ゲート
電極３１Ａのソース領域側の側面に熱酸化膜が形成され
る。

【０３０５】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０３０６】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０３０７】なお、第７の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０３０８】以上説明したように、第７の実施形態によ
ると、トンネル絶縁膜３９を形成する工程において、制
御ゲート電極３１Ａの浮遊ゲート電極４０Ｂと対向する
側面が第２のシリコン酸化膜３４及び第３のシリコン窒
化膜３５からなる保護絶縁膜３６に覆われているため、
制御ゲート電極３１Ａの側面が酸化されることがない。

【０３０９】また、制御ゲート電極３１Ａにおける浮遊
ゲート電極４０Ｂと対向する側面が保護絶縁膜３６によ
り覆われているため、浮遊ゲート電極４０Ｂを形成する
際に、制御ゲート電極３１Ａがエッチングによるダメー
ジを防止できる。

【０３１０】また、図３２（ｃ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０３１１】また、第７の実施形態においても、周辺回
路形成領域の各素子は記憶素子の形成工程よりも後に形
成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電
極４０Ｂがエッチングダメージを受けることがない。

【０３１２】また、制御ゲート電極３１Ａにおける浮遊
ゲート電極４０Ｂの反対側の側面上には保護絶縁膜３６
が設けられていないため、不揮発性半導体記憶素子の実
効チャネル長を短縮できる。

【０３１３】（第７の実施形態の一変形例）以下、本発
明の第７の実施形態の一変形例について図面を参照しな
がら説明する。

【０３１４】図３３は第７の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図３３において、図３１に示す構成部材と同一
の構成部材には同一の符号を付している。

【０３１５】制御ゲート電極１３との間に設けられた、
本変形例に係る保護絶縁膜１４Ｃは、制御ゲート電極１
３側から順次形成されたシリコン酸化膜及びシリコン窒
化膜の積層体により形成されている。

【０３１６】また、トンネル絶縁膜１６は内燃方式のパ
イロジェニック酸化により形成され、且つ、保護絶縁膜
１４Ｃにおけるシリコン窒化膜の浮遊ゲート電極１５側
の側面に、内燃方式のパイロジェニック酸化によるシリ
コン酸化膜１４ａが形成されていることを特徴とする。

【０３１７】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法の具体例を説明する。

【０３１８】例えば、図３２（ｈ）に示す第７の実施形
態におけるトンネル絶縁膜３９の成膜工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素ガスと酸素ガスとを導入し、半導体
基板２１上で生成される水蒸気によって該半導体基板２
１を熱酸化することにより、半導体基板２１の凹部２１
ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁
膜３９を形成する。このとき、内燃方式による熱酸化
は、シリコン窒化膜をも酸化するため、保護絶縁膜３６
における外側の第３のシリコン窒化膜３５の露出面が酸
化されて、図３３に示すトンネル絶縁膜１６及びシリコ
ン酸化膜１４ａが形成される。

【０３１９】本変形例によると、第７の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散領
域３８における増速酸化が抑制されるので、該トンネル
絶縁膜３９の膜厚をほぼ均一に形成することができる。
また、内燃方式の熱酸化によるトンネル絶縁膜３９は、
通常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と
比べても、同等かそれ以上の膜質を得ることができる。

【０３２０】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜の
各膜厚がほぼ均一となる。

【０３２１】さらに、内燃方式の熱酸化法を用いると、
図３３に示したように、保護絶縁膜１４Ｃの浮遊ゲート
電極１５側の面が酸化されてシリコン酸化膜１４ａが形
成されるため、浮遊ゲート電極１５に蓄積された電子の
放出を抑制する効果が向上するので、記憶素子の信頼性
が向上する。

【０３２２】（第８の実施形態）以下、本発明の第８の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０３２３】図３４は第８の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の断面構成を示している。図
３４において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。

【０３２４】第８の実施形態に係る保護絶縁膜１４Ｃ
は、シリコン酸化膜及びシリコン窒化膜の積層体からな
り、制御ゲート電極１３における浮遊ゲート電極１５の
反対側の側面にのみ且つ基板面方向に張り出さないよう
に設けられていることを特徴とする。

【０３２５】続いて、第８の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の製造方法を図３５（ａ）〜
図３５（ｈ）に基づいて説明する。なお、（１）素子分
離領域の形成、（２）ウェル領域の形成、（３）ゲート
酸化膜の形成及び（５）周辺回路形成領域の素子形成の
各工程は第１の実施形態と同様である。また、図３５に
おいて、第１の実施形態と同一の構成部材には同一の符
号を付している。

【０３２６】まず、第２のシリコン窒化膜３２の上に、
記憶素子の制御ゲート電極形成用パターンであるマスク
パターン１０９を用いて、第２のシリコン窒化膜３２に
対するドライエッチングと、多結晶シリコン膜３１に対
するドライエッチングとを行なって、上面が第２のシリ
コン窒化膜３２により覆われたｎ型の多結晶シリコン膜
からなる制御ゲート電極３１Ａを形成する。

【０３２７】次に、図３５（ａ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０３２８】次に、図３５（ｂ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法
により、第３のシリコン窒化膜３５の上に全面にわたっ
て膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａ
を堆積する。

【０３２９】次に、図３５（ｃ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０３３０】続いて、半導体基板２１上に、ドレイン領
域の上に開口部を持つマスクパターン１１１を形成し、
形成したマスクパターン１１１、制御ゲート３１Ａ及び
サイドウォール３７を用いて、反応イオン性ドライエッ
チング（ＲＩＥ）法により、半導体基板２１の上部に対
してエッチングを行なって、深さが２５ｎｍ〜７５ｎｍ
程度の凹部２１ｂを形成する。なお、このエッチングは
ＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０３３１】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０３３２】次に、図３５（ｄ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図３５（ｅ）に示すよ
うに、異方性エッチングにより、保護絶縁膜３６におけ
るサイドウォール３７の底面により覆われていた部分を
除去する。続いて、図３５（ｆ）に示すように、第２の
熱酸化膜２８におけるサイドウォール３７の底面により
覆われていた部分をも異方性エッチングにより除去す
る。

【０３３３】次に、図３５（ｇ）に示すように、ドレイ
ン領域及び制御ゲート電極３１Ａのドレイン領域側の上
に開口部を持つマスクパターン１３３を形成し、形成し
たマスクパターン１３３を用いて、保護絶縁膜３６のう
ち、上層の第３のシリコン窒化膜３５に対してはドライ
エッチングを行ない、下層の第２のシリコン酸化膜３４
に対してはウェットエッチングを行なうことにより、保
護絶縁膜３６における制御ゲート電極３１Ａのドレイン
領域側の側面部分を除去する。

【０３３４】次に、図３５（ｈ）に示すように、マスク
パターン１３２を除去した後、半導体基板２１を温度が
約８５０℃の酸素雰囲気で熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上及び制御ゲート電極
３１Ａのドレイン領域側の側面上に膜厚が約９ｎｍの熱
酸化膜を形成する。この熱酸化膜は半導体基板２１上で
は後工程で形成される浮遊ゲート電極との間ではトンネ
ル絶縁膜３９Ａとなり、制御ゲート電極３１Ａと浮遊ゲ
ート電極との間では容量絶縁膜３９Ｂとなる。

【０３３５】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９Ａが露出
した時点でエッチングを停止して、制御ゲート電極３１
Ａのドレイン領域側の側面上に高さが制御ゲート電極３
１Ａの高さの約８０％、ここでは約１６０ｎｍのサイド
ウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差
部を跨ぐように形成する。その後、サイドウォール状Ｄ
Ｐ膜をマスクするマスクパターンを用いたドライエッチ
ングにより、サイドウォール状ＤＰ膜から、記憶素子ご
とに分離され、さらに制御ゲート電極３１Ａのドレイン
領域側の側面と容量絶縁膜３９Ｂを介して容量結合し且
つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９Ａ
を介して対向する浮遊ゲート電極４０Ｂを自己整合的に
形成する。

【０３３６】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０３３７】なお、第８の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０３３８】以上説明したように、第８の実施形態によ
ると、制御ゲート電極３１Ａのソース領域側の側面が保
護絶縁膜３６により覆われているため、浮遊ゲート電極
４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチ
ングによるダメージを防止できる。

【０３３９】また、図３５（ｃ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０３４０】また、第８の実施形態においても、周辺回
路形成領域の各素子は記憶素子の形成工程よりも後に形
成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電
極４０Ｂがエッチングダメージを受けることがない。

【０３４１】その上、トンネル絶縁膜３９Ａと容量絶縁
膜３９Ｂとは同一の工程で形成されるため工程を簡略化
できる上に、両者にほぼ同等の膜厚を得られるため、制
御ゲート電極３１Ａと浮遊ゲート電極４０Ｂとの容量結
合比を高くできるので、不揮発性半導体記憶素子の動作
特性が向上する。

【０３４２】（第８の実施形態の一変形例）以下、本発
明の第８の実施形態の一変形例について図面を参照しな
がら説明する。

【０３４３】図３６は第８の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の断面構成を示し
ている。図３６において、図３４に示す構成部材と同一
の構成部材には同一の符号を付している。

【０３４４】浮遊ゲート電極１５と反対側の側面上に設
けられた、本変形例に係る保護絶縁膜１４Ｃは、制御ゲ
ート電極１３側から順次形成されたシリコン酸化膜及び
シリコン窒化膜の積層体により構成されている。

【０３４５】また、トンネル絶縁膜１６Ａ及び容量絶縁
膜１６Ｂは内燃方式のパイロジェニック酸化により形成
され、且つ、保護絶縁膜１４Ｃのシリコン窒化膜におけ
るシリコン酸化膜と反対側の側面に、内燃方式のパイロ
ジェニック酸化によるシリコン酸化膜１４ａが形成され
ていることを特徴とする。

【０３４６】以下、トンネル絶縁膜１６Ａ及びシリコン
酸化膜１４ａの成膜方法の具体例を説明する。

【０３４７】例えば、図３５（ｈ）に示す第８の実施形
態におけるトンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂ
の成膜工程において、急速熱酸化装置を用いて、温度が
９００℃〜１１００℃程度で圧力が１０００Ｐａ〜２０
００Ｐａ程度に設定されたチャンバ内に水素ガスと酸素
ガスとを導入し、半導体基板２１上で生成される水蒸気
によって半導体基板２１を熱酸化することにより、半導
体基板２１の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１
５ｎｍの熱酸化膜を形成する。この熱酸化膜は、半導体
基板２１と浮遊ゲート電極との間ではトンネル絶縁膜３
９Ａとなり、制御ゲート電極３１Ａと浮遊ゲート電極と
の間では容量絶縁膜３９Ｂとなる。このとき、内燃方式
による熱酸化は、シリコン窒化膜をも酸化するため、保
護絶縁膜３６の外側の第３のシリコン窒化膜３５の露出
面が酸化されて、図３６に示すトンネル絶縁膜１６Ａ及
びシリコン酸化膜１４ａが形成される。

【０３４８】本変形例によると、第８の実施形態と同様
の効果を得られる上に、内燃方式の熱酸化によりトンネ
ル絶縁膜３９Ａを形成するため、低濃度ｎ型不純物拡散
領域３８における増速酸化が抑制されるので、該トンネ
ル絶縁膜３９Ａの膜厚をほぼ均一に形成することができ
る。また、内燃方式の熱酸化により一体に形成されたト
ンネル絶縁膜３９Ａ及び容量絶縁膜３９Ｂは、通常の酸
素雰囲気で形成された熱酸化膜の膜質と比べても、同等
かそれ以上の膜質を得ることができる。

【０３４９】その上、ゲート酸化膜である第２の熱酸化
膜２８に対するバーズビークの発生、及び制御ゲート電
極３１Ａの側面の下部に対するバーズビークの発生が抑
制される。これにより、ゲート酸化膜及び容量絶縁膜３
９Ｂの各膜厚がほぼ均一となる。

【０３５０】（第９の実施形態）以下、本発明の第９の
実施形態に係る不揮発性半導体記憶装置及びその製造方
法について図面を参照しながら説明する。

【０３５１】図３７（ａ）は第９の実施形態に係る不揮
発性半導体記憶装置の一記憶素子の断面構成を示し、図
３７（ｂ）はその変形例を示している。ここで、図３７
（ａ）及び（ｂ）において、図１に示す構成部材と同一
の構成部材には同一の符号を付すことにより説明を省略
する。

【０３５２】図３７（ａ）に示すように、第９の実施形
態に係る記憶素子は、シリコン酸化膜及びシリコン窒化
膜の積層体から構成され、制御ゲート電極１３における
浮遊ゲート電極１５と対向する側面にのみ形成された保
護絶縁膜１４Ｃと、制御ゲート電極１３における浮遊ゲ
ート電極１５と反対側の側面にその下部に張出部を持つ
保護絶縁膜１４とを有している。

【０３５３】また、図３７（ｂ）に示すように、一変形
例に係る記憶素子は、シリコン酸化膜及びシリコン窒化
膜の積層体から構成され、制御ゲート電極１３における
浮遊ゲート電極１５と対向する側面にその下部に張出部
を持つ保護絶縁膜１４と、制御ゲート電極１３における
浮遊ゲート電極１５と反対側の側面にのみ形成された保
護絶縁膜１４Ｃとを有している。

【０３５４】以下、第９の実施形態に係る不揮発性半導
体記憶装置の一記憶素子の製造方法を図３８（ａ）〜図
３８（ｇ）に基づいて説明する。なお、（１）素子分離
領域の形成、（２）ウェル領域の形成、（３）ゲート酸
化膜の形成及び（５）周辺回路形成領域の素子形成の各
工程は第１の実施形態と同様である。また、図３８にお
いて、第１の実施形態と同一の構成部材には同一の符号
を付している。

【０３５５】まず、第２のシリコン窒化膜３２の上に、
記憶素子の制御ゲート電極形成用パターンであるマスク
パターン１０９を用いて、第２のシリコン窒化膜３２に
対するドライエッチングと、多結晶シリコン膜３１に対
するドライエッチングとを行なって、上面が第２のシリ
コン窒化膜３２により覆われたｎ型の多結晶シリコン膜
からなる制御ゲート電極３１Ａを形成する。

【０３５６】次に、図３８（ａ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０３５７】次に、図３８（ｂ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５を順次堆積する。続いて、ＣＶＤ法
により、第３のシリコン窒化膜３５の上に全面にわたっ
て膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７Ａ
を堆積する。

【０３５８】次に、図３８（ｃ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５、第２のシリ
コン酸化膜３４及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第２のシリコン酸化膜３４及び第３の
シリコン窒化膜３５からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０３５９】次に、図３８（ｄ）に示すように、気相フ
ッ酸を用いて、サイドウォール３７を除去した後、図３
８（ｅ）に示すように、ドレイン領域の上に開口部を持
つマスクパターン１１１を形成し、形成したマスクパタ
ーン１１１、制御ゲート３１Ａ及び保護絶縁膜３６を用
いて、反応イオン性ドライエッチング（ＲＩＥ）法によ
り、半導体基板２１の上部に対してエッチングを行なっ
て、深さが２５ｎｍ〜７５ｎｍ程度の凹部２１ｂを形成
する。このとき、保護絶縁膜３６におけるサイドウォー
ル３７の底面により覆われていた部分及び第２の熱酸化
膜２８におけるサイドウォール３７の底面により覆われ
ていた部分の上側部分が除去される。なお、このエッチ
ングはＲＩＥ法に代えてＣＤＥ法により行なってもよ
い。

【０３６０】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。ここでは、第２の熱酸化膜２８における
サイドウォール３７の底面により覆われていた部分がヒ
素（Ａｓ）イオンのマスクとなる。

【０３６１】次に、図３８（ｆ）に示すように、異方性
エッチングにより、第２の熱酸化膜２８におけるサイド
ウォール３７の底面により覆われていた部分を除去す
る。

【０３６２】次に、図３８（ｇ）に示すように、半導体
基板２１を温度が約８５０℃の酸素雰囲気で熱酸化する
ことにより、半導体基板２１の凹部２１ｂの露出面上に
膜厚が約９ｎｍのトンネル絶縁膜３９を形成する。

【０３６３】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０３６４】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０３６５】なお、第３の実施形態においては、半導体
基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエレ
クトロンが浮遊ゲート電極４０Ｂに高効率で注入される
ように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けている
が、段差部を設けない構成であってもよい。

【０３６６】以上説明したように、第９の実施形態によ
ると、トンネル絶縁膜３９を形成する工程において、制
御ゲート電極３１Ａの側面が第２のシリコン酸化膜３４
及び第３のシリコン窒化膜３５からなる保護絶縁膜３６
に覆われているため、制御ゲート電極３１Ａの側面が酸
化されることがない。

【０３６７】また、制御ゲート電極３１Ａの両側面が保
護絶縁膜３６により覆われているため、浮遊ゲート電極
４０Ｂを形成する際に、制御ゲート電極３１Ａがエッチ
ングによるダメージを防止できる。

【０３６８】また、第９の実施形態においても、周辺回
路形成領域の各素子は記憶素子の形成工程よりも後に形
成されるため、制御ゲート電極３１Ａ及び浮遊ゲート電
極４０Ｂがエッチングダメージを受けることがない。

【０３６９】また、図３８（ｃ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０３７０】なお、図３７（ｂ）に示す一変形例に係る
記憶素子は、図３８（ｃ）に示す工程の後に、サイドウ
ォール３７を残して凹部２１ｂを形成し、その後、ソー
ス領域側の保護絶縁膜３６の張出部及び熱酸化膜２８の
端部を除去すれば良い。

【０３７１】また、図３７（ｃ）及び図３７（ｄ）に示
すように、トンネル絶縁膜１６を内燃方式のパイロジェ
ニック酸化により形成し、且つ保護絶縁膜１４、１４Ｃ
の外側部分にも内燃方式のパイロジェニック酸化による
シリコン酸化膜１４ａを形成しても良い。

【０３７２】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法を具体的に説明する。例えば、図
３８（ｇ）に示すトンネル絶縁膜形成工程において、急
速熱酸化装置を用いて、温度が９００℃〜１１００℃程
度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定され
たチャンバ内に水素と酸素とを導入し、半導体基板２１
上で生成される水蒸気によって半導体基板２１を熱酸化
することにより、半導体基板２１の凹部２１ｂの露出面
上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶縁膜３９を形
成する。このとき、内燃方式による熱酸化はシリコン窒
化膜をも酸化するため、保護絶縁膜３６における外側に
位置する第３のシリコン窒化膜３５の露出面が酸化され
て、図３７（ｃ）又は図３７（ｄ）に示すトンネル絶縁
膜１６及びシリコン酸化膜１４ａが形成される。 （第１０の実施形態）以下、本発明の第１０の実施形態
に係る不揮発性半導体記憶装置及びその製造方法につい
て図面を参照しながら説明する。

【０３７３】図３９は第１０の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の断面構成を示している。
図３９において、図１に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。

【０３７４】第１０の実施形態は、制御ゲート電極１３
の両側面上に設けられた単層の窒化シリコンからなる保
護絶縁膜１４Ａを有し、制御ゲート電極１３はその側部
に内燃方式のパイロジェニック酸化により形成されたシ
リコン酸化膜１３ｂを有していることを特徴とする。

【０３７５】続いて、第１０の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の製造方法を図４０（ａ）
〜図４０（ｈ）に基づいて説明する。なお、（１）素子
分離領域の形成、（２）ウェル領域の形成、（３）ゲー
ト酸化膜の形成及び（５）周辺回路形成領域の素子形成
の各工程は第１の実施形態と同様である。また、図４０
において、第１の実施形態と同一の構成部材には同一の
符号を付している。

【０３７６】まず、図４０（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０３７７】次に、図４０（ｂ）に示すように、マスク
パターン１０９を除去した後、急速熱酸化装置を用い
て、温度が９００℃〜１１００℃程度で圧力が１０００
Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素
ガスと酸素ガスとを導入し、半導体基板２１上で生成さ
れる水蒸気によって制御ゲート電極３１Ａを熱酸化する
ことにより、制御ゲート電極３１Ａの側部に、膜厚が約
５ｎｍ〜１５ｎｍのシリコン酸化膜３１ｂを形成する。
続いて、半導体基板２１上に、ドレイン形成領域に開口
部を持つマスクパターン１１０を形成し、形成したマス
クパターン１１０を用いて、例えば注入エネルギーが約
５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０¹²
〜１×１０¹⁴ｃｍ^-2程度のホウ素（Ｂ）イオンを半導体
基板２１にイオン注入することにより、表面近傍の不純
物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で且
つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３
を形成する。なお、第２の熱酸化膜２８における第１の
低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじ
め、フッ酸によるウェットエッチングで除去しておき、
その後、前述した注入条件でホウ素（Ｂ）イオンの注入
を行なってもよい。

【０３７８】次に、図４０（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって膜厚が約５ｎｍ〜１５
ｎｍの第３のシリコン窒化膜３５を堆積する。

【０３７９】次に、図４０（ｄ）に示すように、ＣＶＤ
法により、第３のシリコン窒化膜３５の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０３８０】次に、図４０（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第３のシリコン窒化膜３５及び第２の熱
酸化膜２８を除去して半導体基板２１を露出させること
により、制御ゲート電極３１Ａの側面上に、第３のシリ
コン窒化膜３５からなる保護絶縁膜３６を介在させたサ
イドウォール３７を形成する。

【０３８１】次に、図４０（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グはＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０３８２】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０３８３】次に、図４０（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図４０（ｈ）に示すよ
うに、半導体基板２１を温度が約８５０℃の酸素雰囲気
で熱酸化することにより、半導体基板２１の凹部２１ｂ
の露出面上に膜厚が約９ｎｍのトンネル絶縁膜３９を形
成する。

【０３８４】次に、ＣＶＤ法により、半導体基板２１上
にゲート電極３１Ａ及び保護絶縁膜３６を含む全面にわ
たって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン（Ｐ）
が添加された多結晶シリコン（ＤＰ）膜を形成する。続
いて、ドレイン領域の上に開口部を持つマスクパターン
を用いて、ＤＰ膜に対して異方性ドライエッチングによ
るエッチバックを行なって、制御ゲート電極３１Ａの側
面上に保護絶縁膜３６を介してサイドウォール状ＤＰ膜
を形成する。具体的には、トンネル絶縁膜３９が露出し
た時点でエッチングを停止して、制御ゲート電極３１Ａ
のドレイン領域側の側面上に高さが制御ゲート電極３１
Ａの高さの約８０％、ここでは約１６０ｎｍのサイドウ
ォール状ＤＰ膜を半導体基板２１の凹部２１ｂの段差部
を跨ぐように形成する。その後、サイドウォール状ＤＰ
膜をマスクするマスクパターンを用いたドライエッチン
グにより、サイドウォール状ＤＰ膜から、記憶素子ごと
に分離され、さらに制御ゲート電極３１Ａのドレイン領
域側の側面と保護絶縁膜３６を介して容量結合し且つ半
導体基板２１の凹部２１ｂとトンネル絶縁膜３９を介し
て対向する浮遊ゲート電極４０Ｂを自己整合的に形成す
る。

【０３８５】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０３８６】なお、第１０の実施形態においては、半導
体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエ
レクトロンが浮遊ゲート電極４０Ｂに高効率で注入され
るように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けてい
るが、段差部を設けない構成であってもよい。

【０３８７】以上説明したように、第１０の実施形態に
よると、制御ゲート電極３１Ａの両側面が保護絶縁膜３
６により覆われているため、浮遊ゲート電極４０Ｂを形
成する際に、制御ゲート電極３１Ａがエッチングによる
ダメージを防止できる。

【０３８８】また、図４０（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０３８９】その上、第１０の実施形態においても、周
辺回路形成領域の各素子は記憶素子の形成工程よりも後
に形成されるため、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂがエッチングダメージを受けることがな
い。

【０３９０】さらに、制御ゲート電極３１Ａの側部に
は、内燃方式のパイロジェニック酸化によりシリコン酸
化膜３１ｂを形成しているため、ＣＶＤ法によるシリコ
ン酸化膜よりも膜質が緻密となり、浮遊ゲート電極４０
Ｂに蓄積された電子の放出を抑制する効果が高くなり、
記憶素子の信頼性が向上する。

【０３９１】なお、第１０の実施形態において、保護絶
縁膜３６は制御ゲート電極３１Ａの両側面上に設けられ
ているが、図４１（ａ）に示すように制御ゲート電極３
１Ａの浮遊ゲート電極４０Ｂと反対側に位置する保護絶
縁膜３６は設けなくても良い。また、図４１（ｂ）に示
すように、制御ゲート電極３１Ａの浮遊ゲート電極４０
Ｂと反対側に位置する保護絶縁膜３６の下部の張り出し
部のみを除去しても良い。

【０３９２】また、図４０（ｇ）において、サイドウォ
ール３７を除去した後、さらに、異方性エッチングによ
り、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁
膜２８におけるサイドウォール３７の底面により覆われ
ていた部分を除去して、図４２（ａ）に示す構造として
も良い。このとき、図４２（ｂ）に示すように、制御ゲ
ート電極３１Ａの浮遊ゲート電極４０Ｂと反対側に位置
する保護絶縁膜３６の下部の張り出し部は残しておいて
もよい。

【０３９３】さらには、図４３に示すように、制御ゲー
ト電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲ
ート電極４０Ｂと反対側に位置する保護絶縁膜３６を除
去しても良い。

【０３９４】図４２（ａ）、（ｂ）及び図４３に示す構
造とすると、保護絶縁膜３６及び第２の絶縁膜２８にお
けるサイドウォール３７の底面に覆われていた部分が存
在しないため、書き込み動作時及び消去動作時におい
て、保護絶縁膜３６及び第２の絶縁膜２８に対して電子
又はホールのトラップが抑制される。その結果、記憶素
子に対して書き込み動作及び消去動作を繰り返すことに
よって該記憶素子の動作特性が劣化することを防止でき
る。

【０３９５】（第１０の実施形態の一変形例）以下、本
発明の第１０の実施形態の一変形例について図面を参照
しながら説明する。

【０３９６】図４４は第１０の実施形態の一変形例に係
る不揮発性半導体記憶装置の一記憶素子の断面構成を示
している。図４４において、図３９に示す構成部材と同
一の構成部材には同一の符号を付している。

【０３９７】本変形例に係るトンネル絶縁膜１６は内燃
方式のパイロジェニック酸化により形成され、且つ、保
護絶縁膜１４Ａにおける制御ゲート電極１３と反対側の
表面に、内燃方式のパイロジェニック酸化によるシリコ
ン酸化膜１４ａがそれぞれ形成されていることを特徴と
する。

【０３９８】以下、トンネル絶縁膜１６及びシリコン酸
化膜１４ａの成膜方法の具体例を説明する。

【０３９９】例えば、図４０（ｈ）に示す第１０の実施
形態におけるトンネル絶縁膜３９の成膜工程において、
急速熱酸化装置を用いて、温度が９００℃〜１１００℃
程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に設定さ
れたチャンバ内に水素ガスと酸素ガスとを導入し、半導
体基板２１上で生成される水蒸気によって該半導体基板
２１を熱酸化することにより、半導体基板２１の凹部２
１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのトンネル絶
縁膜３９を形成する。このとき、窒化シリコンからなる
保護絶縁膜３６の露出面も同時に熱酸化されて、図４４
に示すトンネル絶縁膜１６及びシリコン酸化膜１４ａが
形成される。

【０４００】本変形例によると、第１０の実施形態と同
様の効果を得られる上に、内燃方式の熱酸化によりトン
ネル絶縁膜３９を形成するため、低濃度ｎ型不純物拡散
領域３８における増速酸化が抑制されるので、該トンネ
ル絶縁膜３９の膜厚をほぼ均一に形成することができ
る。また、内燃方式の熱酸化によるトンネル絶縁膜３９
は、通常の酸素雰囲気で形成されたトンネル絶縁膜の膜
質と比べても、同等かそれ以上の膜質を得ることができ
る。

【０４０１】その上、内燃方式の熱酸化法を用いると、
ゲート酸化膜である第２の熱酸化膜２８に対するバーズ
ビークの発生、及び制御ゲート電極３１Ａの側面の下部
に対するバーズビークの発生が抑制されるため、ゲート
酸化膜の膜厚及び容量絶縁膜となる保護絶縁膜３６の膜
厚をほぼ均一に形成することができる。

【０４０２】さらに、内燃方式の熱酸化法を用いると、
図４４に示したように、保護絶縁膜１４Ａのシリコン窒
化膜における外側の面が酸化されてシリコン酸化膜１４
ａが形成されるため、浮遊ゲート電極１５に蓄積された
電子の放出を抑制する効果が向上するので、記憶素子の
信頼性が向上する。

【０４０３】なお、本変形例において、保護絶縁膜３６
は制御ゲート電極３１Ａの両側面上に設けられている
が、図４５に示すように制御ゲート電極３１Ａの浮遊ゲ
ート電極４０Ｂと反対側に位置する保護絶縁膜３６は設
けなくてもよい。ここでは、保護絶縁膜３６に形成され
たシリコン酸化膜３６ａを図４４のシリコン酸化膜１４
ａと対応させている。

【０４０４】また、保護絶縁膜３６及び第２の絶縁膜２
８におけるサイドウォール３７の底面により覆われてい
た部分を除去して、図４６に示す構造としても良い。

【０４０５】さらには、図４７に示すように、制御ゲー
ト電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲ
ート電極４０Ｂと反対側に位置する保護絶縁膜３６を除
去しても良い。

【０４０６】図４６及び図４７に示す構造とすると、保
護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォ
ール３７の底面に覆われていた部分が存在しないため、
書き込み動作時及び消去動作時において、保護絶縁膜３
６及び第２の絶縁膜２８に対して電子又はホールのトラ
ップが抑制される。その結果、記憶素子に対して書き込
み動作及び消去動作を繰り返すことによって該記憶素子
の動作特性が劣化することを防止できる。

【０４０７】なお、制御ゲート電極３１Ａの両側面上に
設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂ
と反対側に位置する保護絶縁膜３６の張り出し部のみを
除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向す
る側に位置する保護絶縁膜３６の張り出し部のみを除去
しても良い。

【０４０８】（第１１の実施形態）以下、本発明の第１
１の実施形態に係る不揮発性半導体記憶装置及びその製
造方法について図面を参照しながら説明する。

【０４０９】図４８は第１１の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の断面構成を示している。
図４８において、図１に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。

【０４１０】第１１の実施形態に係る保護絶縁膜１４
は、制御ゲート電極１３の両側面上に形成され、該制御
ゲート電極１３側から順次形成されたシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜の３層の積層体によ
り構成されていることを特徴とし、また、トンネル絶縁
膜１６が内燃方式によるパイロジェニック酸化により形
成されていることを特徴とする。

【０４１１】続いて、第１１の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の製造方法を図４９（ａ）
〜図４９（ｈ）に基づいて説明する。なお、（１）素子
分離領域の形成、（２）ウェル領域の形成、（３）ゲー
ト酸化膜の形成及び（５）周辺回路形成領域の素子形成
の各工程は第１の実施形態と同様である。また、図４９
において、第１の実施形態と同一の構成部材には同一の
符号を付している。

【０４１２】まず、図４９（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０４１３】次に、図４９（ｂ）に示すように、マスク
パターン１０９を除去した後、半導体基板２１上に、ド
レイン形成領域に開口部を持つマスクパターン１１０を
形成し、形成したマスクパターン１１０を用いて、例え
ば注入エネルギーが約５ｋｅＶ〜１５ｋｅＶ程度で注入
ドーズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度のホウ素
（Ｂ）イオンを半導体基板２１にイオン注入することに
より、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜１×
１０¹⁹ｃｍ^-3程度で且つ浅い接合を持つ第１の低濃度ｐ
型不純物拡散領域３３を形成する。なお、第２の熱酸化
膜２８における第１の低濃度ｐ型不純物拡散領域３３の
上側部分を、あらかじめ、フッ酸によるウェットエッチ
ングで除去しておき、その後、前述した注入条件でホウ
素（Ｂ）イオンの注入を行なってもよい。

【０４１４】次に、図４９（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第２のシリコン酸化膜３４、第３のシ
リコン窒化膜３５及び第４のシリコン酸化膜５１を順次
堆積する。

【０４１５】次に、図４９（ｄ）に示すように、ＣＶＤ
法により、第４のシリコン酸化膜５１の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０４１６】次に、図４９（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第４のシリコン酸化膜５１、第３のシリ
コン窒化膜３５、第２のシリコン酸化膜３４及び第２の
熱酸化膜２８を除去して半導体基板２１を露出させるこ
とにより、制御ゲート電極３１Ａの側面上に、第２のシ
リコン酸化膜３４、第３のシリコン窒化膜３５及び第４
のシリコン酸化膜５１からなる保護絶縁膜３６を介在さ
せたサイドウォール３７を形成する。

【０４１７】次に、図４９（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グは、ＲＩＥ法に代えてＣＤＥ法により行なってもよ
い。

【０４１８】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０４１９】次に、図４９（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図４９（ｈ）に示すよ
うに、急速熱酸化装置を用いて、温度が９００℃〜１１
００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に
設定されたチャンバ内に水素ガスと酸素ガスとを導入
し、半導体基板２１上で生成される水蒸気によって該半
導体基板２１を熱酸化することにより、半導体基板２１
の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのト
ンネル絶縁膜３９を形成する。このとき、保護絶縁膜３
６の露出面は第４のシリコン酸化膜５１により覆われて
いるため、内燃方式の熱酸化による保護絶縁膜３６の第
３のシリコン窒化膜３５の酸化を防止することができ、
保護絶縁膜３６のシリコン窒化膜をシリコン酸化膜で挟
んでなるＯＮＯ膜の膜構造が崩れることがない。

【０４２０】その後、ＣＶＤ法により、半導体基板２１
上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面に
わたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン
（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成す
る。続いて、ドレイン領域の上に開口部を持つマスクパ
ターンを用いて、ＤＰ膜に対して異方性ドライエッチン
グによるエッチバックを行なって、制御ゲート電極３１
Ａの側面上に保護絶縁膜３６を介してサイドウォール状
ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が
露出した時点でエッチングを停止して、制御ゲート電極
３１Ａのドレイン領域側の側面上に高さが制御ゲート電
極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサ
イドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの
段差部を跨ぐように形成する。その後、サイドウォール
状ＤＰ膜をマスクするマスクパターンを用いたドライエ
ッチングにより、サイドウォール状ＤＰ膜から、記憶素
子ごとに分離され、さらに制御ゲート電極３１Ａのドレ
イン領域側の側面と保護絶縁膜３６を介して容量結合し
且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９
を介して対向する浮遊ゲート電極４０Ｂを自己整合的に
形成する。

【０４２１】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０４２２】なお、第１１の実施形態においては、半導
体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエ
レクトロンが浮遊ゲート電極４０Ｂに高効率で注入され
るように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けてい
るが、段差部を設けない構成であってもよい。

【０４２３】以上説明したように、第１１の実施形態に
よると、制御ゲート電極３１Ａの両側面が保護絶縁膜３
６により覆われているため、浮遊ゲート電極４０Ｂを形
成する際に、制御ゲート電極３１Ａがエッチングによる
ダメージを防止できる。また、トンネル絶縁膜３９の形
成工程において、制御ゲート電極３１Ａにおける浮遊ゲ
ート電極４０Ｂ側の側面が酸化されることがない。

【０４２４】また、図４９（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０４２５】また、第１１の実施形態においても、周辺
回路形成領域の各素子は記憶素子の形成工程よりも後に
形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート
電極４０Ｂがエッチングダメージを受けることがない。

【０４２６】また、内燃方式の熱酸化によりトンネル絶
縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３
８における増速酸化が抑制されるので、該トンネル絶縁
膜３９の膜厚をほぼ均一に形成することができる。ま
た、内燃方式の熱酸化によるトンネル絶縁膜３９は、通
常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比
べても、同等かそれ以上の膜質を得ることができる。

【０４２７】また、ゲート酸化膜である第２の熱酸化膜
２８に対するバーズビークの発生、及び制御ゲート電極
３１Ａの側面の下部に対するバーズビークの発生が抑制
される。

【０４２８】さらに、保護絶縁膜３６の外側に第４のシ
リコン酸化膜５１を設けているため、第３のシリコン窒
化膜３５の酸化が防止されるだけでなく、第４のシリコ
ン酸化膜５１を設けることにより、第３のシリコン窒化
膜３５の膜厚の制御性が向上する。その上、保護絶縁膜
３６が３層構造であるため、浮遊ゲート電極４０Ｂに蓄
積された電子の放出を抑制でき、記憶素子の信頼性が向
上する。

【０４２９】なお、第１１の実施形態において、保護絶
縁膜３６は制御ゲート電極３１Ａの両側面上に設けられ
ているが、図５０に示すように制御ゲート電極３１Ａに
おける浮遊ゲート電極４０Ｂと反対側に位置する保護絶
縁膜３６は設けなくてもよい。この場合には、内燃方式
の熱酸化によるトンネル絶縁膜３９を形成する際に、制
御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反
対側の側部にシリコン酸化膜３１ａが形成される。

【０４３０】また、図４９（ｇ）において、サイドウォ
ール３７を除去した後、さらに、異方性エッチングによ
り、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁
膜２８におけるサイドウォール３７の底面により覆われ
ていた部分を除去して、図５１に示す構造としても良
い。

【０４３１】さらには、図５２に示すように、制御ゲー
ト電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲ
ート電極４０Ｂと反対側に位置する保護絶縁膜３６を除
去しても良い。

【０４３２】図５１及び図５２に示す構造とすると、保
護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォ
ール３７の底面に覆われていた部分が存在しないため、
書き込み動作時及び消去動作時において、保護絶縁膜３
６及び第２の絶縁膜２８に対して電子又はホールのトラ
ップが抑制される。その結果、記憶素子に対して書き込
み動作及び消去動作を繰り返すことによって該記憶素子
の動作特性が劣化することを防止できる。

【０４３３】なお、制御ゲート電極３１Ａの両側面上に
設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂ
と反対側に位置する保護絶縁膜３６の張り出し部のみを
除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向す
る側に位置する保護絶縁膜３６の張り出し部のみを除去
しても良い。

【０４３４】（第１２の実施形態）以下、本発明の第１
２の実施形態に係る不揮発性半導体記憶装置及びその製
造方法について図面を参照しながら説明する。

【０４３５】図５３は第１２の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の断面構成を示している。
図５３において、図１に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。

【０４３６】第１２の実施形態に係る保護絶縁膜１４
は、制御ゲート電極１３の両側面上に該制御ゲート電極
１３側から順次形成されたシリコン窒化膜及びシリコン
酸化膜の積層体により構成されている。

【０４３７】また、トンネル絶縁膜１６は内燃方式のパ
イロジェニック酸化により形成され、且つ、制御ゲート
電極１３は、その側部に内燃方式のパイロジェニック酸
化によるシリコン酸化膜１３ｂが形成されていることを
特徴とする。

【０４３８】続いて、第１２の実施形態に係る不揮発性
半導体記憶装置の一記憶素子の製造方法を図５４（ａ）
〜図５４（ｈ）に基づいて説明する。なお、（１）素子
分離領域の形成、（２）ウェル領域の形成、（３）ゲー
ト酸化膜の形成及び（５）周辺回路形成領域の素子形成
の各工程は第１の実施形態と同様である。また、図５４
において、第１の実施形態と同一の構成部材には同一の
符号を付している。

【０４３９】まず、図５４（ａ）に示すように、第２の
シリコン窒化膜３２の上に、記憶素子の制御ゲート電極
形成用パターンであるマスクパターン１０９を用いて、
第２のシリコン窒化膜３２に対するドライエッチング
と、多結晶シリコン膜３１に対するドライエッチングと
を行なって、上面が第２のシリコン窒化膜３２により覆
われたｎ型の多結晶シリコン膜からなる制御ゲート電極
３１Ａを形成する。

【０４４０】次に、図５４（ｂ）に示すように、マスク
パターン１０９を除去した後、急速熱酸化装置を用い
て、温度が９００℃〜１１００℃程度で圧力が１０００
Ｐａ〜２０００Ｐａ程度に設定されたチャンバ内に水素
ガスと酸素ガスとを導入し、半導体基板２１上で生成さ
れる水蒸気によって制御ゲート電極３１Ａを熱酸化する
ことにより、制御ゲート電極３１Ａの側部に、膜厚が約
５ｎｍ〜１５ｎｍのシリコン酸化膜３１ｂを形成する。
続いて、半導体基板２１上に、ドレイン形成領域に開口
部を持つマスクパターン１１０を形成し、形成したマス
クパターン１１０を用いて、例えば注入エネルギーが約
５ｋｅＶ〜１５ｋｅＶ程度で注入ドーズ量が５×１０¹²
〜１×１０¹⁴ｃｍ^-2程度のホウ素（Ｂ）イオンを半導体
基板２１にイオン注入することにより、表面近傍の不純
物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で且
つ浅い接合を持つ第１の低濃度ｐ型不純物拡散領域３３
を形成する。なお、第２の熱酸化膜２８における第１の
低濃度ｐ型不純物拡散領域３３の上側部分を、あらかじ
め、フッ酸によるウェットエッチングで除去しておき、
その後、前述した注入条件でホウ素（Ｂ）イオンの注入
を行なってもよい。

【０４４１】次に、図５４（ｃ）に示すように、マスク
パターン１１０を除去した後、ＣＶＤ法を用いて半導体
基板２１上に第２のシリコン窒化膜３２及び制御ゲート
電極３１Ａを含む全面にわたって、膜厚がそれぞれ約５
ｎｍ〜１５ｎｍの第３のシリコン窒化膜３５と第４のシ
リコン酸化膜５１とを順次堆積する。

【０４４２】次に、図５４（ｄ）に示すように、ＣＶＤ
法により、第４のシリコン酸化膜５１の上に全面にわた
って膜厚が４０ｎｍ〜１００ｎｍ程度のＢＰＳＧ膜３７
Ａを堆積する。

【０４４３】次に、図５４（ｅ）に示すように、堆積し
たＢＰＳＧ膜３７Ａに対して異方性のエッチバックを行
ない、さらに、第４のシリコン酸化膜５１、第３のシリ
コン窒化膜３５及び第２の熱酸化膜２８を除去して半導
体基板２１を露出させることにより、制御ゲート電極３
１Ａの側面上に、第３のシリコン窒化膜３５及び第４の
シリコン酸化膜５１からなる保護絶縁膜３６を介在させ
たサイドウォール３７を形成する。

【０４４４】次に、図５４（ｆ）に示すように、ドレイ
ン領域の上に開口部を持つマスクパターン１１１を形成
し、形成したマスクパターン１１１、制御ゲート３１Ａ
及びサイドウォール３７を用いて、反応イオン性ドライ
エッチング（ＲＩＥ）法により、半導体基板２１の上部
に対してエッチングを行なって、深さが２５ｎｍ〜７５
ｎｍ程度の凹部２１ｂを形成する。なお、このエッチン
グはＲＩＥ法に代えてＣＤＥ法により行なってもよい。

【０４４５】続いて、マスクパターン１１１を用いて、
注入エネルギーが約１０ｋｅＶ〜３０ｋｅＶで注入ドー
ズ量が５×１０¹²〜１×１０¹⁴ｃｍ^-2程度の比較的低ド
ーズ量のホウ素（Ｂ）イオンを半導体基板２１にイオン
注入して、表面近傍の不純物濃度が５×１０¹⁶ｃｍ^-3〜
１×１０¹⁹ｃｍ^-3程度で、第１の低濃度ｐ型不純物拡散
領域３３よりもやや深い接合を持つ第２の低濃度ｐ型不
純物拡散領域（図示せず）を形成する。さらに、マスク
パターン１１１を用いて、注入エネルギーが約２０ｋｅ
Ｖ〜５０ｋｅＶで注入ドーズ量が５×１０¹²〜１×１０
¹⁴ｃｍ^-2程度の比較的低ドーズ量のヒ素（Ａｓ）イオン
を半導体基板２１にイオン注入して、表面近傍の不純物
濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度で、接
合深さが約４０ｎｍの浅い低濃度ｎ型不純物拡散領域３
８を形成する。

【０４４６】次に、図５４（ｇ）に示すように、マスク
パターン１１１を除去し、さらに気相フッ酸を用いてサ
イドウォール３７を除去した後、図５４（ｈ）に示すよ
うに、急速熱酸化装置を用いて、温度が９００℃〜１１
００℃程度で圧力が１０００Ｐａ〜２０００Ｐａ程度に
設定されたチャンバ内に水素ガスと酸素ガスとを導入
し、半導体基板２１上で生成される水蒸気によって該半
導体基板２１を熱酸化することにより、半導体基板２１
の凹部２１ｂの露出面上に膜厚が６ｎｍ〜１５ｎｍのト
ンネル絶縁膜３９を形成する。このとき、保護絶縁膜３
６の露出面は第４のシリコン酸化膜５１により覆われて
いるため、内燃方式の熱酸化による保護絶縁膜３６の第
３のシリコン窒化膜３５の酸化を防止することができ、
制御ゲート電極３１Ａの側部のシリコン酸化膜３１ｂ、
保護絶縁膜３６の第３のシリコン窒化膜３５及び第４の
シリコン酸化膜５１からなるＯＮＯ膜の膜構造が崩れる
ことがない。

【０４４７】その後、ＣＶＤ法により、半導体基板２１
上にゲート電極３１Ａ及び保護絶縁膜３６を含む全面に
わたって膜厚が１２０ｎｍ〜２００ｎｍ程度のリン
（Ｐ）が添加された多結晶シリコン（ＤＰ）膜を形成す
る。続いて、ドレイン領域の上に開口部を持つマスクパ
ターンを用いて、ＤＰ膜に対して異方性ドライエッチン
グによるエッチバックを行なって、制御ゲート電極３１
Ａの側面上に保護絶縁膜３６を介してサイドウォール状
ＤＰ膜を形成する。具体的には、トンネル絶縁膜３９が
露出した時点でエッチングを停止して、制御ゲート電極
３１Ａのドレイン領域側の側面上に高さが制御ゲート電
極３１Ａの高さの約８０％、ここでは約１６０ｎｍのサ
イドウォール状ＤＰ膜を半導体基板２１の凹部２１ｂの
段差部を跨ぐように形成する。その後、サイドウォール
状ＤＰ膜をマスクするマスクパターンを用いたドライエ
ッチングにより、サイドウォール状ＤＰ膜から、記憶素
子ごとに分離され、さらに制御ゲート電極３１Ａのドレ
イン領域側の側面と保護絶縁膜３６を介して容量結合し
且つ半導体基板２１の凹部２１ｂとトンネル絶縁膜３９
を介して対向する浮遊ゲート電極４０Ｂを自己整合的に
形成する。

【０４４８】次に、制御ゲート電極３１Ａ及び浮遊ゲー
ト電極４０Ｂをマスクとして、注入エネルギーが約５０
ｋｅＶで注入ドーズ量が５×１０¹³〜１×１０¹⁴ｃｍ^-2
程度の比較的高ドーズ量のヒ素（Ａｓ）イオンを半導体
基板２１にイオン注入し、これにより、半導体基板２１
の表面近傍のヒ素の不純物濃度が５×１０¹⁹ｃｍ^-3〜１
×１０²¹ｃｍ^-3と程度のソース領域４２及びドレイン領
域４３を形成する。

【０４４９】なお、第１２の実施形態においては、半導
体基板２１の浮遊ゲート電極４０Ｂの下側に、ホットエ
レクトロンが浮遊ゲート電極４０Ｂに高効率で注入され
るように浮遊ゲート電極４０Ｂが跨ぐ段差部を設けてい
るが、段差部を設けない構成であってもよい。

【０４５０】以上説明したように、第１２の実施形態に
よると、制御ゲート電極３１Ａの両側面が保護絶縁膜３
６により覆われているため、浮遊ゲート電極４０Ｂを形
成する際に、制御ゲート電極３１Ａがエッチングによる
ダメージを防止できる。また、トンネル絶縁膜３９の形
成工程において、制御ゲート電極３１Ａにおける浮遊ゲ
ート電極４０Ｂ側の側面が酸化されることがない。

【０４５１】また、図５４（ｅ）に示すように、制御ゲ
ート電極３１ＡのＢＰＳＧからなるサイドウォール３７
は、その底面が保護絶縁膜３６上にあり、直接に半導体
基板２１と接していないため、後工程で除去する際に半
導体基板２１の基板面がダメージを受けることがないの
で、記憶素子としての動作が安定する。

【０４５２】また、第１２の実施形態においても、周辺
回路形成領域の各素子は記憶素子の形成工程よりも後に
形成されるため、制御ゲート電極３１Ａ及び浮遊ゲート
電極４０Ｂがエッチングダメージを受けることがない。

【０４５３】また、内燃方式の熱酸化によりトンネル絶
縁膜３９を形成するため、低濃度ｎ型不純物拡散領域３
８における増速酸化が抑制されるので、該トンネル絶縁
膜３９の膜厚をほぼ均一に形成することができる。ま
た、内燃方式の熱酸化によるトンネル絶縁膜３９は、通
常の酸素雰囲気で形成されたトンネル絶縁膜の膜質と比
べても、同等かそれ以上の膜質を得ることができる。

【０４５４】また、ゲート酸化膜である第２の熱酸化膜
２８に対するバーズビークの発生、及び制御ゲート電極
３１Ａの側面の下部に対するバーズビークの発生が抑制
される。

【０４５５】さらに、保護絶縁膜３６の外側に第４のシ
リコン酸化膜５１を設けているため、第３のシリコン窒
化膜３５の酸化が防止されるだけでなく、第４のシリコ
ン酸化膜５１を設けることにより、第３のシリコン窒化
膜３５の膜厚の制御性が向上する。その上、保護絶縁膜
３６と制御ゲート電極３１Ａの側部のシリコン酸化膜３
１ｂ、とを併せて３層構造であるため、浮遊ゲート電極
４０Ｂに蓄積された電子の放出を抑制でき、記憶素子の
信頼性が向上する。

【０４５６】なお、第１２の実施形態において、保護絶
縁膜３６は制御ゲート電極３１Ａの両側面上に設けられ
ているが、図５５に示すように制御ゲート電極３１Ａに
おける浮遊ゲート電極４０Ｂと反対側に位置する保護絶
縁膜３６は設けなくてもよい。この場合には、内燃方式
の熱酸化によるトンネル絶縁膜３９を形成する際に、制
御ゲート電極３１Ａにおける浮遊ゲート電極４０Ｂと反
対側の側部にシリコン酸化膜３１ａが形成される。

【０４５７】また、図５４（ｇ）において、サイドウォ
ール３７を除去した後、さらに、異方性エッチングによ
り、保護絶縁膜３６及びゲート酸化膜となる第２の絶縁
膜２８におけるサイドウォール３７の底面により覆われ
ていた部分を除去して、図５６に示す構造としても良
い。

【０４５８】さらには、図５７に示すように、制御ゲー
ト電極３１Ａの両側面上の保護絶縁膜３６のうち浮遊ゲ
ート電極４０Ｂと反対側に位置する保護絶縁膜３６を除
去しても良い。

【０４５９】図５６及び図５７に示す構造とすると、保
護絶縁膜３６及び第２の絶縁膜２８におけるサイドウォ
ール３７の底面に覆われていた部分が存在しないため、
書き込み動作時及び消去動作時において、保護絶縁膜３
６及び第２の絶縁膜２８に対して電子又はホールのトラ
ップが抑制される。その結果、記憶素子に対して書き込
み動作及び消去動作を繰り返すことによって該記憶素子
の動作特性が劣化することを防止できる。

【０４６０】なお、制御ゲート電極３１Ａの両側面上に
設けられた保護絶縁膜３６のうち浮遊ゲート電極４０Ｂ
と反対側に位置する保護絶縁膜３６の張り出し部のみを
除去しても良く、逆に、浮遊ゲート電極４０Ｂと対向す
る側に位置する保護絶縁膜３６の張り出し部のみを除去
しても良い。

【０４６１】

【発明の効果】本発明に係る不揮発性半導体記憶装置及
びその製造方法によると、浮遊ゲート電極が形成される
際に制御ゲート電極を保護する保護絶縁膜を有している
ため、制御ゲート電極は浮遊ゲート電極の形成時にその
形状が損なわれにくくなるので、不揮発性半導体記憶装
置のメモリセルを確実に形成することができる。

【０４６２】また、半導体基板が、記憶回路形成領域と
該記憶回路形成領域の回路に対して駆動信号を出力する
トランジスタを含む周辺回路形成領域を有している場合
に、記憶回路形成領域を形成した後に、周辺回路形成領
域のトランジスタを形成するため、本発明のメモリセル
のプロセスが周辺回路を構成するトランジスタの動作特
性に影響を与えることがないので、所望の特性を有する
不揮発性半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の一記憶素子を示す構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図９】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図１４】（ａ）〜（ｃ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図１５】本発明の第１の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図１６】本発明の第２の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図１７】（ａ）〜（ｈ）は本発明の第２の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図１８】本発明の第２の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図１９】本発明の第３の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図２０】（ａ）〜（ｈ）は本発明の第３の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図２１】本発明の第３の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図２２】本発明の第４の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図２３】（ａ）〜（ｈ）は本発明の第４の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図２４】本発明の第４の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図２５】本発明の第５の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図２６】（ａ）〜（ｈ）は本発明の第５の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図２７】本発明の第５の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図２８】本発明の第６の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図２９】（ａ）〜（ｈ）は本発明の第６の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図３０】本発明の第６の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図３１】本発明の第７の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図３２】（ａ）〜（ｈ）は本発明の第７の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図３３】本発明の第７の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図３４】本発明の第８の実施形態に係る不揮発性半導
体記憶装置の一記憶素子を示す構成断面図である。

【図３５】（ａ）〜（ｈ）は本発明の第８の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図３６】本発明の第８の実施形態の一変形例に係る不
揮発性半導体記憶装置の一記憶素子を示す構成断面図で
ある。

【図３７】（ａ）は本発明の第９の実施形態に係る不揮
発性半導体記憶装置の一記憶素子を示す構成断面図であ
る。（ｂ）〜（ｄ）は本発明の第９の実施形態の変形例
に係る不揮発性半導体記憶装置の一記憶素子を示す構成
断面図である。

【図３８】（ａ）〜（ｇ）は本発明の第９の実施形態に
係る不揮発性半導体記憶装置の一記憶素子の製造方法を
示す工程順の構成断面図である。

【図３９】本発明の第１０の実施形態に係る不揮発性半
導体記憶装置の一記憶素子を示す構成断面図である。

【図４０】（ａ）〜（ｈ）は本発明の第１０の実施形態
に係る不揮発性半導体記憶装置の一記憶素子の製造方法
を示す工程順の構成断面図である。

【図４１】（ａ）及び（ｂ）は本発明の第１０の実施形
態に係る不揮発性半導体記憶装置の一記憶素子の他の例
を示す構成断面図である。

【図４２】（ａ）及び（ｂ）は本発明の第１０の実施形
態に係る不揮発性半導体記憶装置の一記憶素子の他の例
を示す構成断面図である。

【図４３】本発明の第１０の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図４４】本発明の第１０の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子を示す構成断面図
である。

【図４５】本発明の第１０の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の他の例を示す構
成断面図である。

【図４６】本発明の第１０の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の他の例を示す構
成断面図である。

【図４７】本発明の第１０の実施形態の一変形例に係る
不揮発性半導体記憶装置の一記憶素子の他の例を示す構
成断面図である。

【図４８】本発明の第１１の実施形態に係る不揮発性半
導体記憶装置の一記憶素子を示す構成断面図である。

【図４９】（ａ）〜（ｈ）は本発明の第１１の実施形態
に係る不揮発性半導体記憶装置の一記憶素子の製造方法
を示す工程順の構成断面図である。

【図５０】本発明の第１１の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５１】本発明の第１１の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５２】本発明の第１１の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５３】本発明の第１２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子を示す構成断面図である。

【図５４】（ａ）〜（ｈ）は本発明の第１２の実施形態
に係る不揮発性半導体記憶装置の一記憶素子の製造方法
を示す工程順の構成断面図である。

【図５５】本発明の第１２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５６】本発明の第１２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５７】本発明の第１２の実施形態に係る不揮発性半
導体記憶装置の一記憶素子の他の例を示す構成断面図で
ある。

【図５８】（ａ）〜（ｈ）は従来のスプリットゲート型
のＦＥＥＰＲＯＭ装置の一記憶素子の製造方法を示す工
程順の構成断面図である。

【符号の説明】

１ 記憶回路形成領域 ２ 周辺回路形成領域 ３ 記憶素子部 ４ 低電圧ｎ型チャネルトランジスタ部 ５ 低電圧ｐ型チャネルトランジスタ部 ６ 高電圧ｎ型チャネルトランジスタ部 ７ 高電圧ｐ型チャネルトランジスタ部 ８ 抵抗素子部 ９ 容量素子部 １１ 半導体基板 １１ａ ソース領域 １１ｂ ドレイン領域 １２ ゲート酸化膜 １３ 制御ゲート電極 １３ａ シリコン酸化膜 １３ｂ シリコン酸化膜 １４ 保護絶縁膜（単層又は積層） １４Ａ 保護絶縁膜（単層） １４Ｃ 保護絶縁膜（積層） １４ａ シリコン酸化膜 １５ 浮遊ゲート電極 １６ トンネル絶縁膜 １６Ａ トンネル絶縁膜 １６Ｂ 容量絶縁膜 ２１ 半導体基板 ２１ａ 素子分離溝 ２１ｂ 凹部 ２２ 第１の熱酸化膜 ２３ 第１のシリコン窒化膜 ２４Ａ 第１のシリコン酸化膜 ２４Ｂ 素子分離領域 ２５ 深いｎ型ウェル領域 ２６ ｎ型ウェル領域 ２７ ｐ型ウェル領域 ２８ 第２の熱酸化膜 ２９ 第３の熱酸化膜 ３０ 第４の熱酸化膜 ３１ 多結晶シリコン膜 ３１Ａ 制御ゲート電極 ３１ｂ シリコン酸化膜 ３１Ｂ ゲート電極 ３２ 第２のシリコン窒化膜 ３３ 第１の低濃度ｐ型不純物拡散領域 ３４ 第２のシリコン酸化膜 ３５ 第３のシリコン窒化膜 ３６ 保護絶縁膜 ３６ａ シリコン酸化膜 ３７ サイドウォール ３７Ａ ＢＰＳＧ膜 ３８ 低濃度ｎ型不純物拡散領域 ３９ トンネル絶縁膜 ３９Ａ トンネル絶縁膜 ３９Ｂ 容量絶縁膜 ４０ 多結晶シリコン（ＤＰ）膜 ４０Ａ サイドウォール状ＤＰ膜 ４０Ｂ 浮遊ゲート電極 ４１ 保護酸化膜 ４２ ソース領域 ４３ ドレイン領域 ４４ ｎ型ＬＤＤ領域 ４５ ｐ型ＬＤＤ領域 ４６ サイドウォールスペーサ ４７ ｐ型ソースドレイン領域 ４８ ｎ型ソースドレイン領域 ４９ 第３のシリコン酸化膜 ５０ コバルトシリサイド領域 ５１ 第４のシリコン酸化膜 １０１〜１２４ マスクパターン １３１ マスクパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 楠見 昌隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 野呂 文彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤本 裕雅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 鎌田 章弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小田中 紳二 大阪府豊中市待兼山町１番１号 大阪大学 大学院理学研究科数学教室５Ｆ サイバー メディアセンター内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5F048 AB01 AC01 AC10 BA01 BB06 BB16 BC06 BE02 BF06 BF16 BG01 BG13 DA25 5F083 EP03 EP26 EP43 EP48 ER03 ER05 GA21 JA35 NA01 PR36 PR39 PR40 5F101 BA12 BB04 BC01 BD05 BH03

Claims (36)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に互いの側面を対向させる
   ように設けられた制御ゲート電極及び浮遊ゲート電極を
   有する不揮発性半導体記憶装置において、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された前記制御ゲート電極
   と、 前記制御ゲート電極の両側面上に堆積されてなり、前記
   浮遊ゲート電極が形成される際に前記制御ゲート電極を
   保護する保護絶縁膜と、 前記制御ゲート電極の一方の側面と前記保護絶縁膜を介
   して対向し、前記制御ゲート電極と容量結合する前記浮
   遊ゲート電極と、 前記浮遊ゲート電極と前記半導体基板との間に形成され
   たトンネル絶縁膜と、 前記半導体基板における前記浮遊ゲート電極の下側を含
   む領域に形成されたドレイン領域と、 前記半導体基板における前記制御ゲート電極に対して前
   記ドレイン領域と反対側の領域に形成されたソース領域
   とを備えていることを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 半導体基板上に互いの側面を対向させる
   ように設けられた制御ゲート電極及び浮遊ゲート電極を
   有する不揮発性半導体記憶装置において、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された前記制御ゲート電極
   と、 前記制御ゲート電極における前記浮遊ゲート電極と対向
   する側面上にのみ堆積されてなり、前記浮遊ゲート電極
   が形成される際に前記制御ゲート電極を保護する保護絶
   縁膜と、 前記制御ゲート電極の側面と前記保護絶縁膜を介して対
   向し、前記制御ゲート電極と容量結合する前記浮遊ゲー
   ト電極と、 前記浮遊ゲート電極と前記半導体基板との間に形成され
   たトンネル絶縁膜と、 前記半導体基板における前記浮遊ゲート電極の下側を含
   む領域に形成されたドレイン領域と、 前記半導体基板における前記制御ゲート電極に対して前
   記ドレイン領域と反対側の領域に形成されたソース領域
   とを備えていることを特徴とする不揮発性半導体記憶装
   置。
3. 【請求項３】 半導体基板上に互いの側面を対向させる
   ように設けられた制御ゲート電極及び浮遊ゲート電極を
   有する不揮発性半導体記憶装置において、 前記半導体基板上に形成されたゲート絶縁膜と、 前記第１の絶縁膜上に形成された前記制御ゲート電極
   と、 前記制御ゲート電極における前記浮遊ゲート電極と対向
   する側面と反対側の側面上に堆積されてなり、前記浮遊
   ゲート電極が形成される際に前記制御ゲート電極を保護
   する保護絶縁膜と、 前記制御ゲート電極における前記浮遊ゲート電極と対向
   する側面上に形成された容量絶縁膜と、 前記制御ゲート電極の側面と前記容量絶縁膜を介して対
   向し、前記制御ゲート電極と容量結合する前記浮遊ゲー
   ト電極と、 前記浮遊ゲート電極と前記半導体基板との間に形成され
   たトンネル絶縁膜と、 前記半導体基板における前記浮遊ゲート電極の下側を含
   む領域に形成されたドレイン領域と、 前記半導体基板における前記制御ゲート電極に対して前
   記ドレイン領域と反対側の領域に形成されたソース領域
   とを備えていることを特徴とする不揮発性半導体記憶装
   置。
4. 【請求項４】 前記容量絶縁膜の膜厚は均一であること
   を特徴とする請求項３に記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記保護絶縁膜の膜厚は均一であること
   を特徴とする請求項１〜３のうちのいずれか１項に記載
   の不揮発性半導体記憶装置。
6. 【請求項６】 前記ゲート絶縁膜の膜厚は均一であるこ
   とを特徴とする請求項１〜５のうちのいずれか１項に記
   載の不揮発性半導体記憶装置。
7. 【請求項７】 前記トンネル絶縁膜の膜厚は均一である
   ことを特徴とする請求項１〜６のうちのいずれか１項に
   記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記制御ゲート電極と前記保護絶縁膜と
   の間に形成された絶縁膜をさらに備えていることを特徴
   とする請求項１〜７のうちのいずれか１項に記載の不揮
   発性半導体記憶装置。
9. 【請求項９】 前記保護絶縁膜は、組成が互いに異なる
   複数の絶縁膜が積層された積層体からなることを特徴と
   する請求項１〜８のうちのいずれか１項に記載の不揮発
   性半導体記憶装置。
10. 【請求項１０】 前記半導体基板は、前記浮遊ゲート電
    極が跨ぐように形成された段差部を有していることを特
    徴とする請求項１〜９のうちのいずれか１項に記載の不
    揮発性半導体記憶装置。
11. 【請求項１１】 半導体基板上に第１の絶縁膜を形成し
    た後、該第１の絶縁膜上に形成した導体膜をパターニン
    グすることにより、前記導体膜から制御ゲート電極を形
    成する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第２の絶縁膜における前記制御ゲート電極の両側面
    上の部分を残すように除去することにより、前記第２の
    絶縁膜から前記制御ゲート電極を保護する保護絶縁膜を
    形成する保護絶縁膜堆積工程と、 前記第１の絶縁膜における制御ゲート電極の下側部分を
    残すように除去することにより、前記第１の絶縁膜から
    ゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記半導体基板上にトンネル絶縁膜となる第３の絶縁膜
    を形成するトンネル絶縁膜形成工程と、 前記制御ゲート電極の一方の側面と前記保護絶縁膜を介
    して容量結合し且つ前記半導体基板と前記トンネル絶縁
    膜を介して対向する浮遊ゲート電極を自己整合的に形成
    する浮遊ゲート電極形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
12. 【請求項１２】 半導体基板上に第１の絶縁膜を形成し
    た後、該第１の絶縁膜上に形成した導体膜をパターニン
    グすることにより、前記導体膜から制御ゲート電極を形
    成する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第１の絶縁膜上で且つ前記第２の絶縁膜における前
    記制御ゲート電極の側面上にサイドウォールを形成する
    サイドウォール形成工程と、 前記サイドウォール及び制御ゲート電極をマスクとし
    て、前記第１の絶縁膜及び第２の絶縁膜に対してエッチ
    ングを行なうことにより、前記制御ゲート電極の下側に
    前記第１の絶縁膜からなるゲート絶縁膜を形成すると共
    に、前記制御ゲート電極の両側面上に前記第２の絶縁膜
    からなり前記制御ゲート電極を保護する保護絶縁膜を形
    成する保護絶縁膜形成工程と、 前記サイドウォールを除去した後、前記半導体基板が露
    出した領域上にトンネル絶縁膜となる第３の絶縁膜を形
    成するトンネル絶縁膜形成工程と、 前記制御ゲート電極の一方の側面と前記保護絶縁膜を介
    して容量結合し且つ前記半導体基板と前記トンネル絶縁
    膜を介して対向する浮遊ゲート電極を自己整合的に形成
    する浮遊ゲート電極形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
13. 【請求項１３】 前記トンネル絶縁膜形成工程は、前記
    サイドウォールを除去した後に、前記保護絶縁膜におけ
    る前記サイドウォールの底面により覆われていた部分を
    除去する工程を含むことを特徴とする請求項１２に記載
    の不揮発性半導体記憶装置の製造方法。
14. 【請求項１４】 前記トンネル絶縁膜形成工程は、前記
    保護絶縁膜における前記サイドウォールの底面により覆
    われていた部分を除去した後に、前記ゲート絶縁膜にお
    ける前記サイドウォールの底面により覆われていた部分
    を除去する工程を含むことを特徴とする請求項１３に記
    載の不揮発性半導体記憶装置の製造方法。
15. 【請求項１５】 前記保護絶縁膜形成工程と前記トンネ
    ル絶縁膜形成工程との間に、前記サイドウォールをマス
    クとして、前記半導体基板に対してエッチングを行なう
    ことにより、前記半導体基板の浮遊ゲート電極を形成す
    る領域に該浮遊ゲート電極が跨ぐ段差部を形成する工程
    をさらに備えていることを特徴とする請求項１２〜１４
    のうちのいずれか１項に記載の不揮発性半導体記憶装置
    の製造方法。
16. 【請求項１６】 前記トンネル絶縁膜形成工程は、前記
    第３の絶縁膜を前記保護絶縁膜上にも形成する工程を含
    むことを特徴とする請求項１１〜１５のうちのいずれか
    １項に記載の不揮発性半導体記憶装置の製造方法。
17. 【請求項１７】 半導体基板上に第１の絶縁膜を形成し
    た後、第１の絶縁膜上に形成した導体膜をパターニング
    することにより、前記導体膜から制御ゲート電極を形成
    する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第２の絶縁膜における前記制御ゲート電極の一方の
    側面上の部分を残すように除去することにより、前記第
    ２の絶縁膜から前記制御ゲート電極の前記一方の側面を
    保護する保護絶縁膜を形成する保護絶縁膜形成工程と、 前記第１の絶縁膜における制御ゲート電極の下側部分を
    残すように除去することにより、前記第１の絶縁膜から
    ゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記半導体基板上にトンネル絶縁膜となる第３の絶縁膜
    を形成するトンネル絶縁膜形成工程と、 前記制御ゲート電極の側面と前記保護絶縁膜を介して容
    量結合し且つ前記半導体基板と前記トンネル絶縁膜を介
    して対向する浮遊ゲート電極を自己整合的に形成する浮
    遊ゲート電極形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
18. 【請求項１８】 半導体基板上に第１の絶縁膜を形成し
    た後、該第１の絶縁膜上に形成した導体膜をパターニン
    グすることにより、前記導体膜から制御ゲート電極を形
    成する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第１の絶縁膜上で且つ前記第２の絶縁膜における前
    記制御ゲート電極の側面上にサイドウォールを形成する
    サイドウォール形成工程と、 前記サイドウォール及び制御ゲート電極をマスクとし
    て、前記第１の絶縁膜及び第２の絶縁膜に対してエッチ
    ングを行なうことにより、前記制御ゲート電極の下側に
    前記第１の絶縁膜からなるゲート絶縁膜を形成すると共
    に、前記制御ゲート電極の両側面上に前記第２の絶縁膜
    からなり前記制御ゲート電極を保護する保護絶縁膜を形
    成する保護絶縁膜形成工程と、 前記サイドウォールを除去した後、前記制御ゲート電極
    の一方の側面上の部分を残すように前記保護絶縁膜を除
    去する保護絶縁膜除去工程と、 前記半導体基板が露出した領域上にトンネル絶縁膜とな
    る第３の絶縁膜を形成するトンネル絶縁膜形成工程と、 前記制御ゲート電極の側面と前記保護絶縁膜を介して容
    量結合し且つ前記半導体基板と前記トンネル絶縁膜を介
    して対向する浮遊ゲート電極を自己整合的に形成する浮
    遊ゲート電極形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
19. 【請求項１９】 前記保護絶縁膜除去工程は、前記サイ
    ドウォールを除去した後に、前記保護絶縁膜における前
    記サイドウォールの底面により覆われていた部分を除去
    する工程を含むことを特徴とする請求項１８に記載の不
    揮発性半導体記憶装置の製造方法。
20. 【請求項２０】 前記保護絶縁膜除去工程は、前記保護
    絶縁膜における前記サイドウォールの底面により覆われ
    ていた部分を除去した後に、前記ゲート絶縁膜における
    前記サイドウォールの底面により覆われていた部分を除
    去する工程を含むことを特徴とする請求項１９に記載の
    不揮発性半導体記憶装置の製造方法。
21. 【請求項２１】 前記保護絶縁膜形成工程と前記保護絶
    縁膜除去工程との間に、前記サイドウォールをマスクと
    して、前記半導体基板に対してエッチングを行なうこと
    により、前記半導体基板の浮遊ゲート電極を形成する領
    域に該浮遊ゲート電極が跨ぐ段差部を形成する工程をさ
    らに備えていることを特徴とする請求項１８〜２０のう
    ちのいずれか１項に記載の不揮発性半導体記憶装置の製
    造方法。
22. 【請求項２２】 前記トンネル絶縁膜形成工程は、前記
    第３の絶縁膜を前記保護絶縁膜上にも形成する工程を含
    むことを特徴とする請求項１７〜２１のうちのいずれか
    １項に記載の不揮発性半導体記憶装置の製造方法。
23. 【請求項２３】 前記制御ゲート電極形成工程と前記第
    ２の絶縁膜堆積工程との間に、加熱した前記半導体基板
    上に水素と酸素とを導入し、導入された水素及び酸素か
    ら前記半導体基板上で水蒸気を発生させることにより、
    前記制御ゲート電極の側部に絶縁膜を形成する工程をさ
    らに備えていることを特徴とする請求項１１〜２２のう
    ちのいずれか１項に記載の不揮発性半導体記憶装置の製
    造方法。
24. 【請求項２４】 前記保護絶縁膜形成工程は、前記保護
    絶縁膜を、組成が互いに異なる複数の絶縁膜を積層して
    形成することを特徴とする請求項２３に記載の不揮発性
    半導体記憶装置の製造方法。
25. 【請求項２５】 前記トンネル絶縁膜形成工程は、加熱
    した前記半導体基板上に水素と酸素とを導入し、導入さ
    れた水素及び酸素から前記半導体基板上で水蒸気を発生
    させることにより前記トンネル絶縁膜を形成すると共
    に、前記保護絶縁膜の表面に該保護絶縁膜の組成と異な
    る絶縁膜を形成する工程を含むことを特徴とする請求項
    １１〜２４のうちのいずれか１項に記載の不揮発性半導
    体記憶装置の製造方法。
26. 【請求項２６】 半導体基板上に第１の絶縁膜を形成し
    た後、該第１の絶縁膜上に形成した導体膜をパターニン
    グすることにより、前記導体膜から制御ゲート電極を形
    成する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第２の絶縁膜における前記制御ゲート電極の両側面
    のうち浮遊ゲート電極が形成される側と反対側の側面上
    の部分を残すように除去することにより、前記第２の絶
    縁膜から前記制御ゲート電極を保護する保護絶縁膜を形
    成する保護絶縁膜形成工程と、 前記第１の絶縁膜における制御ゲート電極の下側部分を
    残すように除去することにより、前記第１の絶縁膜から
    ゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記制御ゲート電極における浮遊ゲート電極が形成され
    る側の側面上に容量絶縁膜を形成する容量絶縁膜形成工
    程と、 前記半導体基板の上にトンネル絶縁膜を形成するトンネ
    ル絶縁膜形成工程と、 前記制御ゲート電極の側面と前記容量絶縁膜を介して容
    量結合し且つ前記半導体基板と前記トンネル絶縁膜を介
    して対向する浮遊ゲート電極を自己整合的に形成する浮
    遊ゲート電極形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
27. 【請求項２７】 半導体基板上に第１の絶縁膜を形成し
    た後、該第１の絶縁膜上に形成した導体膜をパターニン
    グすることにより、前記導体膜から制御ゲート電極を形
    成する制御ゲート電極形成工程と、 前記半導体基板の上に前記制御ゲート電極を含む全面に
    わたって第２の絶縁膜を堆積する第２の絶縁膜堆積工程
    と、 前記第１の絶縁膜上で且つ前記第２における絶縁膜の前
    記制御ゲート電極の側面上にサイドウォールを形成する
    サイドウォール形成工程と、 前記サイドウォール及び制御ゲート電極をマスクとし
    て、前記第１の絶縁膜及び第２の絶縁膜に対してエッチ
    ングを行なうことにより、前記制御ゲート電極の下側に
    前記第１の絶縁膜からなるゲート絶縁膜を形成すると共
    に、前記制御ゲート電極の両側面上に前記第２の絶縁膜
    からなり前記制御ゲート電極を保護する保護絶縁膜を形
    成する保護絶縁膜形成工程と、 前記サイドウォールを除去した後、前記制御ゲート電極
    の両側面上の保護絶縁膜のうち浮遊ゲート電極が形成さ
    れる側の保護絶縁膜を除去する保護絶縁膜除去工程と、 前記制御ゲート電極における浮遊ゲート電極が形成され
    る側の側面上に容量絶縁膜を形成する容量絶縁膜形成工
    程と、 前記半導体基板が露出した領域上にトンネル絶縁膜を形
    成するトンネル絶縁膜形成工程と、 前記制御ゲート電極の側面と前記容量絶縁膜を介して容
    量結合し且つ前記半導体基板と前記トンネル絶縁膜を介
    して対向する浮遊ゲート電極を自己整合的に形成する浮
    遊ゲート形成工程と、 前記制御ゲート電極及び浮遊ゲート電極をマスクとし
    て、前記半導体基板に対して不純物注入を行なうことに
    より、前記半導体基板にソース領域及びドレイン領域を
    形成するソースドレイン形成工程とを備えていることを
    特徴とする不揮発性半導体記憶装置の製造方法。
28. 【請求項２８】 前記保護絶縁膜除去工程は、前記サイ
    ドウォールを除去した後に、前記保護絶縁膜における前
    記サイドウォールの底面により覆われていた部分を除去
    する工程を含むことを特徴とする請求項２７に記載の不
    揮発性半導体記憶装置の製造方法。
29. 【請求項２９】 前記保護絶縁膜除去工程は、前記保護
    絶縁膜における前記サイドウォールの底面により覆われ
    ていた部分を除去した後に、前記ゲート絶縁膜における
    前記サイドウォールの底面により覆われていた部分を除
    去する工程を含むことを特徴とする請求項２８に記載の
    不揮発性半導体記憶装置の製造方法。
30. 【請求項３０】 前記保護絶縁膜形成工程と前記保護絶
    縁膜除去工程との間に、前記サイドウォールをマスクと
    して、前記半導体基板に対してエッチングを行なうこと
    により、前記半導体基板の浮遊ゲート電極を形成する領
    域に該浮遊ゲート電極が跨ぐ段差部を形成する工程をさ
    らに備えていることを特徴とする請求項２７〜２９のう
    ちのいずれか１項に記載の不揮発性半導体記憶装置の製
    造方法。
31. 【請求項３１】 前記容量絶縁膜形成工程と前記トンネ
    ル絶縁膜形成工程とは同時に進行する同一の工程からな
    ることを特徴とする請求項２６〜３０のうちのいずれか
    １項に記載の不揮発性半導体記憶装置の製造方法。
32. 【請求項３２】 前記容量絶縁膜形成工程又は前記トン
    ネル絶縁膜形成工程は、加熱した前記半導体基板上に水
    素と酸素とを導入し、導入された水素及び酸素から前記
    半導体基板上で水蒸気を発生させることにより、前記容
    量絶縁膜又は前記トンネル絶縁膜を形成する工程を含む
    ことを特徴とする請求項２６〜３１に記載の不揮発性半
    導体記憶装置の製造方法。
33. 【請求項３３】 前記第２の絶縁膜は、組成が互いに異
    なる複数の絶縁膜を積層した積層体からなることを特徴
    とする請求項１１〜３２のうちのいずれか１項に記載の
    不揮発性半導体記憶装置の製造方法。
34. 【請求項３４】 前記半導体基板は、前記ソース領域及
    び前記ドレイン領域を含む記憶回路形成領域と、前記制
    御ゲート電極、前記浮遊ゲート電極、前記ソース領域又
    は前記ドレイン領域に対する駆動信号を生成して出力す
    る電界効果型トランジスタを含む周辺回路を形成する周
    辺回路形成領域とを有しており、 前記記憶回路形成領域における前記ソース領域及び前記
    ドレイン領域を形成するよりも後に、前記周辺回路形成
    領域における前記電界効果型トランジスタを形成する工
    程を備えていることを特徴とする請求項１１〜３３のう
    ちのいずれか１項に記載の不揮発性半導体記憶装置の製
    造方法。
35. 【請求項３５】 前記記憶回路形成領域における前記制
    御ゲート電極を形成する工程は、前記導体膜を前記第１
    の絶縁膜上に形成する際に、前記電界効果型トランジス
    タのゲート電極形成用の導体膜をも同時に形成する工程
    を含むことを特徴とする請求項３４に記載の不揮発性半
    導体記憶装置の製造方法。
36. 【請求項３６】 前記記憶回路形成領域における前記制
    御ゲート電極を形成する工程は、前記導体膜をパターニ
    ングする際に、前記電界効果型トランジスタのゲート電
    極形成用の導体膜をも同時にパターニングする工程を含
    むことを特徴とする請求項３４に記載の不揮発性半導体
    記憶装置の製造方法。