JP2003303907A - 非直線的な細長いフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列方法及びそれにより形成されたメモリアレー - Google Patents
非直線的な細長いフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列方法及びそれにより形成されたメモリアレーInfo
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
Abstract
(57)【要約】
【課題】 減少サイズのメモリセルを形成する自己整列
方法及びそれにより形成されたメモリセルアレーを提供
する。 【解決手段】 基体に形成されたソース及びドレイン領
域と、そのソース領域上に配置された導電性材料ブロッ
クとを備えたフローティングゲートメモリセルのアレー
を形成する方法及びそれにより形成されたアレー。フロ
ーティングゲートは、導電性材料の薄いＬ字型層として
形成され、チャンネル領域上に配置された第１部分と、
導電性ブロックに沿って垂直に延びる第２部分とを有す
る。制御ゲートは、フローティングゲートの第１部分の
遠方端に隣接配置されてそこから絶縁された第１部分
と、チャンネル領域に隣接配置された第２部分とを含
む。制御ゲートの一部分は、基体に形成されたトレンチ
へと延び、トレンチの下にドレイン領域が形成され、チ
ャンネル領域は、トレンチの側壁に沿って延びる第１部
分と、基体表面に沿って延びる第２部分とを有する。
方法及びそれにより形成されたメモリセルアレーを提供
する。 【解決手段】 基体に形成されたソース及びドレイン領
域と、そのソース領域上に配置された導電性材料ブロッ
クとを備えたフローティングゲートメモリセルのアレー
を形成する方法及びそれにより形成されたアレー。フロ
ーティングゲートは、導電性材料の薄いＬ字型層として
形成され、チャンネル領域上に配置された第１部分と、
導電性ブロックに沿って垂直に延びる第２部分とを有す
る。制御ゲートは、フローティングゲートの第１部分の
遠方端に隣接配置されてそこから絶縁された第１部分
と、チャンネル領域に隣接配置された第２部分とを含
む。制御ゲートの一部分は、基体に形成されたトレンチ
へと延び、トレンチの下にドレイン領域が形成され、チ
ャンネル領域は、トレンチの側壁に沿って延びる第１部
分と、基体表面に沿って延びる第２部分とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートメモリセルの半導体メモリアレーを形成する自己整
列方法に係る。又、本発明は、上記形式のフローティン
グゲートメモリセルの半導体メモリアレーにも係る。
ートメモリセルの半導体メモリアレーを形成する自己整
列方法に係る。又、本発明は、上記形式のフローティン
グゲートメモリセルの半導体メモリアレーにも係る。
【０００２】
【従来の技術】フローティングゲートを使用して電荷を
蓄積する不揮発性半導体メモリセルや半導体基体に形成
されたこのような不揮発性メモリセルのメモリアレーが
良く知られている。通常、このようなフローティングゲ
ートメモリセルは、分割ゲート型であるか、又はスタッ
クゲート型である。
蓄積する不揮発性半導体メモリセルや半導体基体に形成
されたこのような不揮発性メモリセルのメモリアレーが
良く知られている。通常、このようなフローティングゲ
ートメモリセルは、分割ゲート型であるか、又はスタッ
クゲート型である。
【０００３】
【発明が解決しようとする課題】半導体フローティング
ゲートメモリセルアレーの製造に直面している問題点の
１つは、ソース、ドレイン、制御ゲート及びフローティ
ングゲートのような種々のコンポーネントの整列であ
る。半導体処理の一体化の設計ルールが緩和されて最小
リソグラフ特徴部が小さくなるにつれて、正確に整列す
る必要性が益々重要になった。又、種々の部分の整列
は、半導体製品の製造収率も決定する。
ゲートメモリセルアレーの製造に直面している問題点の
１つは、ソース、ドレイン、制御ゲート及びフローティ
ングゲートのような種々のコンポーネントの整列であ
る。半導体処理の一体化の設計ルールが緩和されて最小
リソグラフ特徴部が小さくなるにつれて、正確に整列す
る必要性が益々重要になった。又、種々の部分の整列
は、半導体製品の製造収率も決定する。
【０００４】自己整列は、この分野で良く知られてい
る。自己整列とは、１つ以上の材料を伴う１つ以上のス
テップを処理して、そのステップ処理において特徴部が
互いに自動的に整列されるようにする行為を指す。従っ
て、本発明は、自己整列の技術を使用して、フローティ
ングゲートメモリセル型の半導体メモリアレーの製造を
達成する。
る。自己整列とは、１つ以上の材料を伴う１つ以上のス
テップを処理して、そのステップ処理において特徴部が
互いに自動的に整列されるようにする行為を指す。従っ
て、本発明は、自己整列の技術を使用して、フローティ
ングゲートメモリセル型の半導体メモリアレーの製造を
達成する。
【０００５】単一ウエハ上のメモリセルの数を最大にす
るためにメモリセルアレーのサイズを縮小することが絶
えず必要である。メモリセルを対に形成し、各対が単一
のソース領域を共用し、そして隣接対のセルが共通のド
レイン領域を共用するようにして、メモリセルアレーの
サイズを減少することが良く知られている。しかしなが
ら、通常は、ドレイン領域へのビットライン接続のため
にアレーの広い領域が指定される。このビットライン領
域は、メモリセル対間のコンタクト開口、及びコンタク
ト対ワードライン間隔によってしばしば占有され、この
間隔は、リソグラフィの世代、コンタクトの整列及びコ
ンタクトの一体化に大きく依存する。更に、ワードライ
ントランジスタのために著しいスペースが指定され、そ
のサイズは、リソグラフィの世代及び接合スケーリング
により設定される。
るためにメモリセルアレーのサイズを縮小することが絶
えず必要である。メモリセルを対に形成し、各対が単一
のソース領域を共用し、そして隣接対のセルが共通のド
レイン領域を共用するようにして、メモリセルアレーの
サイズを減少することが良く知られている。しかしなが
ら、通常は、ドレイン領域へのビットライン接続のため
にアレーの広い領域が指定される。このビットライン領
域は、メモリセル対間のコンタクト開口、及びコンタク
ト対ワードライン間隔によってしばしば占有され、この
間隔は、リソグラフィの世代、コンタクトの整列及びコ
ンタクトの一体化に大きく依存する。更に、ワードライ
ントランジスタのために著しいスペースが指定され、そ
のサイズは、リソグラフィの世代及び接合スケーリング
により設定される。
【０００６】慣習的に、フローティングゲートは、消去
動作中にフローティングゲートから電子を移動するのに
使用されるファウラー・ノルトハイムのトンネル現象を
向上させるために、制御ゲートに面した鋭いエッジで形
成される。この鋭いエッジは、通常、フローティングゲ
ートポリの上面を不均一に酸化又は部分的エッチングす
ることにより形成される。しかしながら、フローティン
グゲートの寸法が小さくなるにつれて、この鋭いエッジ
をこのように形成することが益々困難になる。
動作中にフローティングゲートから電子を移動するのに
使用されるファウラー・ノルトハイムのトンネル現象を
向上させるために、制御ゲートに面した鋭いエッジで形
成される。この鋭いエッジは、通常、フローティングゲ
ートポリの上面を不均一に酸化又は部分的エッチングす
ることにより形成される。しかしながら、フローティン
グゲートの寸法が小さくなるにつれて、この鋭いエッジ
をこのように形成することが益々困難になる。
【０００７】又、メモリセルアレーのプログラミング効
率を改善することも必要である。従来のプログラミング
構成では、チャンネル領域の電子がフローティングゲー
トに平行な経路に流れ、比較的少数の加熱された電子が
フローティングゲートに注入される。推定プログラム効
率（全電子数に対する注入電子数）は、約１／１０００
と推定される。
率を改善することも必要である。従来のプログラミング
構成では、チャンネル領域の電子がフローティングゲー
トに平行な経路に流れ、比較的少数の加熱された電子が
フローティングゲートに注入される。推定プログラム効
率（全電子数に対する注入電子数）は、約１／１０００
と推定される。
【０００８】基体の非プレーナ部分上にメモリセルエレ
メントを形成することが知られている。例えば、米国特
許第５，７８０，３４１号（オグラ氏）は、基体表面に
形成されたステップチャンネルを含む多数のメモリデバ
イス構成を開示している。ステップチャンネルの目的
は、ホット電子をフローティングゲートに効率的に注入
することであるが、これらメモリデバイス設計は、メモ
リセルエレメントのサイズ及び形成を最適化するのが困
難であると共に、効率的で且つ信頼性のあるオペレーシ
ョンのために動作パラメータが必要であるという点で依
然として欠点がある。そこで、フローティングゲートメ
モリの機能性又は信頼性を妥協せずに、セルサイズを著
しく減少した不揮発性のフローティングゲート型メモリ
セルアレーが要望される。
メントを形成することが知られている。例えば、米国特
許第５，７８０，３４１号（オグラ氏）は、基体表面に
形成されたステップチャンネルを含む多数のメモリデバ
イス構成を開示している。ステップチャンネルの目的
は、ホット電子をフローティングゲートに効率的に注入
することであるが、これらメモリデバイス設計は、メモ
リセルエレメントのサイズ及び形成を最適化するのが困
難であると共に、効率的で且つ信頼性のあるオペレーシ
ョンのために動作パラメータが必要であるという点で依
然として欠点がある。そこで、フローティングゲートメ
モリの機能性又は信頼性を妥協せずに、セルサイズを著
しく減少した不揮発性のフローティングゲート型メモリ
セルアレーが要望される。
【０００９】
【課題を解決するための手段】本発明は、サイズを減少
したメモリセルを形成するための自己整列方法を提供
し、そして新規なフローティングゲート構造及びそれに
より形成されたメモリセルアレーを提供することによ
り、上述した問題を解消する。本発明は、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスのアレーで
あって、表面を有する第１導電型の半導体材料の基体を
備え、更に、上記基体に形成され、互いに実質的に平行
で且つ第１方向に延びる離間された分離領域を備え、更
に、各対の隣接分離領域間に活性領域を備えたメモリデ
バイスのアレーを提供する。各活性領域は、複数のメモ
リセルを含む。各メモリセルは、上記基体に形成された
第２導電型の第１及び第２の離間された領域を含み、そ
れらの間で基体に画成されたチャンネル領域は、第１及
び第２部分を有し、更に、近方端で非直線的に一緒に接
合された第１及び第２の細長い部分を有する導電性のフ
ローティングゲートを含み、該フローティングゲートの
第１部分は、上記チャンネル領域の第２部分の導電率を
制御するために上記チャンネル領域の第２部分に沿って
延びそしてそこから絶縁され、そしてフローティングゲ
ートの第２部分は、上記第１領域と容量性結合するよう
に配置され、そして更に、上記チャンネル領域の第１部
分の導電率を制御するために上記チャンネル領域の第１
部分に隣接配置されてそこから絶縁された導電性制御ゲ
ートも含む。
したメモリセルを形成するための自己整列方法を提供
し、そして新規なフローティングゲート構造及びそれに
より形成されたメモリセルアレーを提供することによ
り、上述した問題を解消する。本発明は、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスのアレーで
あって、表面を有する第１導電型の半導体材料の基体を
備え、更に、上記基体に形成され、互いに実質的に平行
で且つ第１方向に延びる離間された分離領域を備え、更
に、各対の隣接分離領域間に活性領域を備えたメモリデ
バイスのアレーを提供する。各活性領域は、複数のメモ
リセルを含む。各メモリセルは、上記基体に形成された
第２導電型の第１及び第２の離間された領域を含み、そ
れらの間で基体に画成されたチャンネル領域は、第１及
び第２部分を有し、更に、近方端で非直線的に一緒に接
合された第１及び第２の細長い部分を有する導電性のフ
ローティングゲートを含み、該フローティングゲートの
第１部分は、上記チャンネル領域の第２部分の導電率を
制御するために上記チャンネル領域の第２部分に沿って
延びそしてそこから絶縁され、そしてフローティングゲ
ートの第２部分は、上記第１領域と容量性結合するよう
に配置され、そして更に、上記チャンネル領域の第１部
分の導電率を制御するために上記チャンネル領域の第１
部分に隣接配置されてそこから絶縁された導電性制御ゲ
ートも含む。
【００１０】本発明の更に別の特徴において、半導体メ
モリセルのアレーを形成する方法は、第１導電型の半導
体基体に第２導電型の複数の第１及び第２の離間された
領域を形成し、基体において第１領域の１つと第２領域
の１つとの間に複数のチャンネル領域の各々を画成し、
各チャンネル領域は、第１部分及び第２部分を含み、そ
して基体は表面を有し、更に、近方端で非直線的に一緒
に接合された第１及び第２の細長い部分を各々有する複
数の導電性のフローティングゲートを形成し、該フロー
ティングゲートの第１部分の各々は、上記チャンネル領
域の１つの第２部分の導電率を制御するために上記チャ
ンネル領域の第２部分の１つに沿って延びてそこから絶
縁されるように形成され、そしてフローティングゲート
の第２部分の各々は、上記第１領域の１つと容量性結合
するように配置され、そして上記チャンネル領域の１つ
の第１部分の導電率を制御するために上記チャンネル領
域の第１部分の１つに各々隣接配置されてそこから絶縁
された複数の導電性制御ゲートを形成するという段階を
備えている。
モリセルのアレーを形成する方法は、第１導電型の半導
体基体に第２導電型の複数の第１及び第２の離間された
領域を形成し、基体において第１領域の１つと第２領域
の１つとの間に複数のチャンネル領域の各々を画成し、
各チャンネル領域は、第１部分及び第２部分を含み、そ
して基体は表面を有し、更に、近方端で非直線的に一緒
に接合された第１及び第２の細長い部分を各々有する複
数の導電性のフローティングゲートを形成し、該フロー
ティングゲートの第１部分の各々は、上記チャンネル領
域の１つの第２部分の導電率を制御するために上記チャ
ンネル領域の第２部分の１つに沿って延びてそこから絶
縁されるように形成され、そしてフローティングゲート
の第２部分の各々は、上記第１領域の１つと容量性結合
するように配置され、そして上記チャンネル領域の１つ
の第１部分の導電率を制御するために上記チャンネル領
域の第１部分の１つに各々隣接配置されてそこから絶縁
された複数の導電性制御ゲートを形成するという段階を
備えている。
【００１１】
【発明の実施の形態】本発明の他の目的及び特徴は、以
下の詳細な説明、特許請求の範囲及び添付図面から明ら
かとなろう。本発明の方法は、図１Ａ−１Ｋに示されて
おり、この技術で良く知られた好ましくはＰ型の半導体
基体１０で開始される。以下に述べる層の厚みは、設計
ルールと、プロセス技術の世代とに依存する。ここに説
明するのは、０．１１ミクロンプロセスに対するもので
ある。しかしながら、本発明は、特定のプロセス技術の
世代に限定されるものでもないし、以下に述べるプロセ
スパラメータの特定の値に限定されるものでもないこと
が当業者に理解されよう。
下の詳細な説明、特許請求の範囲及び添付図面から明ら
かとなろう。本発明の方法は、図１Ａ−１Ｋに示されて
おり、この技術で良く知られた好ましくはＰ型の半導体
基体１０で開始される。以下に述べる層の厚みは、設計
ルールと、プロセス技術の世代とに依存する。ここに説
明するのは、０．１１ミクロンプロセスに対するもので
ある。しかしながら、本発明は、特定のプロセス技術の
世代に限定されるものでもないし、以下に述べるプロセ
スパラメータの特定の値に限定されるものでもないこと
が当業者に理解されよう。
【００１２】図１Ａに示したように、約１０００−２０
００Åの厚みを有する窒化シリコン（以下、「窒化物」
という）のような比較的厚い絶縁材料層１２が、良く知
られた付着技術（例えば、化学蒸着ＣＶＤ）により基体
１０上に形成される。窒化物層１２にホトレジスト（マ
スキング）材料を付着し、そしてマスキングステップを
行って、選択された平行な縞領域からホトレジスト材料
を除去することにより、窒化物層１２に複数の平行な第
１トレンチ１４が形成される。非等方性窒化物エッチン
グを使用して、縞領域において窒化物層１２の露出部分
を除去し、基体１０まで延びてその一部分を露出させる
第１トレンチ１４が残される。次いで、適当なイオンイ
ンプランテーションを構造体の表面にわたって行って、
第１トレンチ１４の底に露出した基体部分に第１領域
（ソース領域）１６を形成する。このソース領域１６
は、第１トレンチ１４に自己整列される平行線で延び
る。それにより得られる構造が図１Ａに示されており、
窒化物１２のブロック間にトレンチ１４が画成されてい
る。
００Åの厚みを有する窒化シリコン（以下、「窒化物」
という）のような比較的厚い絶縁材料層１２が、良く知
られた付着技術（例えば、化学蒸着ＣＶＤ）により基体
１０上に形成される。窒化物層１２にホトレジスト（マ
スキング）材料を付着し、そしてマスキングステップを
行って、選択された平行な縞領域からホトレジスト材料
を除去することにより、窒化物層１２に複数の平行な第
１トレンチ１４が形成される。非等方性窒化物エッチン
グを使用して、縞領域において窒化物層１２の露出部分
を除去し、基体１０まで延びてその一部分を露出させる
第１トレンチ１４が残される。次いで、適当なイオンイ
ンプランテーションを構造体の表面にわたって行って、
第１トレンチ１４の底に露出した基体部分に第１領域
（ソース領域）１６を形成する。このソース領域１６
は、第１トレンチ１４に自己整列される平行線で延び
る。それにより得られる構造が図１Ａに示されており、
窒化物１２のブロック間にトレンチ１４が画成されてい
る。
【００１３】次いで、ポリシリコン１８（以下「ポリ」
という）の層が、構造体上に付着され、これは、図１Ｂ
に示すように、トレンチ１４を充填する。平坦化ポリエ
ッチングプロセス（例えば、化学的−機械的ポリシング
ＣＭＰ）を使用して、ポリ層１８を、窒化物ブロック１
２の頂部と平らになるまでエッチングし、窒化物ブロッ
クは、エッチングストッパーとして使用される。それに
より得られる構造体が図１Ｃに示されており、ポリシリ
コンのブロック１８が窒化物のブロック１２で分離され
ている。
という）の層が、構造体上に付着され、これは、図１Ｂ
に示すように、トレンチ１４を充填する。平坦化ポリエ
ッチングプロセス（例えば、化学的−機械的ポリシング
ＣＭＰ）を使用して、ポリ層１８を、窒化物ブロック１
２の頂部と平らになるまでエッチングし、窒化物ブロッ
クは、エッチングストッパーとして使用される。それに
より得られる構造体が図１Ｃに示されており、ポリシリ
コンのブロック１８が窒化物のブロック１２で分離され
ている。
【００１４】次いで、構造体は、熱酸化プロセスを受
け、図１Ｄに示すように、ポリブロック１８の露出した
上面に、二酸化シリコンの層２０（以下「酸化物」とい
う）が形成される。窒化物エッチングプロセスを行っ
て、窒化物ブロック１２を除去し、ポリブロック１８間
に形成されて基体１０まで延びる第２トレンチ２２が残
される。熱酸化プロセスを行って、ポリブロック１８及
び基体１０の露出面（第２トレンチ２２の内側）に薄い
酸化物層２４が形成される。それにより得られる構造体
が図１Ｅに示されている。
け、図１Ｄに示すように、ポリブロック１８の露出した
上面に、二酸化シリコンの層２０（以下「酸化物」とい
う）が形成される。窒化物エッチングプロセスを行っ
て、窒化物ブロック１２を除去し、ポリブロック１８間
に形成されて基体１０まで延びる第２トレンチ２２が残
される。熱酸化プロセスを行って、ポリブロック１８及
び基体１０の露出面（第２トレンチ２２の内側）に薄い
酸化物層２４が形成される。それにより得られる構造体
が図１Ｅに示されている。
【００１５】次いで、図１Ｆに示すように、構造体上に
薄いポリ層２６が形成される。ポリ層２６の厚み（例え
ば、３０−５００Å厚み）は、最終的なメモリセルデバ
イスに対するフローティングゲートの最終的な厚みを指
示する。次いで、第２トレンチ２２の側壁面に沿って絶
縁スペーサ３０が形成される。スペーサの形成は、この
技術で良く知られており、構造体の輪郭部上に材料を付
着した後に、非等方性エッチングプロセスを行い、それ
により、構造体の水平面から材料を除去するが、構造体
の垂直方向を向いた面には材料がほぼそのまま残される
ようにする。スペーサ３０は、酸化物、窒化物等の誘電
体材料で形成することができる。ここに示す実施形態で
は、絶縁スペーサ３０は、全構造体上に（図１Ｇに示す
ように）厚い酸化物層２８（例えば、~１０００Å厚
み）を付着した後に、良く知られた反応性イオンエッチ
ング（ＲＩＥ）のような非等方性酸化物エッチングプロ
セスを行って、図１Ｈに示すように、スペーサ３０を除
き、付着酸化物層２８を除去することにより、酸化物で
形成される。
薄いポリ層２６が形成される。ポリ層２６の厚み（例え
ば、３０−５００Å厚み）は、最終的なメモリセルデバ
イスに対するフローティングゲートの最終的な厚みを指
示する。次いで、第２トレンチ２２の側壁面に沿って絶
縁スペーサ３０が形成される。スペーサの形成は、この
技術で良く知られており、構造体の輪郭部上に材料を付
着した後に、非等方性エッチングプロセスを行い、それ
により、構造体の水平面から材料を除去するが、構造体
の垂直方向を向いた面には材料がほぼそのまま残される
ようにする。スペーサ３０は、酸化物、窒化物等の誘電
体材料で形成することができる。ここに示す実施形態で
は、絶縁スペーサ３０は、全構造体上に（図１Ｇに示す
ように）厚い酸化物層２８（例えば、~１０００Å厚
み）を付着した後に、良く知られた反応性イオンエッチ
ング（ＲＩＥ）のような非等方性酸化物エッチングプロ
セスを行って、図１Ｈに示すように、スペーサ３０を除
き、付着酸化物層２８を除去することにより、酸化物で
形成される。
【００１６】次いで、ポリエッチングを実行して、ポリ
層２６の露出部分（即ち、酸化物スペーサ３０で保護さ
れていない部分）を除去する。次いで、制御された酸化
物エッチングを行って、第２トレンチ２２の底における
酸化物層２４の露出部分を除去し、酸化物スペーサ３０
間に露出された基体１０の部分を残す。酸化物層２０及
び酸化物スペーサ３０も、この酸化物エッチングによっ
て若干消費される。それにより得られる構造体が図１Ｉ
に示されている。
層２６の露出部分（即ち、酸化物スペーサ３０で保護さ
れていない部分）を除去する。次いで、制御された酸化
物エッチングを行って、第２トレンチ２２の底における
酸化物層２４の露出部分を除去し、酸化物スペーサ３０
間に露出された基体１０の部分を残す。酸化物層２０及
び酸化物スペーサ３０も、この酸化物エッチングによっ
て若干消費される。それにより得られる構造体が図１Ｉ
に示されている。
【００１７】シリコンエッチングプロセスを使用して、
第２トレンチ２２の底及び酸化物スペーサ３０間に露出
されたままである基体１０の部分を除去する。このエッ
チングプロセスは、第２トレンチ２２を基体１０まで延
ばし（好ましくは、約１特徴部サイズ深さ、例えば、
０．１１μｍ技術では約０．１１μｍの深さまで）、こ
こで、基体１０に形成された第２トレンチ２２の下部２
２ａは、酸化物スペーサ３０の分離（第２トレンチ２２
の上部２２ｂにおける）に対応する巾を有する。適当な
イオンインプランテーションを構造体の全面にわたって
もう一度行う。このイオンインプランテーションは、第
２トレンチ２２の下で基体１０に第２領域３２（埋設ビ
ットラインドレイン領域）を形成する。次いで、熱酸化
プロセスを行って、第２トレンチ２２の露出した基体側
壁に酸化物層３４を、そしてポリ層２６の露出した端に
酸化物層３６を形成する。これにより得られる構造体が
図１Ｊに示されている。以下に述べるように、酸化物層
３６は、ファウラー・ノルトハイムのトンネル現象を許
す厚みを有するゲート酸化物材料を形成する。このゲー
ト酸化物は、熱成長及び付着酸化物の両方を使用して形
成することもできる。
第２トレンチ２２の底及び酸化物スペーサ３０間に露出
されたままである基体１０の部分を除去する。このエッ
チングプロセスは、第２トレンチ２２を基体１０まで延
ばし（好ましくは、約１特徴部サイズ深さ、例えば、
０．１１μｍ技術では約０．１１μｍの深さまで）、こ
こで、基体１０に形成された第２トレンチ２２の下部２
２ａは、酸化物スペーサ３０の分離（第２トレンチ２２
の上部２２ｂにおける）に対応する巾を有する。適当な
イオンインプランテーションを構造体の全面にわたって
もう一度行う。このイオンインプランテーションは、第
２トレンチ２２の下で基体１０に第２領域３２（埋設ビ
ットラインドレイン領域）を形成する。次いで、熱酸化
プロセスを行って、第２トレンチ２２の露出した基体側
壁に酸化物層３４を、そしてポリ層２６の露出した端に
酸化物層３６を形成する。これにより得られる構造体が
図１Ｊに示されている。以下に述べるように、酸化物層
３６は、ファウラー・ノルトハイムのトンネル現象を許
す厚みを有するゲート酸化物材料を形成する。このゲー
ト酸化物は、熱成長及び付着酸化物の両方を使用して形
成することもできる。
【００１８】次いで、厚いポリ層４０が構造体上に付着
されて、図１Ｋに示すように、第２トレンチ２２を充填
する。このポリ層４０は、イオンインプランテーション
又は現場でのプロセスによりドープすることができる。
ポリ層４０の頂部に金属化シリコン（ポリサイド）の任
意の層（図示せず）を形成することができ、これは、タ
ングステン、コバルト、チタン、ニッケル、白金又はモ
リブデンのような金属を構造体上に付着し、次いで、構
造体をアニールして、高温金属をポリ層４０の頂部へと
流しそして浸透させて、ポリサイドの導電層を形成でき
るようにすることにより行われる。
されて、図１Ｋに示すように、第２トレンチ２２を充填
する。このポリ層４０は、イオンインプランテーション
又は現場でのプロセスによりドープすることができる。
ポリ層４０の頂部に金属化シリコン（ポリサイド）の任
意の層（図示せず）を形成することができ、これは、タ
ングステン、コバルト、チタン、ニッケル、白金又はモ
リブデンのような金属を構造体上に付着し、次いで、構
造体をアニールして、高温金属をポリ層４０の頂部へと
流しそして浸透させて、ポリサイドの導電層を形成でき
るようにすることにより行われる。
【００１９】ここまでのところ、図１Ｋに示す構造体
は、第２トレンチ２２が一方向に延びるようにして１つ
のマスキングステップで形成された。第２トレンチ２２
の一方向に垂直にそれを横切って延びる平行な活性及び
不活性の縞領域は、次のように形成される。図１Ｋに示
す構造体にホトレジスト材料を付着し、そしてマスキン
グステップを行って、図１Ｌに示すように、平行な縞領
域４２からホトレジスト材料を選択的に除去する。この
マスキングステップは、交互に平行な活性領域４４（メ
モリセルが形成される）及び不活性の分離領域４６（メ
モリセルが形成されない）を画成する。次いで、活性領
域４４（ホトレジスト材料により保護された）に影響し
ない一連のエッチングプロセスを実行する。第１に、
（乾式）ポリエッチングを実行して、不活性領域４６に
おける露出したポリ層４０を除去した後に、酸化物エッ
チングを行って、酸化物層２０／３４／３６及びスペー
サ３０を不活性領域４６から除去する。次いで、制御さ
れたポリエッチングを行い、不活性領域４６においてポ
リ層２６を除去する（そして僅かな量のポリブロック１
８を消費する）。活性領域４８におけるホトレジスト材
料が除去された後に、厚い酸化物付着ステップにより、
活性及び不活性領域４４／４６の両方を厚い酸化物層４
８でカバーする。酸化物ＣＭＰ平坦化プロセスを使用し
て、酸化物層４８の上面が平坦化される。最終的な活性
領域構造体が図１Ｍに示され、そして最終的な不活性領
域構造体が図１Ｎに示されている。
は、第２トレンチ２２が一方向に延びるようにして１つ
のマスキングステップで形成された。第２トレンチ２２
の一方向に垂直にそれを横切って延びる平行な活性及び
不活性の縞領域は、次のように形成される。図１Ｋに示
す構造体にホトレジスト材料を付着し、そしてマスキン
グステップを行って、図１Ｌに示すように、平行な縞領
域４２からホトレジスト材料を選択的に除去する。この
マスキングステップは、交互に平行な活性領域４４（メ
モリセルが形成される）及び不活性の分離領域４６（メ
モリセルが形成されない）を画成する。次いで、活性領
域４４（ホトレジスト材料により保護された）に影響し
ない一連のエッチングプロセスを実行する。第１に、
（乾式）ポリエッチングを実行して、不活性領域４６に
おける露出したポリ層４０を除去した後に、酸化物エッ
チングを行って、酸化物層２０／３４／３６及びスペー
サ３０を不活性領域４６から除去する。次いで、制御さ
れたポリエッチングを行い、不活性領域４６においてポ
リ層２６を除去する（そして僅かな量のポリブロック１
８を消費する）。活性領域４８におけるホトレジスト材
料が除去された後に、厚い酸化物付着ステップにより、
活性及び不活性領域４４／４６の両方を厚い酸化物層４
８でカバーする。酸化物ＣＭＰ平坦化プロセスを使用し
て、酸化物層４８の上面が平坦化される。最終的な活性
領域構造体が図１Ｍに示され、そして最終的な不活性領
域構造体が図１Ｎに示されている。
【００２０】図２Ａは、それにより形成されたメモリセ
ルアレーの上面図であり、このメモリセルアレーは、交
互の活性領域４４及び不活性領域４６の行と、交互のソ
ースライン領域５０（ソース領域１６及びそれに電気的
に接続されたポリブロック１８を含む）及びドレイン領
域３２（ビットライン領域とも称される）の列とを含
み、これらは、トレンチ２２の下に形成され、活性及び
不活性領域４４／４６を横切って列方向に延びる。
ルアレーの上面図であり、このメモリセルアレーは、交
互の活性領域４４及び不活性領域４６の行と、交互のソ
ースライン領域５０（ソース領域１６及びそれに電気的
に接続されたポリブロック１８を含む）及びドレイン領
域３２（ビットライン領域とも称される）の列とを含
み、これらは、トレンチ２２の下に形成され、活性及び
不活性領域４４／４６を横切って列方向に延びる。
【００２１】図２Ａ及び２Ｂに示すように、アレーの１
つの縁にはビットラインストラップインプラント領域５
４が形成され、第２の（埋設ビットライン）領域３２が
シリコン基体１０の表面まで立ち上がっている。第２領
域３２の立ち上り部分を形成する方法は多数ある。マス
クを使用して、第２領域３２の埋設部分と表面部分との
間のギャップを除き構造体をカバーする。インプラント
ステップを実行し、インプランテーションされた領域が
第２領域３２の埋設部分と表面部分とを接合するように
インプラントエネルギーが選択される。或いは又、大き
な角度のインプラントを使用して、トレンチ２２の底に
第２領域３２を形成することができ、これも、基体表面
までの第２領域３２の立ち上り部分を形成する。
つの縁にはビットラインストラップインプラント領域５
４が形成され、第２の（埋設ビットライン）領域３２が
シリコン基体１０の表面まで立ち上がっている。第２領
域３２の立ち上り部分を形成する方法は多数ある。マス
クを使用して、第２領域３２の埋設部分と表面部分との
間のギャップを除き構造体をカバーする。インプラント
ステップを実行し、インプランテーションされた領域が
第２領域３２の埋設部分と表面部分とを接合するように
インプラントエネルギーが選択される。或いは又、大き
な角度のインプラントを使用して、トレンチ２２の底に
第２領域３２を形成することができ、これも、基体表面
までの第２領域３２の立ち上り部分を形成する。
【００２２】第２（埋設ビットライン）領域３２の立ち
上り部分と電気的に接触するために基体１０上にコンタ
クト５６（例えば金属）が形成される。コンタクト５６
は、全構造体上にＢＰＳＧ５８のようなパッシベーショ
ンを付着することにより形成されるのが好ましい。マス
キングステップを行って、第２（埋設ビットライン）領
域３２の立ち上り部分上にエッチング領域を画成する。
ＢＰＳＧ５８は、マスクされた領域において選択的にエ
ッチングされて、コンタクト開口を形成し、このコンタ
クト開口は、次いで、金属付着及び平坦化エッチバック
により導体金属５６が充填される。ＢＰＳＧ５８上に金
属マスキングを行って、コンタクト５６に接続するため
のビットラインコネクタ６０が追加される。又、１つ以
上の不活性領域４６には、ソースライン領域５０に接続
するために金属コンタクト６２が同様に形成され、これ
は、ポリブロック１８上に配置された酸化物層４８の部
分を除去するための酸化物エッチングを含む。ストラッ
プインプラント領域は、メモリセルアレー全体にわたり
メモリアレーの端及び／又は１つ以上の中間位置に形成
できることに注意されたい。
上り部分と電気的に接触するために基体１０上にコンタ
クト５６（例えば金属）が形成される。コンタクト５６
は、全構造体上にＢＰＳＧ５８のようなパッシベーショ
ンを付着することにより形成されるのが好ましい。マス
キングステップを行って、第２（埋設ビットライン）領
域３２の立ち上り部分上にエッチング領域を画成する。
ＢＰＳＧ５８は、マスクされた領域において選択的にエ
ッチングされて、コンタクト開口を形成し、このコンタ
クト開口は、次いで、金属付着及び平坦化エッチバック
により導体金属５６が充填される。ＢＰＳＧ５８上に金
属マスキングを行って、コンタクト５６に接続するため
のビットラインコネクタ６０が追加される。又、１つ以
上の不活性領域４６には、ソースライン領域５０に接続
するために金属コンタクト６２が同様に形成され、これ
は、ポリブロック１８上に配置された酸化物層４８の部
分を除去するための酸化物エッチングを含む。ストラッ
プインプラント領域は、メモリセルアレー全体にわたり
メモリアレーの端及び／又は１つ以上の中間位置に形成
できることに注意されたい。
【００２３】図３は、上記プロセスにより形成されたメ
モリセルアレーの回路図である。複数のメモリセル６４
が行列に配置されている。ワードライン（ＷＬ１、ＷＬ
２、ＷＬ３、・・ＷＬｎ＋１）の行は、活性領域４４の
行長さに沿って延びる（ＷＬ）ポリ層４０の縞に対応す
る。ビットライン（ＢＬ１、ＢＬ２、・・）及びソース
ライン（ＳＬ１、ＳＬ２、・・）の交互の列は、活性領
域４４の行を横断して基体に各々形成された埋設ビット
ライン領域３２及びソースライン領域１６（及びそれに
接続されたポリブロック１８）に対応する。
モリセルアレーの回路図である。複数のメモリセル６４
が行列に配置されている。ワードライン（ＷＬ１、ＷＬ
２、ＷＬ３、・・ＷＬｎ＋１）の行は、活性領域４４の
行長さに沿って延びる（ＷＬ）ポリ層４０の縞に対応す
る。ビットライン（ＢＬ１、ＢＬ２、・・）及びソース
ライン（ＳＬ１、ＳＬ２、・・）の交互の列は、活性領
域４４の行を横断して基体に各々形成された埋設ビット
ライン領域３２及びソースライン領域１６（及びそれに
接続されたポリブロック１８）に対応する。
【００２４】図１Ｍは、活性領域４４に形成されたメモ
リセル６４の最終的な構造を示す。第１及び第２領域１
６／３２は、各セルのソース及びドレインを形成する
（当業者に明らかなように、ソース及びドレインは、動
作中にスイッチできるが）。第１領域１６（それに接続
されたポリブロック１８を伴う）及び第２領域３２は、
それらが全ての活性及び不活性領域を横切って連続的に
延びるとすれば、各々、ソースライン及びビットライン
と称することもできる。Ｌ字型のポリ層２６は、フロー
ティングゲートを構成し、そして第２トレンチ２２内及
びフローティングゲート２６上に配置されたポリ層４０
の部分は、各メモリセルの制御ゲートを構成する。各メ
モリセルのチャンネル領域６６は、ソース及びドレイン
１６／３２間にある基体の表面部分である。各チャンネ
ル領域６６は、実質的に直交する角度で一緒に接合され
た２つの部分を有し、即ち（充填された）第２トレンチ
２２の垂直壁に沿って延びる垂直部分６７と、第２トレ
ンチ２２とソース領域１６との間に延びる水平部分６８
とを有する。
リセル６４の最終的な構造を示す。第１及び第２領域１
６／３２は、各セルのソース及びドレインを形成する
（当業者に明らかなように、ソース及びドレインは、動
作中にスイッチできるが）。第１領域１６（それに接続
されたポリブロック１８を伴う）及び第２領域３２は、
それらが全ての活性及び不活性領域を横切って連続的に
延びるとすれば、各々、ソースライン及びビットライン
と称することもできる。Ｌ字型のポリ層２６は、フロー
ティングゲートを構成し、そして第２トレンチ２２内及
びフローティングゲート２６上に配置されたポリ層４０
の部分は、各メモリセルの制御ゲートを構成する。各メ
モリセルのチャンネル領域６６は、ソース及びドレイン
１６／３２間にある基体の表面部分である。各チャンネ
ル領域６６は、実質的に直交する角度で一緒に接合され
た２つの部分を有し、即ち（充填された）第２トレンチ
２２の垂直壁に沿って延びる垂直部分６７と、第２トレ
ンチ２２とソース領域１６との間に延びる水平部分６８
とを有する。
【００２５】各フローティングゲート２６は、近方端で
一緒に接合された一対の直交する向きの細長い部分２６
ａ／２６ｂを含むポリシリコンのＬ字型の薄い層で形成
される。フローティングゲート部分２６ａは、基体の表
面に実質的に平行に延びそしてそこから絶縁される。フ
ローティングゲート部分２６ｂは、ポリブロック１８の
垂直面に実質的に平行に延びそしてそこから絶縁され
る。フローティングゲート部分２６ａ／２６ｂの各々
は、その遠方端が、隣接制御ゲート４０の異なる部分に
直面する薄い尖端部で終わり、従って、制御ゲート４０
へのファウラー・ノルトハイムのトンネル現象のための
２つの別々のラインを形成する。これら尖端は、ポリ層
２６の薄さが与えられると、効果的に先鋭であり、酸化
物３６を形成するのに使用される短い酸化ステップによ
り更に先鋭にされる。
一緒に接合された一対の直交する向きの細長い部分２６
ａ／２６ｂを含むポリシリコンのＬ字型の薄い層で形成
される。フローティングゲート部分２６ａは、基体の表
面に実質的に平行に延びそしてそこから絶縁される。フ
ローティングゲート部分２６ｂは、ポリブロック１８の
垂直面に実質的に平行に延びそしてそこから絶縁され
る。フローティングゲート部分２６ａ／２６ｂの各々
は、その遠方端が、隣接制御ゲート４０の異なる部分に
直面する薄い尖端部で終わり、従って、制御ゲート４０
へのファウラー・ノルトハイムのトンネル現象のための
２つの別々のラインを形成する。これら尖端は、ポリ層
２６の薄さが与えられると、効果的に先鋭であり、酸化
物３６を形成するのに使用される短い酸化ステップによ
り更に先鋭にされる。
【００２６】図１Ｍに示すように、本発明のプロセス
は、互いに鏡像関係のメモリセルの対を形成し、共通の
ビットライン領域３２を共用する第２トレンチ２２の各
側にメモリセル６４が形成される。同様に、各ソースラ
イン領域１６が、メモリセルの異なる鏡像セットから隣
接メモリセル間に共用される。各活性領域に対し、ポリ
層４０は、その活性領域内の全てのメモリセルに沿って
延びて、その制御ゲートを形成する。
は、互いに鏡像関係のメモリセルの対を形成し、共通の
ビットライン領域３２を共用する第２トレンチ２２の各
側にメモリセル６４が形成される。同様に、各ソースラ
イン領域１６が、メモリセルの異なる鏡像セットから隣
接メモリセル間に共用される。各活性領域に対し、ポリ
層４０は、その活性領域内の全てのメモリセルに沿って
延びて、その制御ゲートを形成する。
【００２７】メモリセルのオペレーション
メモリセルのオペレーションについて以下に説明する。
このようなメモリセルのオペレーション及びオペレーシ
ョンの理論は、フローティングゲート及び制御ゲートを
有する不揮発性メモリセルのオペレーション及びオペレ
ーション理論、ゲートのトンネル現象を制御するための
フローティングゲート、及びそれにより形成されたメモ
リセルのアレーに関して参考としてここに援用する米国
特許第５，５７２，０５４号にも開示されている。
このようなメモリセルのオペレーション及びオペレーシ
ョンの理論は、フローティングゲート及び制御ゲートを
有する不揮発性メモリセルのオペレーション及びオペレ
ーション理論、ゲートのトンネル現象を制御するための
フローティングゲート、及びそれにより形成されたメモ
リセルのアレーに関して参考としてここに援用する米国
特許第５，５７２，０５４号にも開示されている。
【００２８】所与の活性領域４４において選択されたメ
モリセル６４を最初に消去するために、そのソース１６
及びドレイン３２の両方に接地電位が印加される。制御
ゲート４０には、高い正の電圧（例えば、＋１２ボルト
程度の）が印加される。フローティングゲート２６の電
子は、ファウラー・ノルトハイムのトンネリングメカニ
ズムにより、フローティングゲート部分２６ａ／２６ｂ
の遠方端から酸化物層３６を経て制御ゲート４０へトン
ネル通過するように誘起され、フローティングゲート２
６は正に荷電されたままである。このトンネル現象は、
フローティングゲート部分２６ａ／２６ｂの尖端の先鋭
さにより促進される。制御ゲート４０は、活性領域４４
の長さに沿って延びるので、選択された活性領域４４に
おけるメモリセル６４の行全体が「消去」されることに
注意されたい。
モリセル６４を最初に消去するために、そのソース１６
及びドレイン３２の両方に接地電位が印加される。制御
ゲート４０には、高い正の電圧（例えば、＋１２ボルト
程度の）が印加される。フローティングゲート２６の電
子は、ファウラー・ノルトハイムのトンネリングメカニ
ズムにより、フローティングゲート部分２６ａ／２６ｂ
の遠方端から酸化物層３６を経て制御ゲート４０へトン
ネル通過するように誘起され、フローティングゲート２
６は正に荷電されたままである。このトンネル現象は、
フローティングゲート部分２６ａ／２６ｂの尖端の先鋭
さにより促進される。制御ゲート４０は、活性領域４４
の長さに沿って延びるので、選択された活性領域４４に
おけるメモリセル６４の行全体が「消去」されることに
注意されたい。
【００２９】選択されたメモリセル６４をプログラムす
ることが望まれるときには、小さな電圧（例えば、０．
５ないし１．０Ｖ）がそのドレイン領域３２に印加され
る。制御ゲート４０により画成されたＭＯＳ構造体のス
レッシュホールド電圧付近の正の電圧レベル（例えば、
約＋１．８ボルト程度）がその制御ゲート４０に印加さ
れる。そのソース領域１６には、正の高い電圧（例え
ば、５ないし９ボルト程度）が印加される。ドレイン領
域３２により発生される電子は、チャンネル領域６６の
深い空乏垂直部分６７を経てソース領域１６に向かって
流れる。電子は、チャンネル領域の水平部分６８に到達
すると、フローティングゲート部分２６ａの高い電位を
見る（フローティングゲート部分２６ｂが、ソース領域
１６に電気的接続された正に荷電されたポリブロック１
８に強力に電圧／容量性結合されているために）。電子
は、加速されて、加熱状態となり、それらのほとんど
は、絶縁層２４へそしてそれを経てフローティングゲー
ト２６へ注入される。接地電位即ちＶｄｄ（デバイスの
電源電圧に基づき約１．２ないし３．３ボルト）が、選
択されたメモリセル６４を含まないメモリセル列につい
ては、ソース領域１６及びドレイン領域３２に各々印加
され、そして選択されたメモリセル６４を含まないメモ
リセル行については、制御ゲート４０に印加される。従
って、選択された行及び列におけるメモリセル６４だけ
がプログラムされる。
ることが望まれるときには、小さな電圧（例えば、０．
５ないし１．０Ｖ）がそのドレイン領域３２に印加され
る。制御ゲート４０により画成されたＭＯＳ構造体のス
レッシュホールド電圧付近の正の電圧レベル（例えば、
約＋１．８ボルト程度）がその制御ゲート４０に印加さ
れる。そのソース領域１６には、正の高い電圧（例え
ば、５ないし９ボルト程度）が印加される。ドレイン領
域３２により発生される電子は、チャンネル領域６６の
深い空乏垂直部分６７を経てソース領域１６に向かって
流れる。電子は、チャンネル領域の水平部分６８に到達
すると、フローティングゲート部分２６ａの高い電位を
見る（フローティングゲート部分２６ｂが、ソース領域
１６に電気的接続された正に荷電されたポリブロック１
８に強力に電圧／容量性結合されているために）。電子
は、加速されて、加熱状態となり、それらのほとんど
は、絶縁層２４へそしてそれを経てフローティングゲー
ト２６へ注入される。接地電位即ちＶｄｄ（デバイスの
電源電圧に基づき約１．２ないし３．３ボルト）が、選
択されたメモリセル６４を含まないメモリセル列につい
ては、ソース領域１６及びドレイン領域３２に各々印加
され、そして選択されたメモリセル６４を含まないメモ
リセル行については、制御ゲート４０に印加される。従
って、選択された行及び列におけるメモリセル６４だけ
がプログラムされる。
【００３０】フローティングゲート２６への電子の注入
は、フローティングゲート部分２６ａにおける電荷が減
少して、ホット電子を発生するために水平チャンネル領
域部分６８に沿って高い表面電位をもはや維持できなく
なるまで続く。その点において、フローティングゲート
２６の電子又は負の電荷が、ドレイン領域３２からフロ
ーティングゲート２６への電子の流れを減少させる。
は、フローティングゲート部分２６ａにおける電荷が減
少して、ホット電子を発生するために水平チャンネル領
域部分６８に沿って高い表面電位をもはや維持できなく
なるまで続く。その点において、フローティングゲート
２６の電子又は負の電荷が、ドレイン領域３２からフロ
ーティングゲート２６への電子の流れを減少させる。
【００３１】最終的に、選択されたメモリセル６４を読
み取るために、そのソース領域１６に接地電位が印加さ
れる。読み取り電圧は、そのドレイン領域（例えば、約
＋１ボルト）及びその制御ゲート４０（例えば、デバイ
スの電源電圧に基づき約１．２ないし３．３ボルト）に
印加される。フローティングゲート２６が正に荷電され
る（即ち、フローティングゲートの電子が放出される）
場合には、チャンネル領域６６の水平部分６８（フロー
ティングゲート２６の真下）がターンオンされる。制御
ゲート４０が読み取り電位に上げられると、チャンネル
領域６６の垂直部分６７（制御ゲート４０に直接隣接し
た）もターンオンされる。従って、全チャンネル領域６
６がターンオンされて、ソース領域１６からドレイン領
域３２へ電子を通流させる。これが「１」状態である。
み取るために、そのソース領域１６に接地電位が印加さ
れる。読み取り電圧は、そのドレイン領域（例えば、約
＋１ボルト）及びその制御ゲート４０（例えば、デバイ
スの電源電圧に基づき約１．２ないし３．３ボルト）に
印加される。フローティングゲート２６が正に荷電され
る（即ち、フローティングゲートの電子が放出される）
場合には、チャンネル領域６６の水平部分６８（フロー
ティングゲート２６の真下）がターンオンされる。制御
ゲート４０が読み取り電位に上げられると、チャンネル
領域６６の垂直部分６７（制御ゲート４０に直接隣接し
た）もターンオンされる。従って、全チャンネル領域６
６がターンオンされて、ソース領域１６からドレイン領
域３２へ電子を通流させる。これが「１」状態である。
【００３２】他方、フローティングゲート２６が負又は
中性に荷電された場合には、チャンネル領域６６の水平
部分６８（フローティングゲート部分２６ａの真下）が
弱くターンオンされるか又は完全にシャットオフされ
る。制御ゲート４０及びドレイン領域３２が読み取り電
位に上昇されたときでも、チャンネル領域６６の水平部
分６８にはほとんど又は全く電流が流れない。この場合
には、電流が「１」状態の場合に比して非常に小さいか
又は全く電流が流れない。このようにして、メモリセル
６４は、「０」状態にプログラムされることが感知され
る。非選択の行列についてはソース／ドレイン領域１６
／３２及び制御ゲート４４に接地電位が印加され、従っ
て、選択されたメモリセル６４だけが読み取られる。
中性に荷電された場合には、チャンネル領域６６の水平
部分６８（フローティングゲート部分２６ａの真下）が
弱くターンオンされるか又は完全にシャットオフされ
る。制御ゲート４０及びドレイン領域３２が読み取り電
位に上昇されたときでも、チャンネル領域６６の水平部
分６８にはほとんど又は全く電流が流れない。この場合
には、電流が「１」状態の場合に比して非常に小さいか
又は全く電流が流れない。このようにして、メモリセル
６４は、「０」状態にプログラムされることが感知され
る。非選択の行列についてはソース／ドレイン領域１６
／３２及び制御ゲート４４に接地電位が印加され、従っ
て、選択されたメモリセル６４だけが読み取られる。
【００３３】メモリセルアレーは、この技術で良く知ら
れた従来型の行アドレスデコード回路、列アドレスデコ
ード回路、センス増幅回路、出力バッファ回路及び入力
バッファ回路を含む周辺回路を備えている。本発明は、
サイズが減少されそしてプログラム効率に優れたメモリ
セルアレーを提供する。メモリセルのサイズは、著しく
減少される。というのは、ビットライン領域３２が基体
１０内に埋設されそして第２トレンチ２２に自己整列さ
れ、リソグラフ世代、コンタクト整列及びコンタクト一
体化の制限によるスペースが浪費されないからである。
チャンネル領域６６の垂直部分６７をフローティングゲ
ート２６に「向ける」ことによりプログラム効率が相当
に改善される。従来のプログラミング構成では、チャン
ネル領域の電子がフローティングゲートに平行な経路に
流れ、そこで、比較的少数の電子が加熱状態になってフ
ローティングゲートに注入される。推定プログラム効率
（全電子数に対する注入電子数）は、１／１０００と推
定される。しかしながら、チャンネル領域の第１部分
が、フローティングゲートに直接「向けられた」電子経
路を画成するので、本発明のプログラム効率は、１桁以
上の大きさで改善されると推定され、ほとんど全ての電
子がフローティングゲートに注入される。
れた従来型の行アドレスデコード回路、列アドレスデコ
ード回路、センス増幅回路、出力バッファ回路及び入力
バッファ回路を含む周辺回路を備えている。本発明は、
サイズが減少されそしてプログラム効率に優れたメモリ
セルアレーを提供する。メモリセルのサイズは、著しく
減少される。というのは、ビットライン領域３２が基体
１０内に埋設されそして第２トレンチ２２に自己整列さ
れ、リソグラフ世代、コンタクト整列及びコンタクト一
体化の制限によるスペースが浪費されないからである。
チャンネル領域６６の垂直部分６７をフローティングゲ
ート２６に「向ける」ことによりプログラム効率が相当
に改善される。従来のプログラミング構成では、チャン
ネル領域の電子がフローティングゲートに平行な経路に
流れ、そこで、比較的少数の電子が加熱状態になってフ
ローティングゲートに注入される。推定プログラム効率
（全電子数に対する注入電子数）は、１／１０００と推
定される。しかしながら、チャンネル領域の第１部分
が、フローティングゲートに直接「向けられた」電子経
路を画成するので、本発明のプログラム効率は、１桁以
上の大きさで改善されると推定され、ほとんど全ての電
子がフローティングゲートに注入される。
【００３４】又、本発明では、第２トレンチ２２の側壁
に対して形成される制御ゲート領域は、セルのサイズに
影響せずに、導通性能及びパンチスルー裕度に対して別
々に最適化することができる。ソース領域１６と埋設ビ
ットライン領域３２との間のパンチスルー抑制は、第１
導電型（例えば、Ｎ型）のソース領域を、その第１導電
型とは異なる第２導電型（例えば、Ｐ型）のウェルに埋
設すると共に、メモリセルの導通特性に影響しない他の
サブ表面インプラントを使用することにより最適化する
ことができる。更に、ソース領域１６及びビットライン
領域３２を垂直方向及び水平方向に分離することによ
り、セルサイズに影響せずに、信頼性パラメータを容易
に最適化することができる。
に対して形成される制御ゲート領域は、セルのサイズに
影響せずに、導通性能及びパンチスルー裕度に対して別
々に最適化することができる。ソース領域１６と埋設ビ
ットライン領域３２との間のパンチスルー抑制は、第１
導電型（例えば、Ｎ型）のソース領域を、その第１導電
型とは異なる第２導電型（例えば、Ｐ型）のウェルに埋
設すると共に、メモリセルの導通特性に影響しない他の
サブ表面インプラントを使用することにより最適化する
ことができる。更に、ソース領域１６及びビットライン
領域３２を垂直方向及び水平方向に分離することによ
り、セルサイズに影響せずに、信頼性パラメータを容易
に最適化することができる。
【００３５】又、本発明のＬ字型フローティングゲート
構成は、多数の効果を発揮する。フローティングゲート
部分２６ａ／２６ｂは、ポリ材料の薄い層から作られる
ので、その尖端は狭く、制御ゲート４０へのファウラー
・ノルトハイムのトンネル現象を向上させる。広範囲な
熱酸化ステップで、トンネル現象を向上させるための鋭
いエッジを形成する必要はない。又、垂直のフローティ
ングゲート部分２６ｂと、ソース領域１６に電気的接続
されたポリブロック１８との接近が与えられると（薄い
酸化物層２４だけで分離された）、各フローティングゲ
ート２６とそれに対応するソース領域１６との間の電圧
／容量性結合比が向上される。同時に、酸化物スペーサ
３０により絶縁が与えられると、フローティングゲート
２６と制御ゲートポリ４０との間に比較的低い電圧／容
量性結合比が生じる。フローティングゲート部分２６ａ
／２６ｂの鋭い尖端は、酸化物プロセスを使用して形成
されないので、フローティングゲートポリを強くドープ
することができ、フローティングゲート２６のサイズを
更にスケールダウンすることができる。最終的に、フロ
ーティングゲート２６とソース領域１６との間の所望の
プログラム電圧／容量性結合に対してそれらを垂直方向
に重畳する必要がなければ、全メモリセルサイズを更に
スケールダウンすることができる。
構成は、多数の効果を発揮する。フローティングゲート
部分２６ａ／２６ｂは、ポリ材料の薄い層から作られる
ので、その尖端は狭く、制御ゲート４０へのファウラー
・ノルトハイムのトンネル現象を向上させる。広範囲な
熱酸化ステップで、トンネル現象を向上させるための鋭
いエッジを形成する必要はない。又、垂直のフローティ
ングゲート部分２６ｂと、ソース領域１６に電気的接続
されたポリブロック１８との接近が与えられると（薄い
酸化物層２４だけで分離された）、各フローティングゲ
ート２６とそれに対応するソース領域１６との間の電圧
／容量性結合比が向上される。同時に、酸化物スペーサ
３０により絶縁が与えられると、フローティングゲート
２６と制御ゲートポリ４０との間に比較的低い電圧／容
量性結合比が生じる。フローティングゲート部分２６ａ
／２６ｂの鋭い尖端は、酸化物プロセスを使用して形成
されないので、フローティングゲートポリを強くドープ
することができ、フローティングゲート２６のサイズを
更にスケールダウンすることができる。最終的に、フロ
ーティングゲート２６とソース領域１６との間の所望の
プログラム電圧／容量性結合に対してそれらを垂直方向
に重畳する必要がなければ、全メモリセルサイズを更に
スケールダウンすることができる。
【００３６】第１の別の実施形態
図４Ａ−４Ｇ及び図５Ａ−５Ｅは、図１Ｍに示されたも
のと同様のメモリセル構造体を形成するための第１の別
のプロセスを示す。この第１の別のプロセスは、図１Ｇ
に示したものと同じ構造で開始されるが、図４Ａに示す
ように、酸化物２８に代わって、窒化物７０が構造体上
に付着される。
のと同様のメモリセル構造体を形成するための第１の別
のプロセスを示す。この第１の別のプロセスは、図１Ｇ
に示したものと同じ構造で開始されるが、図４Ａに示す
ように、酸化物２８に代わって、窒化物７０が構造体上
に付着される。
【００３７】平坦化窒化物エッチング（例えば、ＣＭ
Ｐ）が行われ、これは、窒化物７０をポリ層２６の頂部
と平らになるまでエッチングし（ポリ層２６をエッチン
グストッパーとして使用して）、酸化物ブロック２０上
に付着されたポリ層２６の部分を露出させたままにす
る。次いで、熱酸化ステップが行われ、これは、図４Ｂ
に示すように、ポリ層２６の露出部分を酸化する。窒化
物層７０が窒化物エッチングにより除去された後に、付
加的な窒化物が構造体上に付着され、その後、非等方性
窒化物エッチングを行って、第２トレンチ２２の側壁に
沿った窒化物スペーサ７２を除く全ての窒化物を除去す
る。それにより得られる構造体が図４Ｃに示されてい
る。
Ｐ）が行われ、これは、窒化物７０をポリ層２６の頂部
と平らになるまでエッチングし（ポリ層２６をエッチン
グストッパーとして使用して）、酸化物ブロック２０上
に付着されたポリ層２６の部分を露出させたままにす
る。次いで、熱酸化ステップが行われ、これは、図４Ｂ
に示すように、ポリ層２６の露出部分を酸化する。窒化
物層７０が窒化物エッチングにより除去された後に、付
加的な窒化物が構造体上に付着され、その後、非等方性
窒化物エッチングを行って、第２トレンチ２２の側壁に
沿った窒化物スペーサ７２を除く全ての窒化物を除去す
る。それにより得られる構造体が図４Ｃに示されてい
る。
【００３８】これまでのところ、図４Ｃに示す構造体
が、第２トレンチ２２が一方向に延びるようにして、１
つのマスキングステップで形成された。この点におい
て、活性及び負活性領域を次のように形成する。図４Ｃ
に示す構造体にホトレジスト材料を付着し、そしてマス
キングステップを行って、平行な縞領域からホトレジス
ト材料を選択的に除去する。このマスキングステップ
は、ホトレジストによりカバーされた活性領域４４（活
性なメモリセルが形成される）と、ホトレジストにより
カバーされない不活性な分離領域４６（活性なメモリセ
ルが形成されない）とを交互に平行に画成する。次い
で、窒化物エッチングが行われて、分離領域４６から窒
化物スペーサ７２を除去する（図５Ａに示すように）
が、活性領域４４（ホトレジスト材料により保護され
た）からは除去しない。次いで、ホトレジスト材料が除
去され、それにより得られる活性領域構造体が図４Ｃに
示され、そしてそれにより得られる不活性な分離領域４
６が図５Ａに示されている。
が、第２トレンチ２２が一方向に延びるようにして、１
つのマスキングステップで形成された。この点におい
て、活性及び負活性領域を次のように形成する。図４Ｃ
に示す構造体にホトレジスト材料を付着し、そしてマス
キングステップを行って、平行な縞領域からホトレジス
ト材料を選択的に除去する。このマスキングステップ
は、ホトレジストによりカバーされた活性領域４４（活
性なメモリセルが形成される）と、ホトレジストにより
カバーされない不活性な分離領域４６（活性なメモリセ
ルが形成されない）とを交互に平行に画成する。次い
で、窒化物エッチングが行われて、分離領域４６から窒
化物スペーサ７２を除去する（図５Ａに示すように）
が、活性領域４４（ホトレジスト材料により保護され
た）からは除去しない。次いで、ホトレジスト材料が除
去され、それにより得られる活性領域構造体が図４Ｃに
示され、そしてそれにより得られる不活性な分離領域４
６が図５Ａに示されている。
【００３９】次いで、非等方性ポリエッチング及び制御
された非等方性酸化物エッチングを行って、活性領域４
４の第２トレンチ２２（即ち、スペーサ７２間）の底に
おけるポリ層２６及び酸化物層２４の露出部分を除去
し、基体の一部分を露出したままにする。又、この酸化
物エッチングによって酸化物層２０の僅かな部分も消費
される。次いで、シリコンエッチングプロセスを使用し
て、第２トレンチ２２の底及び窒化物スペーサ７２の間
に露出されたままである基体１０の部分を除去する。こ
のエッチングプロセスは、第２トレンチ２２を基体１０
まで下方に延長し（例えば、約１特徴部サイズの深さ、
例えば、０．１１μｍ技術では約０．１１μｍの深さま
で下方に）、ここで、基体１０に形成された第２トレン
チ２２の下部２２ａは、第２トレンチ２２の上部２２ｂ
における酸化物スペーサ３０の分離に対応する巾を有す
る。それにより得られる活性領域構造体が図４Ｄに示さ
れている。不活性領域４６では、上述したポリ及び酸化
物エッチングにより、ポリ層２６を完全に除去すると共
に、酸化物層２４を第２トレンチ２２の底で除去する。
次いで、シリコンエッチングにより、第２トレンチ２２
を、図５Ｂに示すように基体まで延ばす。
された非等方性酸化物エッチングを行って、活性領域４
４の第２トレンチ２２（即ち、スペーサ７２間）の底に
おけるポリ層２６及び酸化物層２４の露出部分を除去
し、基体の一部分を露出したままにする。又、この酸化
物エッチングによって酸化物層２０の僅かな部分も消費
される。次いで、シリコンエッチングプロセスを使用し
て、第２トレンチ２２の底及び窒化物スペーサ７２の間
に露出されたままである基体１０の部分を除去する。こ
のエッチングプロセスは、第２トレンチ２２を基体１０
まで下方に延長し（例えば、約１特徴部サイズの深さ、
例えば、０．１１μｍ技術では約０．１１μｍの深さま
で下方に）、ここで、基体１０に形成された第２トレン
チ２２の下部２２ａは、第２トレンチ２２の上部２２ｂ
における酸化物スペーサ３０の分離に対応する巾を有す
る。それにより得られる活性領域構造体が図４Ｄに示さ
れている。不活性領域４６では、上述したポリ及び酸化
物エッチングにより、ポリ層２６を完全に除去すると共
に、酸化物層２４を第２トレンチ２２の底で除去する。
次いで、シリコンエッチングにより、第２トレンチ２２
を、図５Ｂに示すように基体まで延ばす。
【００４０】次いで、熱酸化プロセスを実行し、図４Ｅ
及び５Ｃに示すように、活性及び不活性領域４４／４６
の両方において第２トレンチ２２の露出された基体側壁
に酸化物層７４を形成すると共に、活性領域４４におい
てポリ層２６の露出された端に酸化物層７６を形成する
（これは、これらポリ層端を先鋭にする傾向がある）。
以下に述べるように、酸化物層７６は、ファウラー・ノ
ルトハイムのトンネル現象を許す厚みを有する。次い
で、厚いポリ層が、活性及び負活性領域構造体の上に配
置され、第２トレンチ２２を充填する。その後、非等方
性ポリエッチングが行われ、トレンチ２２の内部のポリ
ブロック７８を除いて、付着されたポリ層を除去する
（例えば、酸化物ブロック２０をエッチングストッパー
として使用するＣＭＰポリエッチング）。次いで、タイ
ミングを合わせたポリエッチングを使用して、酸化物ブ
ロック２０の下にポリブロック７８をへこませる。ポリ
ブロック７８は、イオンインプラント又は現場でのプロ
セスによりドープすることができる。次いで、構造体上
に窒化物が付着された後に、非等方性窒化物エッチング
を行って、ポリブロック７８上及び第２トレンチの側壁
の上部に形成された窒化物スペーサ８０を除いて、付着
された窒化物を除去し、ポリブロック７８の一部分を露
出したままにする。それにより生じる活性領域構造体が
図４Ｆに示されており、そしてそれにより生じる不活性
領域構造体が図５Ｄに示されている。
及び５Ｃに示すように、活性及び不活性領域４４／４６
の両方において第２トレンチ２２の露出された基体側壁
に酸化物層７４を形成すると共に、活性領域４４におい
てポリ層２６の露出された端に酸化物層７６を形成する
（これは、これらポリ層端を先鋭にする傾向がある）。
以下に述べるように、酸化物層７６は、ファウラー・ノ
ルトハイムのトンネル現象を許す厚みを有する。次い
で、厚いポリ層が、活性及び負活性領域構造体の上に配
置され、第２トレンチ２２を充填する。その後、非等方
性ポリエッチングが行われ、トレンチ２２の内部のポリ
ブロック７８を除いて、付着されたポリ層を除去する
（例えば、酸化物ブロック２０をエッチングストッパー
として使用するＣＭＰポリエッチング）。次いで、タイ
ミングを合わせたポリエッチングを使用して、酸化物ブ
ロック２０の下にポリブロック７８をへこませる。ポリ
ブロック７８は、イオンインプラント又は現場でのプロ
セスによりドープすることができる。次いで、構造体上
に窒化物が付着された後に、非等方性窒化物エッチング
を行って、ポリブロック７８上及び第２トレンチの側壁
の上部に形成された窒化物スペーサ８０を除いて、付着
された窒化物を除去し、ポリブロック７８の一部分を露
出したままにする。それにより生じる活性領域構造体が
図４Ｆに示されており、そしてそれにより生じる不活性
領域構造体が図５Ｄに示されている。
【００４１】次いで、非等方性ポリエッチングを使用し
て、図４Ｇ及び５Ｅに示すように、ポリブロック７８の
露出部分（スペーサ８０間）を除去する。このポリエッ
チングにより、第２トレンチ２２がポリブロック７８を
経て酸化物層７４まで延び、第２トレンチ２２の各々に
一対の対向するポリ層８２が残される。分離領域がマス
キング材料により保護された状態で、イオンインプラン
テーションを行って、活性領域のみにおいて第２トレン
チ２２の下及びポリ層８２間で基体に第２（ドレイン）
領域３２を形成する。マスキング材料を除去した後に、
酸化物付着及び非等方性エッチングにより第２トレンチ
２２の側壁に沿って酸化物スペーサ８４を形成し、第２
トレンチ２２の底に基体１０のドレイン部分３２を露出
したままにする。それにより生じる活性及び非活性領域
構造体が図４Ｇ及び５Ｅに示されている。
て、図４Ｇ及び５Ｅに示すように、ポリブロック７８の
露出部分（スペーサ８０間）を除去する。このポリエッ
チングにより、第２トレンチ２２がポリブロック７８を
経て酸化物層７４まで延び、第２トレンチ２２の各々に
一対の対向するポリ層８２が残される。分離領域がマス
キング材料により保護された状態で、イオンインプラン
テーションを行って、活性領域のみにおいて第２トレン
チ２２の下及びポリ層８２間で基体に第２（ドレイン）
領域３２を形成する。マスキング材料を除去した後に、
酸化物付着及び非等方性エッチングにより第２トレンチ
２２の側壁に沿って酸化物スペーサ８４を形成し、第２
トレンチ２２の底に基体１０のドレイン部分３２を露出
したままにする。それにより生じる活性及び非活性領域
構造体が図４Ｇ及び５Ｅに示されている。
【００４２】次いで、メモリアレーを仕上げるために良
く知られた後端処理を行い、これは、構造体上に絶縁材
料を形成すると共に、この絶縁材料を経て延びてドレイ
ン領域３２と電気的接触をなす金属電気コンタクトを形
成することを含む。図４Ｇは、活性領域４４に形成され
たメモリセル６４の最終的な構造を示し、これは、幾つ
かの顕著な相違を除くと、図１Ｍに示された実施形態と
同じ構成である。Ｌ字型のポリ層２６がフローティング
ゲートを構成するが、ポリ層８２は各メモリセルに対す
る制御ゲートを構成する。制御ゲート８２は、分離及び
活性領域４６／４４を横切って行方向に延びる連続的に
形成された制御ラインとして形成され、各制御ライン
は、その行のメモリセルにおける全ての制御ゲート（各
活性領域から１つ）を一緒に接続する。各フローティン
グゲート２６は、近方端で接合された一対の直交方向を
向いた細長い部分２６ａ／２６ｂを含むＬ字型の薄いポ
リシリコン層で形成される。フローティングゲート部分
２６ａは、基体表面に実質的に平行に延びそしてそこか
ら絶縁される（チャンネル領域部分６８をターンオンす
るために）。フローティングゲート部分２６ｂは、ポリ
ブロック１８の垂直表面に実質的に平行に延びそしてそ
こから絶縁される（それらの間に強力な電圧／容量性結
合を得るために）。フローティングゲート部分２６ａ
は、その遠方端が、隣接制御ゲート８２に直面しそして
そこから絶縁された薄い尖端部分で終わる（酸化物層７
６を経てそれらの間にファウラー・ノルトハイムのトン
ネル現象を得るために）。絶縁スペーサ７２は、フロー
ティングゲート２６と制御ゲート８２との間の電圧／容
量性結合を減少する。ドレイン領域３２は、第２トレン
チ２２の巾より狭く、チャンネル領域６６が、第２トレ
ンチ２２の下及びドレイン領域３２とチャンネル領域の
垂直部分６７との間に第２の水平部分６９をもつように
させる。最終的に、第２トレンチ２２には金属コンタク
トを充填することができ、ビットラインは、各活性領域
において全てのドレインコンタクトを一緒に接合する。
く知られた後端処理を行い、これは、構造体上に絶縁材
料を形成すると共に、この絶縁材料を経て延びてドレイ
ン領域３２と電気的接触をなす金属電気コンタクトを形
成することを含む。図４Ｇは、活性領域４４に形成され
たメモリセル６４の最終的な構造を示し、これは、幾つ
かの顕著な相違を除くと、図１Ｍに示された実施形態と
同じ構成である。Ｌ字型のポリ層２６がフローティング
ゲートを構成するが、ポリ層８２は各メモリセルに対す
る制御ゲートを構成する。制御ゲート８２は、分離及び
活性領域４６／４４を横切って行方向に延びる連続的に
形成された制御ラインとして形成され、各制御ライン
は、その行のメモリセルにおける全ての制御ゲート（各
活性領域から１つ）を一緒に接続する。各フローティン
グゲート２６は、近方端で接合された一対の直交方向を
向いた細長い部分２６ａ／２６ｂを含むＬ字型の薄いポ
リシリコン層で形成される。フローティングゲート部分
２６ａは、基体表面に実質的に平行に延びそしてそこか
ら絶縁される（チャンネル領域部分６８をターンオンす
るために）。フローティングゲート部分２６ｂは、ポリ
ブロック１８の垂直表面に実質的に平行に延びそしてそ
こから絶縁される（それらの間に強力な電圧／容量性結
合を得るために）。フローティングゲート部分２６ａ
は、その遠方端が、隣接制御ゲート８２に直面しそして
そこから絶縁された薄い尖端部分で終わる（酸化物層７
６を経てそれらの間にファウラー・ノルトハイムのトン
ネル現象を得るために）。絶縁スペーサ７２は、フロー
ティングゲート２６と制御ゲート８２との間の電圧／容
量性結合を減少する。ドレイン領域３２は、第２トレン
チ２２の巾より狭く、チャンネル領域６６が、第２トレ
ンチ２２の下及びドレイン領域３２とチャンネル領域の
垂直部分６７との間に第２の水平部分６９をもつように
させる。最終的に、第２トレンチ２２には金属コンタク
トを充填することができ、ビットラインは、各活性領域
において全てのドレインコンタクトを一緒に接合する。
【００４３】第２の別の実施形態
図６Ａ−６Ｄは、制御ゲートが基体まで延びずそしてチ
ャンネル領域が直線的であることを除くと、図１Ｍに示
したものと同様であるメモリセル構造体を形成するため
の第２の別のプロセスを示す。この第２の別のプロセス
は、図１Ｄに示す同じ構造で開始される（図６Ａとして
再び示す）。
ャンネル領域が直線的であることを除くと、図１Ｍに示
したものと同様であるメモリセル構造体を形成するため
の第２の別のプロセスを示す。この第２の別のプロセス
は、図１Ｄに示す同じ構造で開始される（図６Ａとして
再び示す）。
【００４４】窒化物エッチングを使用して、窒化物ブロ
ック１２を除去し、そしてポリブロック１８間に第２ト
レンチ２２を形成する。次いで、窒化物付着及び非等方
性エッチバックプロセスを使用して第２トレンチ２２の
側壁に沿って窒化物スペーサ８８を形成する。別の窒化
物付着及び非等方性エッチバックプロセスを使用して窒
化物スペーサ８８に沿って窒化物スペーサ９０を形成す
る。次いで、適当なイオンインプランテーションを使用
して、第２トレンチ２２の底及び窒化物スペーサ９０間
の露出した基体に第２（ドレイン）領域３２を形成す
る。それにより生じる構造体が図６Ｂに示されている。
ック１２を除去し、そしてポリブロック１８間に第２ト
レンチ２２を形成する。次いで、窒化物付着及び非等方
性エッチバックプロセスを使用して第２トレンチ２２の
側壁に沿って窒化物スペーサ８８を形成する。別の窒化
物付着及び非等方性エッチバックプロセスを使用して窒
化物スペーサ８８に沿って窒化物スペーサ９０を形成す
る。次いで、適当なイオンインプランテーションを使用
して、第２トレンチ２２の底及び窒化物スペーサ９０間
の露出した基体に第２（ドレイン）領域３２を形成す
る。それにより生じる構造体が図６Ｂに示されている。
【００４５】次いで、窒化物エッチングを使用して、第
２トレンチ２２から窒化物スペーサ８８／９０を除去す
る。その後、熱酸化プロセスを行い、ポリブロック１８
及び基体１０の露出面（第２トレンチ２２の内側）に薄
い酸化物層２４を形成する。次いで、構造体上に薄いポ
リ層２６を形成し、その厚み（例えば、３０−５００Å
厚み）は、最終的なメモリセルデバイスに対するフロー
ティングゲートの最終的な厚みを指示する。次いで、酸
化物付着及び非等方性エッチングプロセスにより第２ト
レンチ２２の側壁に沿って絶縁スペーサ３０を形成す
る。
２トレンチ２２から窒化物スペーサ８８／９０を除去す
る。その後、熱酸化プロセスを行い、ポリブロック１８
及び基体１０の露出面（第２トレンチ２２の内側）に薄
い酸化物層２４を形成する。次いで、構造体上に薄いポ
リ層２６を形成し、その厚み（例えば、３０−５００Å
厚み）は、最終的なメモリセルデバイスに対するフロー
ティングゲートの最終的な厚みを指示する。次いで、酸
化物付着及び非等方性エッチングプロセスにより第２ト
レンチ２２の側壁に沿って絶縁スペーサ３０を形成す
る。
【００４６】次いで、ポリエッチングを実行して、ポリ
層２６の露出部分（即ち、酸化物スペーサ３０により保
護されていない部分）を除去する。制御された酸化物エ
ッチング及び（熱）酸化プロセスを実行して、第２トレ
ンチ２２の底における酸化物層２４の露出部分を所望の
厚みで除去しそして再形成する（層２４ａとして）。こ
の酸化物エッチング及び酸化プロセスは、ポリ層２６の
露出端に酸化物層３６も形成する（これは、ポリ層の端
を先鋭にする傾向がある）。厚いポリ層４０が構造体上
に付着され、第２のトレンチ２２を充填し、そして図６
Ｄに示す構造体が生じる。
層２６の露出部分（即ち、酸化物スペーサ３０により保
護されていない部分）を除去する。制御された酸化物エ
ッチング及び（熱）酸化プロセスを実行して、第２トレ
ンチ２２の底における酸化物層２４の露出部分を所望の
厚みで除去しそして再形成する（層２４ａとして）。こ
の酸化物エッチング及び酸化プロセスは、ポリ層２６の
露出端に酸化物層３６も形成する（これは、ポリ層の端
を先鋭にする傾向がある）。厚いポリ層４０が構造体上
に付着され、第２のトレンチ２２を充填し、そして図６
Ｄに示す構造体が生じる。
【００４７】図１Ｌ−１Ｎを参照して説明したマスキン
グ及びエッチングステップを次に実行して、図６Ｄの構
造体に対する分離及び活性領域を形成し、そしてメモリ
セルのアレーの形成が完了する。第１の実施形態と同様
に、図６Ｄの構造体は、制御ゲート４０に直面した一対
の端を各々有する（制御ゲート４０へのファウラー・ノ
ルトハイムのトンネル現象のための２つの別々のライン
を与えるために）Ｌ字型のフローティングゲート２６を
有する。第１の実施形態とは異なり、図６Ｄの構造体の
制御ゲート４０は、基体へと延びず、そしてチャンネル
領域は、直線的である（その各々は、フローティングゲ
ートにより制御される第１部分と、制御ゲート４０によ
り制御される第２部分とを有する）。
グ及びエッチングステップを次に実行して、図６Ｄの構
造体に対する分離及び活性領域を形成し、そしてメモリ
セルのアレーの形成が完了する。第１の実施形態と同様
に、図６Ｄの構造体は、制御ゲート４０に直面した一対
の端を各々有する（制御ゲート４０へのファウラー・ノ
ルトハイムのトンネル現象のための２つの別々のライン
を与えるために）Ｌ字型のフローティングゲート２６を
有する。第１の実施形態とは異なり、図６Ｄの構造体の
制御ゲート４０は、基体へと延びず、そしてチャンネル
領域は、直線的である（その各々は、フローティングゲ
ートにより制御される第１部分と、制御ゲート４０によ
り制御される第２部分とを有する）。
【００４８】第３の別の実施形態
図７Ａ−７Ｅ、図８Ａ−８Ｅ及び図９Ａ−９Ｃは、本発
明のメモリセル構造体を形成するための第３の別のプロ
セスを示し、この場合、分離領域を最初に形成し、そし
て基体の表面上に制御ゲートを形成し、これら制御ゲー
トは、分離及び活性領域を横切って行方向に連続的に延
びる。この第３の別のプロセスは、基体上に分離領域を
形成する良く知られたＳＴＩ（浅いトレンチ分離）方法
を実行することにより開始する。図７Ａは、好ましくは
Ｐ型である半導体基体１０（又は半導体ウェル）の上面
図である。第１及び第２の材料層９２及び９４を基体上
に形成する（例えば、成長又は付着）。例えば、第１層
９２は、酸化又は酸化物付着（例えば、ＣＶＤ）により
約５０−１５０Åの厚みに形成された酸化物である。窒
素ドープ酸化物又は他の絶縁誘電体も使用できる。第２
層９４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化
物層９２上に約１０００−５０００Åの厚みに形成され
た窒化物である。図７Ｂは、それにより生じる構造体の
断面図である。
明のメモリセル構造体を形成するための第３の別のプロ
セスを示し、この場合、分離領域を最初に形成し、そし
て基体の表面上に制御ゲートを形成し、これら制御ゲー
トは、分離及び活性領域を横切って行方向に連続的に延
びる。この第３の別のプロセスは、基体上に分離領域を
形成する良く知られたＳＴＩ（浅いトレンチ分離）方法
を実行することにより開始する。図７Ａは、好ましくは
Ｐ型である半導体基体１０（又は半導体ウェル）の上面
図である。第１及び第２の材料層９２及び９４を基体上
に形成する（例えば、成長又は付着）。例えば、第１層
９２は、酸化又は酸化物付着（例えば、ＣＶＤ）により
約５０−１５０Åの厚みに形成された酸化物である。窒
素ドープ酸化物又は他の絶縁誘電体も使用できる。第２
層９４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化
物層９２上に約１０００−５０００Åの厚みに形成され
た窒化物である。図７Ｂは、それにより生じる構造体の
断面図である。
【００４９】第１及び第２層９２／９４が形成される
と、適当なホトレジスト材料９６を窒化物層９４に付着
し、そしてマスキングステップを実行して、図７Ｃに示
すように、Ｙ即ち列方向に延びるある領域（縞９８）か
らホトレジスト材料を選択的に除去する。ホトレジスト
層９６が除去された場所で、露出された窒化物層９４及
び酸化物層９２が、標準的なエッチング技術（即ち非等
方性窒化物及び酸化物／誘電体エッチングプロセス）を
使用して縞９８においてエッチング除去され、構造体に
分離トレンチ１００を形成する。隣接する縞９８間の距
離Ｗは、使用するプロセスの最小リソグラフ特徴部と同
程度に小さなものである。次いで、シリコンエッチング
プロセスを使用して、図７Ｄに示すように、分離トレン
チ１００をシリコン基体１０へと下方に延ばす（例え
ば、約５００Åの深さまで）。ホトレジスト９６が除去
されない場所では、窒化物層９４及び酸化物層９２が維
持される。それにより生じる図７Ｄに示された構造体
は、分離領域１０４とインターレースされた活性領域１
０２を画成する。
と、適当なホトレジスト材料９６を窒化物層９４に付着
し、そしてマスキングステップを実行して、図７Ｃに示
すように、Ｙ即ち列方向に延びるある領域（縞９８）か
らホトレジスト材料を選択的に除去する。ホトレジスト
層９６が除去された場所で、露出された窒化物層９４及
び酸化物層９２が、標準的なエッチング技術（即ち非等
方性窒化物及び酸化物／誘電体エッチングプロセス）を
使用して縞９８においてエッチング除去され、構造体に
分離トレンチ１００を形成する。隣接する縞９８間の距
離Ｗは、使用するプロセスの最小リソグラフ特徴部と同
程度に小さなものである。次いで、シリコンエッチング
プロセスを使用して、図７Ｄに示すように、分離トレン
チ１００をシリコン基体１０へと下方に延ばす（例え
ば、約５００Åの深さまで）。ホトレジスト９６が除去
されない場所では、窒化物層９４及び酸化物層９２が維
持される。それにより生じる図７Ｄに示された構造体
は、分離領域１０４とインターレースされた活性領域１
０２を画成する。
【００５０】この構造体は、残留するホトレジスト９６
を除去するように更に処理される。次いで、厚い酸化物
層を付着することにより分離トレンチ１００に二酸化シ
リコンのような分離材料を形成し、その後、ＣＭＰ酸化
物エッチングを行って（窒化物層９４をエッチングスト
ッパーとして使用して）、図７Ｅに示すように、分離ト
レンチ１００の酸化物ブロック１０６を除いて酸化物層
を除去する。次いで、窒化物／酸化物エッチングプロセ
スを使用して、残留する窒化物及び酸化物層９４／９２
を除去し、図７Ｆに示すように、分離領域１０４に沿っ
て延びるＳＴＩ酸化物ブロック１０６を残す。
を除去するように更に処理される。次いで、厚い酸化物
層を付着することにより分離トレンチ１００に二酸化シ
リコンのような分離材料を形成し、その後、ＣＭＰ酸化
物エッチングを行って（窒化物層９４をエッチングスト
ッパーとして使用して）、図７Ｅに示すように、分離ト
レンチ１００の酸化物ブロック１０６を除いて酸化物層
を除去する。次いで、窒化物／酸化物エッチングプロセ
スを使用して、残留する窒化物及び酸化物層９４／９２
を除去し、図７Ｆに示すように、分離領域１０４に沿っ
て延びるＳＴＩ酸化物ブロック１０６を残す。
【００５１】上述したＳＴＩ分離方法は、分離領域１０
４を形成する好ましい方法である。しかしながら、良く
知られたＬＯＣＯＳ分離方法（例えば、くぼみＬＯＣＯ
Ｓ、ポリ緩衝ＬＯＣＯＳ、等）を使用することもでき、
この場合、分離トレンチ１００は、基体まで延びず、そ
して基体表面の縞領域９８に分離材料が形成される。図
７Ａ−７Ｆは、分離領域１０４により分離された活性領
域１０２にメモリセルの列が形成される基体のメモリセ
ルアレー領域を示す。
４を形成する好ましい方法である。しかしながら、良く
知られたＬＯＣＯＳ分離方法（例えば、くぼみＬＯＣＯ
Ｓ、ポリ緩衝ＬＯＣＯＳ、等）を使用することもでき、
この場合、分離トレンチ１００は、基体まで延びず、そ
して基体表面の縞領域９８に分離材料が形成される。図
７Ａ−７Ｆは、分離領域１０４により分離された活性領
域１０２にメモリセルの列が形成される基体のメモリセ
ルアレー領域を示す。
【００５２】図７Ｆに示す構造体は、次のように更に処
理される。図８Ａ−８Ｅは、本発明のプロセスの次々の
ステップが実行されるときに、図７Ｆに直交して見た
（図７Ｃ及び７Ｆに示す線８Ａ−８Ａに沿って）活性領
域１０２における構造体の断面図である。図８Ａに示す
ように、窒化物ブロック１２と、それらの間の第１トレ
ンチ１４は、図１Ａを参照して上述したのと同様に形成
される。次いで、構造体の表面を横切って適当なイオン
インプランテーションを行って、活性領域の第１トレン
チ１４の底に露出した基体部分に第１（ソース）領域１
６を形成する。イオンインプランテーションは、ＳＴＩ
酸化物ブロック１０６には何の影響も及ぼさず、それ
故、各ソース領域１６は、１つの活性領域１０２に閉じ
込められる。それにより生じる活性領域構造体が図８Ａ
に示されている。
理される。図８Ａ−８Ｅは、本発明のプロセスの次々の
ステップが実行されるときに、図７Ｆに直交して見た
（図７Ｃ及び７Ｆに示す線８Ａ−８Ａに沿って）活性領
域１０２における構造体の断面図である。図８Ａに示す
ように、窒化物ブロック１２と、それらの間の第１トレ
ンチ１４は、図１Ａを参照して上述したのと同様に形成
される。次いで、構造体の表面を横切って適当なイオン
インプランテーションを行って、活性領域の第１トレン
チ１４の底に露出した基体部分に第１（ソース）領域１
６を形成する。イオンインプランテーションは、ＳＴＩ
酸化物ブロック１０６には何の影響も及ぼさず、それ
故、各ソース領域１６は、１つの活性領域１０２に閉じ
込められる。それにより生じる活性領域構造体が図８Ａ
に示されている。
【００５３】第１トレンチ１４の活性及び分離領域１０
２／１０４の両方には、ポリ付着及び平坦化エッチング
プロセス（例えば、ＣＭＰ）によりポリブロック１８が
充填される。次いで、熱酸化を使用して、ポリブロック
１８の露出した上面に酸化物層２０を形成する。その
後、窒化物エッチングプロセスを行って、窒化物ブロッ
ク１２を除去し、ポリブロック１８間に画成されて活性
及び分離領域１０２／１０４の両方を横切って延びる第
２トレンチ２２が残される。次いで、熱酸化プロセスを
行って、ポリブロック１８及び基体１０の露出面（第２
トレンチ２２内）に薄い酸化物層２４を形成する。それ
により得られる構造体が図８Ｂに示されている。
２／１０４の両方には、ポリ付着及び平坦化エッチング
プロセス（例えば、ＣＭＰ）によりポリブロック１８が
充填される。次いで、熱酸化を使用して、ポリブロック
１８の露出した上面に酸化物層２０を形成する。その
後、窒化物エッチングプロセスを行って、窒化物ブロッ
ク１２を除去し、ポリブロック１８間に画成されて活性
及び分離領域１０２／１０４の両方を横切って延びる第
２トレンチ２２が残される。次いで、熱酸化プロセスを
行って、ポリブロック１８及び基体１０の露出面（第２
トレンチ２２内）に薄い酸化物層２４を形成する。それ
により得られる構造体が図８Ｂに示されている。
【００５４】次いで、活性及び分離領域１０２／１０４
の両方において構造体上に薄いポリ層２６を形成する。
次いで、マスキングステップを実行して、活性領域１０
２上にマスキング材料を形成する一方、分離領域１０４
を露出したままにする。次いで、ポリエッチングプロセ
スを使用して、露出したポリ層２６を分離領域から除去
する。マスキング材料が除去された後の活性領域の構造
が図８Ｃに示され、そして分離領域の構造が図９Ａに示
されている。
の両方において構造体上に薄いポリ層２６を形成する。
次いで、マスキングステップを実行して、活性領域１０
２上にマスキング材料を形成する一方、分離領域１０４
を露出したままにする。次いで、ポリエッチングプロセ
スを使用して、露出したポリ層２６を分離領域から除去
する。マスキング材料が除去された後の活性領域の構造
が図８Ｃに示され、そして分離領域の構造が図９Ａに示
されている。
【００５５】活性及び分離領域１０２／１０４の両方に
おいて第２トレンチ２２の側壁に沿って酸化物スペーサ
１０８を形成する。次いで、ポリエッチングを実行し
て、ポリ層２６の露出部分（即ち、酸化物スペーサ１０
８により保護されない部分）を活性領域１０２から除去
する。制御された酸化物エッチング及び（熱）酸化プロ
セスを実行して、第２トレンチ２２の底における酸化物
層２４の露出部分を所望の厚みで除去しそして再形成す
る（層２４ａとして）。この酸化物エッチング及び酸化
プロセスは、ポリ層２６の露出端に酸化物層３６も形成
する（活性領域１０２において）。ポリ付着及び非等方
性エッチバックプロセスにより酸化物スペーサ１０８に
沿ってポリスペーサ１１０を形成する。構造体の全表面
を横切って適当なイオンインプランテーションをもう一
度実行して、基体１０の活性領域１０２に第２（ドレイ
ン）領域３２を形成する（ポリスペーサ１１０間で）。
このイオンインプランテーションは、不活性領域には何
の作用を及ぼさない。これにより生じる活性及び分離領
域構造体が図８Ｄ及び９Ｂに示されている。
おいて第２トレンチ２２の側壁に沿って酸化物スペーサ
１０８を形成する。次いで、ポリエッチングを実行し
て、ポリ層２６の露出部分（即ち、酸化物スペーサ１０
８により保護されない部分）を活性領域１０２から除去
する。制御された酸化物エッチング及び（熱）酸化プロ
セスを実行して、第２トレンチ２２の底における酸化物
層２４の露出部分を所望の厚みで除去しそして再形成す
る（層２４ａとして）。この酸化物エッチング及び酸化
プロセスは、ポリ層２６の露出端に酸化物層３６も形成
する（活性領域１０２において）。ポリ付着及び非等方
性エッチバックプロセスにより酸化物スペーサ１０８に
沿ってポリスペーサ１１０を形成する。構造体の全表面
を横切って適当なイオンインプランテーションをもう一
度実行して、基体１０の活性領域１０２に第２（ドレイ
ン）領域３２を形成する（ポリスペーサ１１０間で）。
このイオンインプランテーションは、不活性領域には何
の作用を及ぼさない。これにより生じる活性及び分離領
域構造体が図８Ｄ及び９Ｂに示されている。
【００５６】次いで、酸化物付着及び非等方性エッチン
グプロセスを使用して、ポリスペーサ１１０に沿って酸
化物スペーサ１１２を形成すると共に、活性領域１０２
及び第２トレンチ２２の中央において酸化物層２４ａの
一部分をエッチング除去して基体（及びそのドレイン領
域３２）を露出させる。活性及び分離領域１０２／１０
４上に導電性金属１１４を付着して、第２トレンチ２２
に金属を充填し、ドレイン領域３２と電気的接触を形成
する（活性領域１０２において）。次いで、金属マスキ
ングプロセスを使用して、分離領域１０４から金属１１
４を除去する（活性領域１０２の上のみにマスキング材
料を形成しそして金属エッチングを実行することによ
り）。次いで、全構造体上にパッシベーション１１６を
形成する。それにより生じた活性及び分離領域１０２／
１０４が各々図８Ｅ及び９Ｃに示されている。
グプロセスを使用して、ポリスペーサ１１０に沿って酸
化物スペーサ１１２を形成すると共に、活性領域１０２
及び第２トレンチ２２の中央において酸化物層２４ａの
一部分をエッチング除去して基体（及びそのドレイン領
域３２）を露出させる。活性及び分離領域１０２／１０
４上に導電性金属１１４を付着して、第２トレンチ２２
に金属を充填し、ドレイン領域３２と電気的接触を形成
する（活性領域１０２において）。次いで、金属マスキ
ングプロセスを使用して、分離領域１０４から金属１１
４を除去する（活性領域１０２の上のみにマスキング材
料を形成しそして金属エッチングを実行することによ
り）。次いで、全構造体上にパッシベーション１１６を
形成する。それにより生じた活性及び分離領域１０２／
１０４が各々図８Ｅ及び９Ｃに示されている。
【００５７】この実施形態では、ポリスペーサ１１０が
各メモリセルの制御ゲートを構成し、そして各ポリスペ
ーサ１１０は、活性及び分離領域１０２／１０４を横切
って連続的に延びて、その行のメモリセルアレーにおけ
る各メモリセルに電圧を印加するための制御ラインを形
成する。更に、チャンネル領域６６は、直線的であっ
て、フローティングゲート２６により制御される第１部
分と、制御ゲート１１０により制御される第２部分とを
有する。最終的に、各活性領域１０２に対して、金属層
１１４が、そこに配置された全てのドレイン領域３２を
一緒に電気的接続する。
各メモリセルの制御ゲートを構成し、そして各ポリスペ
ーサ１１０は、活性及び分離領域１０２／１０４を横切
って連続的に延びて、その行のメモリセルアレーにおけ
る各メモリセルに電圧を印加するための制御ラインを形
成する。更に、チャンネル領域６６は、直線的であっ
て、フローティングゲート２６により制御される第１部
分と、制御ゲート１１０により制御される第２部分とを
有する。最終的に、各活性領域１０２に対して、金属層
１１４が、そこに配置された全てのドレイン領域３２を
一緒に電気的接続する。
【００５８】第４の別の実施形態
図１０Ａ−１０Ｆは、埋設Ｌ字型フローティングゲート
を埋設ソース及び制御ゲートスペーサに結合する本発明
のメモリセルアレーを形成するための第４の別の方法を
示す。この第４の別のプロセスは、図７Ｆに示す構造で
開始される。このときには、サポートする動作デバイス
を組み込んだサポートする周囲領域に対してメモリデバ
イスのセルアレー部分を良好に独立制御するために、基
体１０の活性領域部分をドープすることができる。この
ようなドーピングは、Ｖtインプラント又はセルウェル
インプラントとしばしば称され、この技術でよく知られ
ている。このインプラント中に、周囲領域は、ホトレジ
スト層によって保護され、このホトレジスト層は、全構
造体上に付着され、そして基体のメモリセルアレー領域
のみから除去される。
を埋設ソース及び制御ゲートスペーサに結合する本発明
のメモリセルアレーを形成するための第４の別の方法を
示す。この第４の別のプロセスは、図７Ｆに示す構造で
開始される。このときには、サポートする動作デバイス
を組み込んだサポートする周囲領域に対してメモリデバ
イスのセルアレー部分を良好に独立制御するために、基
体１０の活性領域部分をドープすることができる。この
ようなドーピングは、Ｖtインプラント又はセルウェル
インプラントとしばしば称され、この技術でよく知られ
ている。このインプラント中に、周囲領域は、ホトレジ
スト層によって保護され、このホトレジスト層は、全構
造体上に付着され、そして基体のメモリセルアレー領域
のみから除去される。
【００５９】窒化物のような硬いマスク材料の厚い層１
２０を、活性及び分離領域１０２／１０４上に形成する
（例えば、〜３５００Å厚み）。この窒化物層１２０に
ホトレジスト（マスキング）材料を付着し、次いで、マ
スキングステップを実行して、ホトレジスト材料を選択
された平行な縞領域から除去することにより、窒化物層
１２０に複数の平行なトレンチ１２２を形成する。非等
方性窒化物エッチングを使用して、縞領域において窒化
物層１２０の露出部分を除去し、活性領域１０２におい
て基体１０まで延びてそれを露出させるトレンチ１２２
と、分離領域１０４におけるＳＴＩ酸化物ブロック１０
６とを残す。ホトレジストを除去した後、シリコンの非
等方性エッチングプロセスを使用して、各活性領域１０
２においてトレンチ１２２を基体１０まで下方に延ばす
（０．１１μｍ技術では約５００Åないし数ミクロンの
深さまで下方に）。或いは、トレンチ１２２を基体１０
に形成した後にホトレジストを除去することができる。
それにより生じた活性領域構造体が図１０Ａに示されて
いる。シリコンエッチングは、分離領域１０４において
ＳＴＩ酸化物ブロックに何の影響も及ぼさない。
２０を、活性及び分離領域１０２／１０４上に形成する
（例えば、〜３５００Å厚み）。この窒化物層１２０に
ホトレジスト（マスキング）材料を付着し、次いで、マ
スキングステップを実行して、ホトレジスト材料を選択
された平行な縞領域から除去することにより、窒化物層
１２０に複数の平行なトレンチ１２２を形成する。非等
方性窒化物エッチングを使用して、縞領域において窒化
物層１２０の露出部分を除去し、活性領域１０２におい
て基体１０まで延びてそれを露出させるトレンチ１２２
と、分離領域１０４におけるＳＴＩ酸化物ブロック１０
６とを残す。ホトレジストを除去した後、シリコンの非
等方性エッチングプロセスを使用して、各活性領域１０
２においてトレンチ１２２を基体１０まで下方に延ばす
（０．１１μｍ技術では約５００Åないし数ミクロンの
深さまで下方に）。或いは、トレンチ１２２を基体１０
に形成した後にホトレジストを除去することができる。
それにより生じた活性領域構造体が図１０Ａに示されて
いる。シリコンエッチングは、分離領域１０４において
ＳＴＩ酸化物ブロックに何の影響も及ぼさない。
【００６０】次いで、トレンチ１２２における露出した
シリコンに沿って絶縁材料層１２４を形成し（好ましく
は熱酸化又はＣＶＤ酸化物プロセスを使用して）、これ
は、トレンチ１２２の底及び下部側壁を形成する（例え
ば、〜６０Åないし１５０Å厚み）。イオンインプラン
テーション（及び考えられるアニール）プロセスを使用
して、トレンチ１２２の底の活性領域基体部分に第１
（ソース）領域１６を形成する（分離領域１０４は、イ
オンインプランテーションによって影響されない）。次
いで、構造体上に薄いポリ層１２６を形成し、これは、
イオンインプランテーション又は現場でのプロセスによ
りドープすることができる（例えば、ｎ＋）。ポリ層１
２６の厚みは、３０−５００Åであるのが好ましく、こ
れは、最終的なメモリセルデバイスに対してフローティ
ングゲートの最終的な厚みを指示する。それにより生じ
る活性領域構造体が図１０Ｂに示されている。
シリコンに沿って絶縁材料層１２４を形成し（好ましく
は熱酸化又はＣＶＤ酸化物プロセスを使用して）、これ
は、トレンチ１２２の底及び下部側壁を形成する（例え
ば、〜６０Åないし１５０Å厚み）。イオンインプラン
テーション（及び考えられるアニール）プロセスを使用
して、トレンチ１２２の底の活性領域基体部分に第１
（ソース）領域１６を形成する（分離領域１０４は、イ
オンインプランテーションによって影響されない）。次
いで、構造体上に薄いポリ層１２６を形成し、これは、
イオンインプランテーション又は現場でのプロセスによ
りドープすることができる（例えば、ｎ＋）。ポリ層１
２６の厚みは、３０−５００Åであるのが好ましく、こ
れは、最終的なメモリセルデバイスに対してフローティ
ングゲートの最終的な厚みを指示する。それにより生じ
る活性領域構造体が図１０Ｂに示されている。
【００６１】構造体上に酸化物を形成した後に、平坦化
酸化物エッチング（例えば、ポリ層１２６をエッチング
ストッパーとして使用するＣＭＰエッチング）を行っ
て、トレンチ１２２に酸化物ブロック１２８を充填す
る。次いで、ポリエッチングを行って、ポリ層１２６の
露出部分（即ち、窒化物層１２０上の部分）を除去す
る。次いで、酸化物エッチングを使用して、酸化物ブロ
ック１２８を、分離領域１０４においてＳＴＩブロック
１０６上に配置されたままであるポリ層１２６の部分と
平らになるまでへこませる（例えば、不活性領域におけ
るポリ層１２６を酸化物エッチングストッパーとして使
用して）。それにより生じる活性領域構造体が図１０Ｃ
に示されている。
酸化物エッチング（例えば、ポリ層１２６をエッチング
ストッパーとして使用するＣＭＰエッチング）を行っ
て、トレンチ１２２に酸化物ブロック１２８を充填す
る。次いで、ポリエッチングを行って、ポリ層１２６の
露出部分（即ち、窒化物層１２０上の部分）を除去す
る。次いで、酸化物エッチングを使用して、酸化物ブロ
ック１２８を、分離領域１０４においてＳＴＩブロック
１０６上に配置されたままであるポリ層１２６の部分と
平らになるまでへこませる（例えば、不活性領域におけ
るポリ層１２６を酸化物エッチングストッパーとして使
用して）。それにより生じる活性領域構造体が図１０Ｃ
に示されている。
【００６２】次いで、ポリエッチングを使用して、ポリ
層１２６の露出部分を除去する（即ち、活性領域におけ
るトレンチ１２２の上部に沿って、及び分離領域１０４
におけるＳＴＩブロック１０６上で）。次いで、酸化プ
ロセスを実行して、ポリ層１２６の露出端部に酸化物ブ
ロック１３０を形成する。次いで、酸化物付着及びエッ
チバックにより、トレンチ１２２内で、酸化物ブロック
１３０上、及び部分的に酸化物ブロック１２８上に誘電
体スペーサ１３２（例えば酸化物）を形成する。次い
で、別の酸化物エッチングを使用して、酸化物ブロック
１２８の露出された中央部分を除去し（酸化物エッチン
グにより高さが減少されるスペーサ１３２間で）、トレ
ンチ１２２の底の中央部にポリ層１２６を露出させる。
次いで、ポリエッチング及び酸化物エッチングを行っ
て、トレンチ１２２の底の中央部においてポリ層１２６
及び酸化物層１２４の露出部分を除去し、基体の一部分
を露出させる。それにより生じる活性領域構造体が図１
０Ｄに示されている。
層１２６の露出部分を除去する（即ち、活性領域におけ
るトレンチ１２２の上部に沿って、及び分離領域１０４
におけるＳＴＩブロック１０６上で）。次いで、酸化プ
ロセスを実行して、ポリ層１２６の露出端部に酸化物ブ
ロック１３０を形成する。次いで、酸化物付着及びエッ
チバックにより、トレンチ１２２内で、酸化物ブロック
１３０上、及び部分的に酸化物ブロック１２８上に誘電
体スペーサ１３２（例えば酸化物）を形成する。次い
で、別の酸化物エッチングを使用して、酸化物ブロック
１２８の露出された中央部分を除去し（酸化物エッチン
グにより高さが減少されるスペーサ１３２間で）、トレ
ンチ１２２の底の中央部にポリ層１２６を露出させる。
次いで、ポリエッチング及び酸化物エッチングを行っ
て、トレンチ１２２の底の中央部においてポリ層１２６
及び酸化物層１２４の露出部分を除去し、基体の一部分
を露出させる。それにより生じる活性領域構造体が図１
０Ｄに示されている。
【００６３】次いで、構造体上に窒化物（又は酸化物）
を付着した後、非等方性エッチングを行うことにより、
トレンチ１２２の内部に誘電体スペーサ１３４を形成す
る。その後、ポリ付着及びＣＭＰエッチバックプロセス
を使用して（窒化物層１２０をエッチングストッパーと
して使用して）、トレンチ１２２にポリブロック１３６
を充填する。次いで、窒化物エッチングを使用して、活
性及び分離領域１０２／１０４から窒化物層１２０を除
去する。次いで、熱酸化、酸化物付着、又はその両方に
より、ポリ層１２６の露出上縁及び基体１０の露出部分
にトンネル酸化物層１３８を形成する。又、この酸化物
形成ステップは、ポリブロック１３６の露出上面に酸化
物層１４０を形成する。ポリ付着及びエッチバックプロ
セスを使用して窒化物スペーサ１３４に沿ってポリスペ
ーサ１４２を形成する。適当なイオンインプランテーシ
ョン（及びアニール）を使用して、基体１０に第２（ド
レイン）領域３２を形成する。それにより生じる活性領
域構造体が図１０Ｅに示されている。
を付着した後、非等方性エッチングを行うことにより、
トレンチ１２２の内部に誘電体スペーサ１３４を形成す
る。その後、ポリ付着及びＣＭＰエッチバックプロセス
を使用して（窒化物層１２０をエッチングストッパーと
して使用して）、トレンチ１２２にポリブロック１３６
を充填する。次いで、窒化物エッチングを使用して、活
性及び分離領域１０２／１０４から窒化物層１２０を除
去する。次いで、熱酸化、酸化物付着、又はその両方に
より、ポリ層１２６の露出上縁及び基体１０の露出部分
にトンネル酸化物層１３８を形成する。又、この酸化物
形成ステップは、ポリブロック１３６の露出上面に酸化
物層１４０を形成する。ポリ付着及びエッチバックプロ
セスを使用して窒化物スペーサ１３４に沿ってポリスペ
ーサ１４２を形成する。適当なイオンインプランテーシ
ョン（及びアニール）を使用して、基体１０に第２（ド
レイン）領域３２を形成する。それにより生じる活性領
域構造体が図１０Ｅに示されている。
【００６４】絶縁材料付着及び非等方性エッチングによ
りポリスペーサ１４２に沿って絶縁スペーサ１４４（例
えば、窒化物又は酸化物）を形成する。次いで、金属付
着ステップを実行して、タングステン、コバルト、チタ
ン、ニッケル、白金、又はモリブデンのような金属を構
造体上に付着し、次いで、これをアニールして、高温金
属をポリスペーサ１４２の露出上部へ流して浸透させ、
金属化ポリシリコンの導電層１４６（ポリサイド）を形
成することができる。残留構造体に付着された金属を、
金属エッチングプロセスにより除去する。次いで、ＢＰ
ＳＧ又は酸化物のような絶縁材料１４８を全構造体上に
形成する。マスキングステップを実行して、ドレイン領
域３２上にエッチングエリアを画成する。マスクされた
領域において絶縁材料１４８（及び酸化物層１３８）を
選択的にエッチングして、コンタクト開口を形成し、こ
れら開口は、ドレイン領域３２まで延びてそれを露出さ
せる。次いで、コンタクト開口には、導電性金属（例え
ばタングステン）が充填されて、ドレイン領域３２に電
気的接続された金属コンタクト１５０を形成する。絶縁
材料１４８上の金属マスキングによりドレインラインコ
ンタクト１５２（例えば、アルミニウム、銅、等）を追
加し、各活性領域における全てのコンタクト１５０（ひ
いては、全てのドレイン領域３２）を一緒に接続する。
最終的な活性領域のメモリセル構造体が図１０Ｆに示さ
れている。
りポリスペーサ１４２に沿って絶縁スペーサ１４４（例
えば、窒化物又は酸化物）を形成する。次いで、金属付
着ステップを実行して、タングステン、コバルト、チタ
ン、ニッケル、白金、又はモリブデンのような金属を構
造体上に付着し、次いで、これをアニールして、高温金
属をポリスペーサ１４２の露出上部へ流して浸透させ、
金属化ポリシリコンの導電層１４６（ポリサイド）を形
成することができる。残留構造体に付着された金属を、
金属エッチングプロセスにより除去する。次いで、ＢＰ
ＳＧ又は酸化物のような絶縁材料１４８を全構造体上に
形成する。マスキングステップを実行して、ドレイン領
域３２上にエッチングエリアを画成する。マスクされた
領域において絶縁材料１４８（及び酸化物層１３８）を
選択的にエッチングして、コンタクト開口を形成し、こ
れら開口は、ドレイン領域３２まで延びてそれを露出さ
せる。次いで、コンタクト開口には、導電性金属（例え
ばタングステン）が充填されて、ドレイン領域３２に電
気的接続された金属コンタクト１５０を形成する。絶縁
材料１４８上の金属マスキングによりドレインラインコ
ンタクト１５２（例えば、アルミニウム、銅、等）を追
加し、各活性領域における全てのコンタクト１５０（ひ
いては、全てのドレイン領域３２）を一緒に接続する。
最終的な活性領域のメモリセル構造体が図１０Ｆに示さ
れている。
【００６５】図１０Ｆに示すように、Ｌ字型ポリ層１２
６は、各メモリセルのフローティングゲートを構成す
る。各フローティングゲート１２６は、近方端が一緒に
接合された一対の直交方向を向いた細長い部分１２６ａ
／１２６ｂを含む。フローティングゲートの部分１２６
ａは、トレンチ１２２の基体側壁に沿って延びてそこか
ら絶縁され、基体表面上には上部セグメント１２６ｃが
延びている。フローティングゲートの部分１２６ｂは、
トレンチ１２２の底基体壁に沿って延びてそこから絶縁
される（即ち、ソース領域１６上に配置されてそこから
絶縁される）。ポリスペーサ１４２は、メモリセル制御
ゲートを構成し、これは、フローティングゲートの上部
セグメント１２６ｃに横方向に隣接してそこから絶縁さ
れた第１部分と、この上部セグメント１２６ｃ上に配置
されてそこから絶縁された第２部分とを有する。フロー
ティングゲートのセグメント１２６ｃは、その遠方端
が、制御ゲート１４２に直面してそこから絶縁される薄
い尖端部分で終わり、従って、フローティングゲート１
２６と制御ゲート１４２との間にファウラー・ノルトハ
イムのトンネリングのための経路を形成する。
６は、各メモリセルのフローティングゲートを構成す
る。各フローティングゲート１２６は、近方端が一緒に
接合された一対の直交方向を向いた細長い部分１２６ａ
／１２６ｂを含む。フローティングゲートの部分１２６
ａは、トレンチ１２２の基体側壁に沿って延びてそこか
ら絶縁され、基体表面上には上部セグメント１２６ｃが
延びている。フローティングゲートの部分１２６ｂは、
トレンチ１２２の底基体壁に沿って延びてそこから絶縁
される（即ち、ソース領域１６上に配置されてそこから
絶縁される）。ポリスペーサ１４２は、メモリセル制御
ゲートを構成し、これは、フローティングゲートの上部
セグメント１２６ｃに横方向に隣接してそこから絶縁さ
れた第１部分と、この上部セグメント１２６ｃ上に配置
されてそこから絶縁された第２部分とを有する。フロー
ティングゲートのセグメント１２６ｃは、その遠方端
が、制御ゲート１４２に直面してそこから絶縁される薄
い尖端部分で終わり、従って、フローティングゲート１
２６と制御ゲート１４２との間にファウラー・ノルトハ
イムのトンネリングのための経路を形成する。
【００６６】ソース領域１６を形成するために図１０Ｂ
を参照して上述したイオンインプランテーションプロセ
スは、図１０Ｄに示す構造体が形成される後まで遅延で
きることに注意されたい。このようなケースでは、ソー
ス領域１６は、トレンチの巾より狭く、従って、トレン
チ１２２の下にチャンネル領域の水平部分を形成する
（図４Ｇに示したチャンネル領域の部分６９と同様
に）。このような構成では、チャンネル領域が長いもの
であり、そしてメモリセルをプログラミングするために
フローティングゲートとポリブロック１３６との間の容
量性結合に依存することになる。
を参照して上述したイオンインプランテーションプロセ
スは、図１０Ｄに示す構造体が形成される後まで遅延で
きることに注意されたい。このようなケースでは、ソー
ス領域１６は、トレンチの巾より狭く、従って、トレン
チ１２２の下にチャンネル領域の水平部分を形成する
（図４Ｇに示したチャンネル領域の部分６９と同様
に）。このような構成では、チャンネル領域が長いもの
であり、そしてメモリセルをプログラミングするために
フローティングゲートとポリブロック１３６との間の容
量性結合に依存することになる。
【００６７】本発明の第４の別の実施形態は、サイズが
減少されそしてプログラム効率に優れたメモリセルアレ
ーを提供する。メモリセルサイズは著しく減少される。
というのは、ソース領域１６が基体１０内に埋設され、
そしてトレンチ１２２に自己整列され、そこでは、リソ
グラフ世代、コンタクト整列及びコンタクト一体化の制
限によりスペースが浪費されることがないためである。
プログラム効率は、チャンネル領域６６の水平部分６８
をフローティングゲート１２６に「向ける」ことにより
著しく改善される。本発明のＬ字型フローティングゲー
ト構成は、多数の効果を与える。フローティングゲート
部分１２６ａ／１２６ｂは、薄いポリ材料層から作られ
るので、その上部尖端は狭く、制御ゲート１４２へのフ
ァウラー・ノルトハイムのトンネル効果を向上させる。
トンネル効果を向上させる鋭いエッジを形成するために
広範囲な熱酸化ステップは必要とされない。又、各フロ
ーティングゲート部分１２６ｂとそれに対応するソース
領域１６との間の電圧結合比も、それら要素の接近性
（薄い酸化物層１２４だけで分離された）が与えられる
と、向上される。更に、ソース領域１６及びドレイン領
域３２を垂直及び水平に分離すると、セルサイズに影響
なく、信頼性パラメータを容易に最適化することができ
る。
減少されそしてプログラム効率に優れたメモリセルアレ
ーを提供する。メモリセルサイズは著しく減少される。
というのは、ソース領域１６が基体１０内に埋設され、
そしてトレンチ１２２に自己整列され、そこでは、リソ
グラフ世代、コンタクト整列及びコンタクト一体化の制
限によりスペースが浪費されることがないためである。
プログラム効率は、チャンネル領域６６の水平部分６８
をフローティングゲート１２６に「向ける」ことにより
著しく改善される。本発明のＬ字型フローティングゲー
ト構成は、多数の効果を与える。フローティングゲート
部分１２６ａ／１２６ｂは、薄いポリ材料層から作られ
るので、その上部尖端は狭く、制御ゲート１４２へのフ
ァウラー・ノルトハイムのトンネル効果を向上させる。
トンネル効果を向上させる鋭いエッジを形成するために
広範囲な熱酸化ステップは必要とされない。又、各フロ
ーティングゲート部分１２６ｂとそれに対応するソース
領域１６との間の電圧結合比も、それら要素の接近性
（薄い酸化物層１２４だけで分離された）が与えられる
と、向上される。更に、ソース領域１６及びドレイン領
域３２を垂直及び水平に分離すると、セルサイズに影響
なく、信頼性パラメータを容易に最適化することができ
る。
【００６８】この実施形態の場合に、フローティングゲ
ート１２６とソース領域１６との間の電圧結合は充分で
あり、従って、ポリブロック１３６との付加的な電圧結
合は好ましいが、必要ではないことに注意されたい。こ
の実施形態のポリブロック１３６は、主として、対構成
のメモリセルの各行において全てのソース領域１６を電
気的に接続するように働く。それ故、ポリブロック１３
６は、コンタクト１５０と同様の電気的コンタクトが各
ソース領域１６へと下方に形成される限り、この実施形
態から省略することができる。又、各ポリブロック１３
６は、分離領域を横切るので、基体へと短絡しないよう
に、基体から絶縁する必要があることも注意されたい。
これは、分離領域におけるＳＴＩブロック１０６の深さ
をトレンチ１２２の底より深くするか、又はＳＴＩブロ
ック１０６の材料が、酸化物ブロック１２８を形成する
のに使用される材料よりゆっくりエッチングされるよう
に確保することにより、達成される。
ート１２６とソース領域１６との間の電圧結合は充分で
あり、従って、ポリブロック１３６との付加的な電圧結
合は好ましいが、必要ではないことに注意されたい。こ
の実施形態のポリブロック１３６は、主として、対構成
のメモリセルの各行において全てのソース領域１６を電
気的に接続するように働く。それ故、ポリブロック１３
６は、コンタクト１５０と同様の電気的コンタクトが各
ソース領域１６へと下方に形成される限り、この実施形
態から省略することができる。又、各ポリブロック１３
６は、分離領域を横切るので、基体へと短絡しないよう
に、基体から絶縁する必要があることも注意されたい。
これは、分離領域におけるＳＴＩブロック１０６の深さ
をトレンチ１２２の底より深くするか、又はＳＴＩブロ
ック１０６の材料が、酸化物ブロック１２８を形成する
のに使用される材料よりゆっくりエッチングされるよう
に確保することにより、達成される。
【００６９】本発明は、上述した実施形態に限定される
ものではなく、特許請求の範囲内に入る全ての変更も包
含することを理解されたい。例えば、トレンチ２２／１
２２は、図示された細長い長方形だけではなく、基体へ
と延びるいかなる形状で終わることもできる。又、上記
方法は、メモリセルを形成するのに使用される導電性材
料として適当にドープされたポリシリコンを使用するこ
とを述べたが、いかなる適当な導電性材料も使用できる
ことが当業者に明らかであろう。更に、二酸化シリコン
又は窒化シリコンに代わっていかなる適当な絶縁材を使
用することもできる。更に、エッチング特性が二酸化シ
リコン（又は絶縁体）及びポリシリコン（又は導体）と
は相違するいかなる適当な材料を、窒化シリコンに代わ
って使用することもできる。更に、請求の範囲から明ら
かなように、全ての方法ステップを、図示され又は請求
された厳密な順序で実行する必要はなく、本発明のメモ
リセルを適切に形成できるものであれば、いかなる順序
で実行されてもよい。又、上述した本発明のデバイス
は、均一にドープされると示された基体に形成されるも
のとして示されたが、メモリセルエレメントは、基体の
他部分に比して異なる導電型を有するようにドープされ
た領域である基体のウェル領域にも形成できることが明
らかでありそして本発明により意図される。特に、フロ
ーティングゲートとソース領域が重畳する場合には、ポ
リブロック１８を絶縁材料で作ることもできる。最後
に、絶縁材料又は導電性材料の単一の層を、このような
材料の多数の層として形成することもできるし、又はそ
の逆に形成することもできる。
ものではなく、特許請求の範囲内に入る全ての変更も包
含することを理解されたい。例えば、トレンチ２２／１
２２は、図示された細長い長方形だけではなく、基体へ
と延びるいかなる形状で終わることもできる。又、上記
方法は、メモリセルを形成するのに使用される導電性材
料として適当にドープされたポリシリコンを使用するこ
とを述べたが、いかなる適当な導電性材料も使用できる
ことが当業者に明らかであろう。更に、二酸化シリコン
又は窒化シリコンに代わっていかなる適当な絶縁材を使
用することもできる。更に、エッチング特性が二酸化シ
リコン（又は絶縁体）及びポリシリコン（又は導体）と
は相違するいかなる適当な材料を、窒化シリコンに代わ
って使用することもできる。更に、請求の範囲から明ら
かなように、全ての方法ステップを、図示され又は請求
された厳密な順序で実行する必要はなく、本発明のメモ
リセルを適切に形成できるものであれば、いかなる順序
で実行されてもよい。又、上述した本発明のデバイス
は、均一にドープされると示された基体に形成されるも
のとして示されたが、メモリセルエレメントは、基体の
他部分に比して異なる導電型を有するようにドープされ
た領域である基体のウェル領域にも形成できることが明
らかでありそして本発明により意図される。特に、フロ
ーティングゲートとソース領域が重畳する場合には、ポ
リブロック１８を絶縁材料で作ることもできる。最後
に、絶縁材料又は導電性材料の単一の層を、このような
材料の多数の層として形成することもできるし、又はそ
の逆に形成することもできる。
【図１Ａ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｂ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｃ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｄ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｅ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｆ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｇ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｈ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｉ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｊ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｋ】本発明の不揮発性フローティングゲートメモ
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
リセルのアレーを形成するときに半導体構造体を処理す
るステップを示す半導体構造体の断面図である。
【図１Ｌ】本発明のプロセスにより形成された活性及び
不活性領域と、それら領域とソース及びビットラインと
の交点とを示す上面図である。
不活性領域と、それら領域とソース及びビットラインと
の交点とを示す上面図である。
【図１Ｍ】本発明のプロセスにより形成された活性領域
を処理するときに次のステップを示す断面図である。
を処理するときに次のステップを示す断面図である。
【図１Ｎ】本発明のプロセスにより形成された不活性領
域の処理を示す断面図である。
域の処理を示す断面図である。
【図２Ａ】本発明のプロセスにより形成された活性及び
不活性領域と、それらの領域とソース及びビットライン
との交点と、ビットストラップインプラント領域とを示
す上面図である。
不活性領域と、それらの領域とソース及びビットライン
との交点と、ビットストラップインプラント領域とを示
す上面図である。
【図２Ｂ】本発明のビットストラップインプラント領域
を含む第２トレンチの１つを示す断面図である。
を含む第２トレンチの１つを示す断面図である。
【図３】本発明のメモリセルアレーの概略図で、トレン
チの側壁領域に形成された制御ゲートトランジスタ部分
を垂直ゲートとして概略的に示した図である。
チの側壁領域に形成された制御ゲートトランジスタ部分
を垂直ゲートとして概略的に示した図である。
【図４Ａ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｂ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｃ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｄ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｅ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｆ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図４Ｇ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｇの半導
体構造体の第１の別の処理におけるステップを示す半導
体構造体の断面図である。
【図５Ａ】図４Ａ−４Ｇに示す第１の別の処理で分離領
域を処理するステップを示す半導体構造体の断面図であ
る。
域を処理するステップを示す半導体構造体の断面図であ
る。
【図５Ｂ】図４Ａ−４Ｇに示す第１の別の処理で分離領
域を処理するステップを示す半導体構造体の断面図であ
る。
域を処理するステップを示す半導体構造体の断面図であ
る。
【図５Ｃ】図４Ａ−４Ｇに示す第１の別の処理で分離領
域を処理するステップを示す半導体構造体の断面図であ
る。
域を処理するステップを示す半導体構造体の断面図であ
る。
【図５Ｄ】図４Ａ−４Ｇに示す第１の別の処理で分離領
域を処理するステップを示す半導体構造体の断面図であ
る。
域を処理するステップを示す半導体構造体の断面図であ
る。
【図５Ｅ】図４Ａ−４Ｇに示す第１の別の処理で分離領
域を処理するステップを示す半導体構造体の断面図であ
る。
域を処理するステップを示す半導体構造体の断面図であ
る。
【図６Ａ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
【図６Ｂ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
【図６Ｃ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
【図６Ｄ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
不揮発性メモリアレーを形成するときに、図１Ｄの半導
体構造体の第２の別の処理におけるステップを示す半導
体構造体の断面図である。
【図７Ａ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図７Ｂ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図７Ｃ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図７Ｄ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図７Ｅ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図７Ｆ】本発明のフローティングゲートメモリセルの
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
不揮発性メモリアレーを形成するときに、半導体構造体
の第３の別の処理に対して分離領域を形成するステップ
を示す半導体構造体の断面図である。
【図８Ａ】図７に示す半導体構造体の第３の別の処理実
施形態におけるステップを示す半導体構造体の断面図で
ある。
施形態におけるステップを示す半導体構造体の断面図で
ある。
【図８Ｂ】図７に示す半導体構造体の第３の別の処理実
施形態におけるステップを示す半導体構造体の断面図で
ある。
施形態におけるステップを示す半導体構造体の断面図で
ある。
【図８Ｃ】図７に示す半導体構造体の第３の別の処理実
施形態におけるステップを示す半導体構造体の断面図で
ある。
施形態におけるステップを示す半導体構造体の断面図で
ある。
【図８Ｄ】図７に示す半導体構造体の第３の別の処理実
施形態におけるステップを示す半導体構造体の断面図で
ある。
施形態におけるステップを示す半導体構造体の断面図で
ある。
【図８Ｅ】図７に示す半導体構造体の第３の別の処理実
施形態におけるステップを示す半導体構造体の断面図で
ある。
施形態におけるステップを示す半導体構造体の断面図で
ある。
【図９Ａ】第３の別の処理実施形態におけるステップを
示す半導体構造体の分離領域の断面図である。
示す半導体構造体の分離領域の断面図である。
【図９Ｂ】第３の別の処理実施形態におけるステップを
示す半導体構造体の分離領域の断面図である。
示す半導体構造体の分離領域の断面図である。
【図９Ｃ】第３の別の処理実施形態におけるステップを
示す半導体構造体の分離領域の断面図である。
示す半導体構造体の分離領域の断面図である。
【図１０Ａ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
【図１０Ｂ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
【図１０Ｃ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
【図１０Ｄ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
【図１０Ｅ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
【図１０Ｆ】図７に示す半導体構造体の第４の別の処理
実施形態におけるステップを示す半導体構造体の断面図
である。
実施形態におけるステップを示す半導体構造体の断面図
である。
１０ 半導体基体
１２ 窒化物層
１４ 第１トレンチ
１８ ポリシリコン層
２０ 二酸化シリコン層
２２ 第２トレンチ
２４ 酸化物層
２６ ポリ層
２８ 酸化物層
３０ 絶縁スペーサ
３２ 第２（埋設ビットライン）領域
４０ ポリ層
４２ 平行な縞領域
４４ 活性領域
４６ 不活性な分離領域
４８ 活性領域
５０ ソースライン領域
５４ ストラップインプラント領域
５６ コンタクト
５８ ＢＰＳＧ
６０ ビットラインコネクタ
６２ コンタクト
６４ メモリセル
６６ チャンネル領域
─────────────────────────────────────────────────────
フロントページの続き
(31)優先権主張番号 ６０／３９１６６３
(32)優先日 平成14年６月25日(2002．6．25)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 １０／３５８６０１
(32)優先日 平成15年２月４日(2003．2．4)
(33)優先権主張国 米国（ＵＳ）
(72)発明者 ソーラブ キアニアン
アメリカ合衆国 カリフォルニア州
94022 ロス アルトス ミランダ ロー
ド 14320
Ｆターム(参考） 5F083 EP03 EP08 EP25 EP62 ER02
ER17 ER22 GA09 KA08 KA14
LA21 NA01 PR09 PR29 PR40
5F101 BA04 BA12 BA15 BB04 BC11
BC13 BD10 BD13 BD16 BD35
BE02 BE05 BE07 BH19
Claims (39)
- 【請求項１】 電気的にプログラム可能で且つ消去可能
なメモリデバイスのアレーにおいて、 表面を有する第１導電型の半導体材料の基体を備え、 更に、上記基体に形成され、互いに実質的に平行で且つ
第１方向に延びる離間された分離領域を備え、各対の隣
接する分離領域間には活性領域があり、 各活性領域は、複数のメモリセルを含み、各メモリセル
は、 上記基体に形成された第２導電型の第１及び第２の離間
された領域を含み、それらの間で基体に画成されたチャ
ンネル領域は、第１及び第２部分を有し、 更に、近方端で非直線的に一緒に接合された第１及び第
２の細長い部分を有する導電性のフローティングゲート
を含み、該フローティングゲートの第１部分は、上記チ
ャンネル領域の第２部分の導電率を制御するために上記
チャンネル領域の第２部分に沿って延びそしてそこから
絶縁され、そして該フローティングゲートの第２部分
は、上記第１領域と容量性結合するように配置され、そ
して更に、上記チャンネル領域の第１部分の導電率を制
御するために上記チャンネル領域の第１部分に隣接配置
されそしてそこから絶縁された導電性制御ゲートを含む
ように構成されたメモリデバイスのアレー。 - 【請求項２】 更に、１つの上記第１領域の上に各々配
置されて電気的接続された複数の導電性材料ブロックを
備え、上記フローティングゲートの第２部分の各々は、
１つの導電性材料ブロックの表面に沿って延びそしてそ
こから絶縁される請求項１に記載のアレー。 - 【請求項３】 上記制御ゲートの各々は、上記フローテ
ィングゲートの１つの第１部分の遠方端に隣接配置され
てそこから絶縁された第１部分と、上記チャンネル領域
の１つの第１部分に隣接配置されてそこから絶縁された
第２部分とを含む請求項１に記載のアレー。 - 【請求項４】 上記フローティングゲートの第２部分の
各々は、上記基体の表面に実質的に垂直な方向に延びる
請求項１に記載のアレー。 - 【請求項５】 上記フローティングゲートの各々は、実
質的にＬ字型である請求項４に記載のアレー。 - 【請求項６】 上記チャンネル領域の各々は、実質的に
直線的である請求項５に記載のアレー。 - 【請求項７】 上記制御ゲートの各々は、更に、上記フ
ローティングゲートの１つの第２部分の遠方端上に配置
されそしてそこから絶縁された第３部分を含む請求項３
に記載のアレー。 - 【請求項８】 上記フローティングゲートの１つの第１
部分上に各々配置されそして上記フローティングゲート
の１つの第２部分に横方向に隣接した複数の絶縁材料ス
ペーサを更に備えた請求項７に記載のアレー。 - 【請求項９】 上記第１方向に垂直な第２方向に上記活
性領域及び分離領域を横切って各々延びる複数の導電性
制御ラインを更に備え、各制御ラインは、各活性領域か
らの制御ゲートの１つに一緒に電気的接続される請求項
３に記載のアレー。 - 【請求項１０】 上記第１方向に垂直な第２方向に上記
活性領域及び分離領域を横切って各々延びる複数の導電
性ソースラインを更に備え、各ソースラインは、各活性
領域からの導電性材料ブロックの１つに一緒に電気的接
続される請求項３に記載のアレー。 - 【請求項１１】 上記基体の表面に形成され、互いに実
質的に平行で且つ上記第１方向に実質的に垂直な第２方
向に延びる複数のトレンチを更に備え、上記第２領域の
各々は、それらトレンチの１つの下に形成され、そして
上記チャンネル領域の第１部分の各々は、実質的に１つ
の上記トレンチの側壁に沿って延び、そして上記チャン
ネル領域の第２部分の各々は、実質的に上記基体の表面
に沿って延びる請求項１に記載のアレー。 - 【請求項１２】 上記制御ゲートの各々は、上記フロー
ティングゲートの１つの第１部分の遠方端に隣接配置さ
れてそこから絶縁された第１部分と、上記トレンチの１
つへと延び且つ上記チャンネル領域の１つの第１部分に
隣接配置されてそこから絶縁された第２部分とを備えた
請求項１１に記載のアレー。 - 【請求項１３】 上記チャンネル領域の各々は、更に、
１つの上記トレンチの少なくとも一部分の下に延びる第
３部分を含む請求項１１に記載のアレー。 - 【請求項１４】 上記チャンネル領域の各々に対し、そ
の第１及び第２部分は互いに非直線的であり、上記チャ
ンネル領域の第１部分は、上記フローティングゲートの
１つの第１部分に直接向かう方向に延びて、１つのフロ
ーティングゲートをプログラミングするための経路を画
成する請求項１１に記載のアレー。 - 【請求項１５】 上記基体の表面に形成され、互いに実
質的に平行で且つ上記第１方向に実質的に垂直な第２方
向に延びる複数のトレンチを更に備え、上記第１領域の
各々は、それらトレンチの１つの下に形成され、そして
上記チャンネル領域の第２部分の各々は、実質的に１つ
の上記トレンチの側壁に沿って延び、そして上記チャン
ネル領域の第１部分の各々は、実質的に上記基体の表面
に沿って延びる請求項１に記載のアレー。 - 【請求項１６】 上記フローティングゲートの第２部分
の各々は、１つの上記トレンチの底面上に延びてそこか
ら絶縁され、そして上記フローティングゲートの第１部
分の各々は、上記トレンチの側壁の１つに沿って延びて
そこから絶縁される請求項１５に記載のアレー。 - 【請求項１７】 上記フローティングゲートの第１部分
の各々は、上記基体の表面上に延びる上部セグメントを
含み、そして上記制御ゲートの各々は、上記フローティ
ングゲートの１つの上部セグメントに隣接して横方向に
配置されそしてそこから絶縁される請求項１６に記載の
アレー。 - 【請求項１８】 上記制御ゲートの各々は、上記フロー
ティングゲートの１つの上部セグメントの遠方端上に配
置されてそこから絶縁された一部分を含む請求項１７に
記載のアレー。 - 【請求項１９】 複数の導電性材料ブロックを更に備
え、その各々は、その少なくとも下部が、１つの上記ト
レンチにおいて、１つの上記フローティングゲートに横
方向に隣接配置されてそこから絶縁された請求項１５に
記載のアレー。 - 【請求項２０】 上記導電性材料ブロック各々の下部
は、１つの上記第１領域の上に配置されてそこから絶縁
される請求項１９に記載のアレー。 - 【請求項２１】 半導体メモリセルのアレーを形成する
方法において、第１導電型の半導体基体に第２導電型の
複数の第１及び第２の離間された領域を形成し、基体に
おいて第１領域の１つと第２領域の１つとの間に複数の
チャンネル領域の各々を画成し、各チャンネル領域は、
第１部分及び第２部分を含み、そして基体は表面を有
し、 近方端で非直線的に一緒に接合された第１及び第２の細
長い部分を各々有する複数の導電性のフローティングゲ
ートを形成し、該フローティングゲートの第１部分の各
々は、上記チャンネル領域の１つの第２部分の導電率を
制御するために上記チャンネル領域の第２部分の１つに
沿って延びてそこから絶縁されるように形成され、そし
て該フローティングゲートの第２部分の各々は、上記第
１領域の１つと容量性結合するように配置され、そして
上記チャンネル領域の１つの第１部分の導電率を制御す
るために上記チャンネル領域の第１部分の１つに各々隣
接配置されてそこから絶縁された複数の導電性制御ゲー
トを形成する、という段階を備えた方法。 - 【請求項２２】 １つの上記第１領域の上に各々配置さ
れて電気的接続された複数の導電性材料ブロックを形成
する段階を更に備え、上記フローティングゲートの第２
部分の各々は、１つの導電性材料ブロックの表面に沿っ
て延びそしてそこから絶縁される請求項２１に記載の方
法。 - 【請求項２３】 上記制御ゲートの各々には、上記フロ
ーティングゲートの１つの第１部分の遠方端に隣接配置
されてそこから絶縁された第１部分と、上記チャンネル
領域の１つの第１部分に隣接配置されてそこから絶縁さ
れた第２部分とが形成される請求項２２に記載の方法。 - 【請求項２４】 上記フローティングゲートの第２部分
の各々は、上記基体の表面に実質的に垂直な方向に延び
るよう形成される請求項２２に記載の方法。 - 【請求項２５】 上記フローティングゲートの各々は、
実質的にＬ字型に形成される請求項２４に記載の方法。 - 【請求項２６】 上記制御ゲートの各々には、上記フロ
ーティングゲートの１つの第２部分の遠方端上に配置さ
れてそこから絶縁された第３部分が形成される請求項２
３に記載の方法。 - 【請求項２７】 上記フローティングゲートの形成は、 上記基板の表面上と、上記導電性材料ブロック上及びそ
の側面に沿って絶縁材料を形成し、 上記絶縁材料に沿って導電性材料層を形成し、 上記導電性材料層の一部分を露出状態のままにして、上
記絶縁材料上に絶縁スペーサを形成し、そして上記導電
性材料層の露出部分を除去するという段階を備え、上記
絶縁材料と絶縁スペーサとの間の導電性材料層の部分が
フローティングゲートを構成する請求項２２に記載の方
法。 - 【請求項２８】 上記基体の表面に複数のトレンチを形
成する段階を更に備え、上記第２領域の各々は、それら
トレンチの１つの下に形成され、そして上記チャンネル
領域の第１部分の各々は、実質的に１つの上記トレンチ
の側壁に沿って延び、そして上記チャンネル領域の第２
部分の各々は、実質的に上記基体の表面に沿って延びる
請求項２１に記載の方法。 - 【請求項２９】 上記制御ゲートの各々には、上記フロ
ーティングゲートの１つの第１部分の遠方端に隣接配置
されてそこから絶縁された第１部分と、上記トレンチの
１つへと延び且つ上記チャンネル領域の１つの第１部分
に隣接配置されてそこから絶縁された第２部分とが形成
される請求項２８に記載の方法。 - 【請求項３０】 上記チャンネル領域の各々は、更に、
１つの上記トレンチの少なくとも一部分の下に延びる第
３部分を含む請求項２８に記載の方法。 - 【請求項３１】 上記チャンネル領域の各々に対し、そ
の第１及び第２部分は互いに非直線的であり、上記チャ
ンネル領域の第１部分は、上記フローティングゲートの
第１部分の１つに直接向かう方向に延びて、１つのフロ
ーティングゲートをプログラミングするための経路を画
成する請求項２８に記載の方法。 - 【請求項３２】 上記制御ゲートの形成は、 上記トレンチに導電性材料を付着し、 その付着された導電性材料の一部分を露出したまま、そ
の付着された導電性材料の一部分の上に材料のスペーサ
を形成し、そして非等方性エッチングを行って、その付
着された導電性材料の露出部分を除去するという段階を
含む請求項２８に記載の方法。 - 【請求項３３】 上記基体の表面に複数のトレンチを形
成する段階を更に備え、上記第１領域の各々は、それら
トレンチの１つの下に形成され、そして上記チャンネル
領域の第２部分の各々は、実質的に１つの上記トレンチ
の側壁に沿って延び、そして上記チャンネル領域の第１
部分の各々は、実質的に上記基体の表面に沿って延びる
請求項２１に記載の方法。 - 【請求項３４】 上記フローティングゲートの第２部分
の各々は、１つの上記トレンチの底面上に延びてそこか
ら絶縁されるように形成され、そして上記フローティン
グゲートの第１部分の各々は、１つの上記トレンチの側
壁に沿って延びてそこから絶縁されるように形成される
請求項３３に記載の方法。 - 【請求項３５】 上記フローティングゲートの第１部分
の各々には、上記基体の表面上に延びる上部セグメント
が形成され、そして上記制御ゲートの各々は、上記フロ
ーティングゲートの上部セグメントの１つに横方向に隣
接してそこから絶縁されるように形成される請求項３４
に記載の方法。 - 【請求項３６】 上記制御ゲートの各々には、上記フロ
ーティングゲートの１つの上部セグメントの遠方端上に
配置されてそこから絶縁された一部分が形成される請求
項３５に記載の方法。 - 【請求項３７】 上記フローティングゲートの形成は、 上記トレンチの側壁及び底面に沿って絶縁材料を形成
し、 上記絶縁材料に沿って導電性材料層を形成し、 その導電性材料層の一部分を露出したまま、絶縁材料上
に絶縁スペーサを形成し、そして上記導電性材料層の露
出部分を除去する、という段階を備え、上記絶縁材料と
絶縁スペーサとの間の導電性材料層の部分がフローティ
ングゲートを構成する請求項３４に記載の方法。 - 【請求項３８】 複数の導電性材料ブロックを形成する
段階を更に備え、各ブロックは、その少なくとも下部
が、１つの上記トレンチにおいて、１つの上記フローテ
ィングゲートに横方向に隣接配置されてそこから絶縁さ
れた請求項３３に記載の方法。 - 【請求項３９】 上記導電性材料ブロック各々の下部
は、１つの上記第１領域の上に配置されてそこから絶縁
される請求項３８に記載の方法。
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