JPH0370179A

JPH0370179A - 不揮発性メモリ装置

Info

Publication number: JPH0370179A
Application number: JP1204734A
Authority: JP
Inventors: Kuniyoshi Yoshikawa; 吉川　邦良
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-09
Filing date: 1989-08-09
Publication date: 1991-03-26
Anticipated expiration: 2013-09-17
Also published as: JP2798990B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、２層以上のゲート電極構造を有する不揮発性
メモリ装置に関するものである。

（従来の技術）従来ｌトランジスタ１セル型の書換え可能な不揮発メモ
リとして紫外線消去型ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅ
ａ＋ｏｒｙ）がある。

以下図面を参照して紫外線消去型ＥＰＲＯＭの構造を説
明する。

第４図（ａ）　、　（ｂ）は、従来の、紫外線消去型Ｅ
ＦＲＯＭの構造を示す断面図である。

第４図（ａ）に、示すように、Ｐ型シリコン基板（３０
１）にドレイン拡散層（３０２）及びソース拡散層（３
０Ｂ）が形成されている。これらドレイン拡散層（３０
２）とソース拡散層（３０３）との間のＰ型シリコン基
板（ａＯｔ）上にゲート酸化膜（３０４）が形成されて
おり、このゲート酸化膜（３０４）上に浮遊ゲート電極
（３０５）が形成されている。さらにこの浮遊ゲート電
極（３０５）上に絶縁膜（３０Ｂ）を介して制御ゲート
電極（３０７）が形成されている。これらを覆うように
層間絶縁膜＜３０８）が形成されており、この上にコン
タクトホールを介してドレイン拡散層（３０２）と接続
されたビット線（３０９）が形成された構造となってい
る。

この紫外線消去型ＥＦＲＯＭの動作メカニズムは以下の
通りである。情報の書き込みは、制御ゲート電極（３０
７）とドレイン拡散層（３０２）とに高電圧を印加する
ことによりチャネル内に熱電子を発生させ、浮遊ゲート
電極（３０５）に注入、蓄積して“０”状態とする。情
報の消去は素子に紫外線をあてることにより、浮遊ゲー
）　（３０５）内の電子にエネルギーを与え、基板また
は制御ゲートに放出させ、“１＃状態にするものである
。

素子の微細化を進めていくとそれに伴ないソース・ドレ
イン間が短かくなり短チヤネル化されるためセルの書き
込み動作時にドレイン拡散層に高電圧を印加するとパン
チスルーを起こし易くなる。

また、書き込み動作時にドレイン拡散層に高電圧を印加
した際、浮遊ゲートは、ドレイン拡散層と容量結合して
いるため制御ゲート電圧が零であっても浮遊ゲート電圧
はドレイン電圧に伴なって上昇し、非選択セルにリーク
電流が流れる等の問題が生じてきた。

更にこれらの問題を防ぐ構造としてオフセットゲート電
極構造のＥＰＲＯＭが従来知られている。

この構造は第４図（ｂ）に示すように、第４図（ａ）と
同様にＰ型シリコン基板（３０１）内にドレイン拡散層
（３０２）及びソース拡散層（３０３）が形成され、こ
れらドレイン拡散層とソース拡散層（３０３）との間の
Ｐ型シリコン基板（３０２）上にゲート酸化膜（３０４
ａ）、　（３０４ｂ）が形成されている。この酸化膜（
３０４ａ）上に浮遊ゲート電極（３０５）が形成され、
さらにこの浮遊ゲート電極（３０５）上に絶縁膜（３０
Ｂ）が形成されており、制御ゲート電極（３０７）は、
絶縁膜（３０Ｂ）上からゲート酸化膜（３０４ａ）上に
かけて覆うように形成されている。これら全面に層間絶
縁膜が形成され、この層間絶縁膜（３０８）には、ソー
ス拡散層（３０３）上にコンタクトホールが設けられビ
ット線（３０９）が接続された構造となっている。

このような構造では、制御ゲートのみで制御されるチャ
ネル部分があるためパンチスルーや非選択セルにリーク
電流が流れる等を防止できる。

しかしながら上述したような構造では、素子サイズの増
大が必然となり微細化を進めるのに問題があった。

（発明が解決しようとする課題）上記のような従来の不揮発性メモリ装置ではパンチスル
ー現象、又は非選択セルのリーク電流の発生による誤動
作、あるいは微細化困難という問題があった。

本発明は上述した問題を考慮してなされたものでその目
的はパンチスル耐圧が高く接合表面のリーク電流の少な
く且つ微細化された不揮発性メモリ装置のセル構造を提
供することにある。

［発明の構成コ（課題を解決するための手段）上記目的を達成するために本発明においては半導体基板
の表面に形成された第１の不純物領域と、前記半導体基板に設けられた構底部に形成された第２の
不純物領域と、前記第１の不純物領域の端部から前記半導体基板の溝上
端部にかけて前記半導体基板の表面上に第１の絶縁膜を
介して形成された第１のゲート電極と、この第１のゲート電極上に形成された第２の絶縁膜と溝
側壁上に形成された第３の絶縁膜を介して形成された第
２のゲート電極と、を有する不揮発性メモリ装置である
。

（作　用）本発明の不揮発性メモリ装置によれば、半導体装置に溝
が設けられ、オフセットゲート電極部分が溝内に形成さ
れる。

（実施例）以下図面を参照して本発明の実施例を詳細に説明する。

第１図は本発明の第１の実施例による紫外線消去型ＥＦ
ＲＯＭのセル構造を示す断面図である。

第１図に示すようにＰ型シリコン基板（１０１）の表面
にメモリセルのドレイン拡散層（１０２）　、溝（１０
３）溝底部内に形成されたソース拡散層（１０４）とが
設けられている。ドレイン拡散層（１０２）の端部から
溝上端にかけてシリコン基板表面上に第１のゲート酸化
膜（１０５）が形成され、この第１のゲート酸化膜（１
０５）を介して浮遊ゲート電極（１０Ｂ）が形成されて
いる。この浮遊ゲート電極（ｉｏｅ）上に第２のゲート
絶縁膜（１０７）が形成され、溝側壁上に第３のゲート
絶縁膜（１１７）が形成され、この第２．第３のゲート
絶縁膜（１０７）　（１１７）を介して制御ゲート電極
（１０８）が形成されている。これらを覆ってＣＶＤ酸
化膜（１０９）が形成され、さらに全面にＢＰＳＧ膜（
１１０）が形成されており、このＢＰＳＧ膜（１１０）
にはドレイン拡散層（１０２）上にコンタクトホールが
設けられビット線（１１１）がドレイン拡散層（１０２
）と接続されている。

このようなＥＦＲＯＭ装置ではオフセットゲート電極に
おける制御ゲート電極のみで制御されるチャネル部分が
存在するため、非選択セルのリーク電流を防止すること
ができる。このときオフセットゲート電極部分が基板に
設けられた溝内に垂直方向に形成されていることにより
制御ゲート電極のみで制御されるチャネル部分の長さを
素子面積とは無関係に設定することができるため、チャ
ネルの長さを十分長くすることが可能であり、セルリー
クをより防止することができる。

また、本構造では素子密度を上げるために浮遊ゲート長
を短くしても、オフセットゲート長は溝の深さ方向に任
意の長さに設定できるため短チャネルとはならずセルリ
ークは完全に防止できる。

以上のことにより信頼性の高い微細化が可能な不揮発性
メモリ装置を得ることができる。

また、第２図は、本発明の第２の実施例のＥＦＲＯＭセ
ル構造を示す断面図である。

このＥＦＲＯＭセルは、前記第１の実施例の構造と同様
で、第２図に示すように、Ｐ型シリコン基板（２０１）
の表面にドレイン拡散層（２０２）　、溝（２０３ａ）
、　（２０３ｂ）、溝部内にソース拡散層（２０４ａ）
。

（２０４ｂ）が設けられており、ドレイン拡散層（２０
２）の端部から溝（２０３ａ）、　（２０３ｂ）の上端
部にかけて、第１のゲート酸化膜（２０５ａ）　（２０
５ｂ）が形成され、この第１のゲート酸化膜（２０５ａ
）、　　（２０５ｂ）を介して、浮遊ゲート電極（２０
６ａ）　（２０６ｂ）が形成されている。

さらに浮遊ゲート電極（２０８ａ）　（２０６ｂ）上に
第２のゲート絶縁膜（２０７ａ）　（２０７ｂ）が形成
され溝側壁上に第３のゲート絶縁膜（２１７ａ）　（２
１７ｂ）この第２のゲート絶縁膜（２０７り　（２０７
ｂ）上に制御ゲート電極（２０８ａ）（２０８ｂ）が形
成されている。ここでドレイン拡散層（２０２）は、隣
接する２つの浮遊ゲート電極（２０６ａ）。

（２０８ｂ）に共有されており、また溝内のソース拡散
層（２０４ａ）、　（２０４ｂ）は浮遊ゲート電極（２
０６ａ）。

（２０６ｂ）に隣接するそれぞれ異なる他の制御ゲート
電極とで共有きれている構造となっている。これら浮遊
ゲート電極（２０８ａ）、　　（２０６ｂ）および制御
ゲート電極（２０８ａ）、　（２０８ｂ）を覆ってＣＶ
Ｄ酸化膜（２０９）が形成され、さらに全面にＢＰＳＧ
膜（２１０）が形成されている。このＢＰＳＧ膜（２１
０）には前記ドレイン拡散層　（２０２）上にコンタク
トホールが設けられビット線（２１１）がドレイン拡散
層（２０２）と接続されている。

このような第２の実施例によるＥＦＲＯＭ装置では、前
記第１の実施例の効果に加え、ソース。

ドレイン拡散層はそれぞれ隣接する２つの異なるゲート
電極に共有された構造となっているため、より大容量化
が可能な効果を得ることができる。

尚、第３図は、本発明を電気的消去可能なＥ　Ｅ　Ｆ　
ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌ
ｅ　ＰＲＯＭ）に用いた場合のセル構造を示す断面図で
ある。

Ｐ型シリコン基板（３０１）の表面にソース拡散層（３
０２）　、溝（３２０ａ）、　　（３２０ｂ）、溝部内
にドレイン拡散層（３０３ａ）　（３０３ｂ）が設けら
れており、ソース拡散層（３０２）の端部から溝（３２
０ａ）、　（３２０ｂ）の上端部にかけて第１のゲート
酸化膜（３０４ａ）、　（３０４ｂ）が形成され、この
第１のゲート酸化膜（３０４ａ）　（３０４ｂ）を介し
て、浮遊ゲート電極（３０５ａ）　（３０５ｂ）が形成
されている。さらに浮遊ゲート電極（３０５ａ）　（３
０５ｂ）上に第２ゲート絶縁膜（３０８ａ）　（３０８
ｂ）が形成され、溝側壁上の第３のゲート絶縁膜（３１
５ａ）　（３１５ｂ）とｆｆ１２のゲート絶縁膜（３０
８ａ）　（３０８ｂ）上に制御ゲート電極（３０９ａ）
　（３０９ｂ）が形成されている。また、浮遊ゲート電
極（３０５ａ）　（３０５ｂ）側壁において、前記ソー
ス拡散層（３０２）側にトンネル酸化膜（３０６ａ）　
（３０６ｂ）が形成されている。このトンネル酸化膜（
３０Ｂａ）　（３０８ｂ）を前記浮遊ゲート（３０５ａ
）　（３０５ｂ）との間に挟み込んで消去ゲート電極（
３０７）が形成されている。この消去ゲート電極（３０
７）は、アレイ中のメモリセルに共通していて、ソース
電極としても働くように前記ソース拡散層（３０２）に
電気的に接続している。

さらに消去ゲート電極（３０７）上にビット線（３１２
）が設けられ、また浮遊ゲート電極（３０５ａ）　（３
０５ｂ）および制御ゲート電極（３０９ａ）　（３０９
ｂ）を覆ってＣＶＤ酸化膜（３１０ａ）　（３１０ｂ）
が形成され、ビット線（３１２）上を除いて全面にＢＰ
ＳＧ膜（３１１）が形成されている。

このような「不揮発性メモリ装置」は消去ゲート電極に
必要な電位を与えて、浮遊ゲートから前記消去ゲートへ
トンネル酸化膜を通して電荷を抜き取ることができるの
で電気的に書換えが可能となるものである。

［発明の効果］以上詳述したように本発明のオフセットゲート電極セル
構造によれば、微細化が可能な信頼性の高い不揮発性メ
モリ装置を得ることができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のＥＰＲＯＭ十第３図（ａ）及び（ｂ）は従来技術のＥＦＲＯＭセル構
造を示す断面図である。１０１．２０１，３０１，４０１・・・Ｐ型シリコン基
板、１０２．２０２，３０２．４０２・・・ドレイン拡
散層（第１の不純物領域）、１０３．２０３ａ、２０３ｂ、３２０ａ、３２０ｂ＝−
溝、１０４、２０４ａ、　２０４ｂ、　３０３ａ、　３
０３ｂ、　４０３−・・ソース拡散層（第２の不純物領
域）、１０５、２０５ａ、　２０５ｂ、　３０４ａ、　３０４
ｂ、４０４ａ、　４０４ｂ−・・第１のゲート酸化膜（
第１の絶縁膜）、１０７．２０７ａ、２０７ｂ、３０８
ａ、３０８ｂ、４０６−第２のゲート絶縁膜（第２の絶
縁膜）、１０Ｂ、２０８ａ、２０６ｂ、３０５ａ、３０
５ｂ、４０５・・・浮遊ゲート電極（第１のゲート電極
）、Ｌｉ２　、２１７ａ、　２１７ｂ、　３１５ａ、　
３１５ｂ・・・第３のゲート絶縁膜、１０ｇ、２０８ａ、２０８ｂ、３０９ａ、３０９ｂ、４
０７−・・制御ゲート電極（第２のゲート電極）。

Claims

【特許請求の範囲】半導体基板の表面に形成された第１の不純物領域と、前記半導体基板に設けられた溝底部に形成された第２の
不純物領域と、前記半導体基板における前記第１の不純物領域の溝側端
部と前記半導体基板の溝上端部間の領域上に第１の絶縁
膜を介して形成された第１のゲート電極と、この第１のゲート電極上と溝側壁の領域上に第１のゲー
ト電極上の第２の絶縁膜と溝側壁領域上の第３の絶縁膜
とを介して形成された第２のゲート電極と、を備えたこ
とを特徴とする不揮発性メモリ装置。