CN100362664C - 非挥发性存储单元及其制造方法 - Google Patents
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Abstract
本发明公开一种非挥发性存储单元及其制造方法，此存储单元至少是由衬底、栅极、第一源极/漏极区、复合介电层、第二源极/漏极区所构成。其中，衬底具有一沟槽；栅极位于沟槽中；第一源极/漏极区位于沟槽底部；复合介电层位于栅极与沟槽表面之间，且复合介电层至少包括电荷陷阱层；第二源极/漏极区和第三源极/漏极区，分别位于栅极两侧的衬底中。
Description
技术领域
本发明涉及一种半导体存储元件，且特别涉及一种非挥发性存储单元(non-volatile memory cell)及其制造方法。
背景技术
在各种非挥发性存储器产品中，具有可进行多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点的可电抹除且可编程只读存储器(EEPROM)，已成为个人计算机和电子设备所广泛采用的一种存储元件。典型的可电抹除且可编程只读存储器是以掺杂的多晶硅(polysilicon)制作浮置栅极(floating gate)与控制栅极(control gate)。当存储器进行程序化(program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的隧穿氧化层(tunneling oxide)有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。
因此，为了解决可电抹除可编程只读存储器元件漏电流的问题，目前的方法是采用一电荷陷阱层(charge trapping layer)取代现有存储器的多晶硅浮置栅极，此电荷陷阱层的材质例如是氮化硅。这种氮化硅电荷陷阱层上下通常各有一层氧化硅，而形成一种包含氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，简称ONO)层所构成的堆栈式结构(stacked structure)，具有此堆栈式栅极结构的只读存储器可称为硅/氧化硅/氮化硅/氧化硅/硅(silicon-oxide-nitride-oxide-silicon，简称SONOS)存储元件。
图1所绘示为现有的一种SONOS存储单元的剖面示意图。请参照图1，SONOS存储单元包括基板100、由氧化硅102a/氮化硅102b/氧化硅102c构成的复合介电层102、控制栅极104、漏极区106a、源极区106b。其中，氧化硅102a/氮化硅102b/氧化硅102c复合介电层102以及控制栅极104依序配置于基板100上，且形成一堆栈式栅极结构108。此外，沟道区110配置于堆栈式栅极结构108下方的衬底100中，而漏极区106a、源极区106b配置于堆栈式栅极结构108两侧的衬底100中。
然而，随着集成电路正以更高的集成度朝向小型化的元件发展，上述SONOS存储单元的尺寸可藉由减小控制栅极长度方式来达成。但是，栅极长度变小会缩短了氧化层102a下方的沟道110长度(Channel Length)，于是在程序化此存储单元时，漏极区与源极区之间就容易发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性能。而且，SONOS存储单元的沟道宽度104a对储存效率有很大的影响；即栅极宽度104a的尺寸缩小，使得其储存效率受到影响而变差。此外，在存储器的制造过程中，微影工艺也会有所谓关键尺寸的问题，而限制存储单元尺寸的缩小。所以目前要如何在元件小型化的趋势下，增加SONOS存储单元的耦合率，进而提高其储存效率，将是各界研究的重点之一。
另外，由于计算机应用软件的逐渐庞大，因此所需的存储器容量也就愈来愈大，对于这种尺寸变小而存储器容量却需要增加的情形，显示现有的SONOS存储单元的结构与制造方法必须有所改变，以符合趋势所需。因此，在深亚微米的工艺中，如何在有限的空间中保持原有的记忆容量，甚至加大原有的记忆容量也是存储器元件的工艺所关心的问题。
发明内容
有鉴于此，本发明的目的是提供一种非挥发性存储单元的制造方法，以配合元件小型化的发展制作出较高耦合率的非挥发性存储单元。
本发明的再一目的是提供一种非挥发性存储单元，以有效缩小元件尺寸，而增加元件集成度，并且增加非挥发性存储单元的耦合率，进而提高其储存效率。
本发明提出一种非挥发性存储单元，此存储单元至少是由衬底、栅极、第一源极/漏极区、复合介电层、第二源极/漏极区所构成。其中，衬底具有一沟槽；栅极位于沟槽中；第一源极/漏极区位于沟槽底部；复合介电层位于栅极与沟槽表面之间，且复合介电层至少包括电荷陷阱层；第二源极/漏极区位于栅极两侧的衬底中。。
在上述的非挥发性存储单元中，复合介电层至少是由底介电层、电荷陷阱层与顶介电层所构成，且复合介电层包括氧化硅/氮化硅/氧化硅层。
由上述可知，本发明的非挥发存储单元的复合介电层(介电层/电荷陷阱层/介电层)与栅极是设置在衬底的沟槽中，且源极/漏极区是设置在沟槽底部与顶部的衬底中，因此存储单元的沟道区是设置于沟槽侧壁的衬底中(垂直式沟道区)，可以藉由控制沟槽的深度准确地控制沟道长度，进而能避免元件尺寸缩小时所产生的问题，而能够增加元件集成度。
本发明提供一种非挥发性存储单元的制造方法，首先提供一衬底。于衬底中形成沟槽后，于沟槽底部形成第一源极/漏极区。接着，于沟槽中形成复合介电层，此复合介电层至少包括电荷陷阱层。之后，于复合介电层上形成栅极，并于栅极两侧的衬底中形成第二源极/漏极区。
本发明将复合介电层与栅极形成于衬底的沟槽中，且源极/漏极区是设置在沟槽底部与顶部的衬底中，因此存储单元的沟道区是形成于沟槽侧壁的衬底中(垂直式沟道区)，可以藉由控制沟槽的深度准确地控制沟道长度，进而能避免元件尺寸缩小时所产生的问题，而能够增加元件集成度。
而且，由于复合介电层(介电层/电荷陷阱层/介电层)与栅极形成于衬底的沟槽中，类似两个元件并联，故在同样的元件尺寸与线宽下，能增加其有效沟道长度，进而提高存储单元电流，使其更易判断存储单元的「0」或「1」状态。此外，本发明的非挥发性存储器的工艺简单，属于单一多晶硅工艺(single poly process)，而可以与互补式金属氧化物半导体工艺相配合。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1所绘示为现有的硅/氧化硅/氮化硅/氧化硅/硅存储单元的剖面图；
图2A是依照本发明的优选实施例的非挥发性存储单元的结构俯视图；
图2B至图2C是依照本发明的优选实施例的一种非挥发性存储单元的结构剖面图；
图3是本发明的非挥发性存储单元的电路简图；
图4A与图4B所绘示为本发明非挥发性存储单元的程序化/读取示意图；
图5A至图5F是依照本发明的一优选实施例的一种非挥发性存储单元的制造流程剖面图；
图6A至图6D是依照本发明的另一优选实施例的一种非挥发性存储单元的制造流程剖面图。
附图标记说明
100、200、300 衬底 102、210、310、310a 复合介电层
102a、102c 氧化层 102b 氮化层
104、208、318 栅极 104a 栅极宽度
106a、206、214、308、326 源极/漏极区
108 堆栈式栅极 202、306 沟槽
204、402 元件隔离结构 210a、312 顶介电层
210b、314 电荷陷阱层 210c、316 底介电层
212、322 间隙壁 214a、320 轻掺杂区
214b、324 重掺杂区 216、328 内层介电层
21 8、330 插塞 220、332 导线
302 垫氧化层 304 掩模层
305 开口
具体实施方式
图2A所绘示为本发明一优选实施例的一种非挥发性存储单元的俯视图。图2B所绘示为本发明一优选实施例的一种非挥发性存储单元的剖面示意图，且其是图2A沿A-A’的剖面示意图。
请同时参照图2A与图2B，此非挥发性存储单元包括衬底200、元件隔离结构204、源极/漏极区206、栅极208、复合介电层210、间隙壁212、源极/漏极区214、内层介电层216、插塞218、导线220。
衬底200例如是硅衬底，在此衬底200中设置有沟槽202。元件隔离结构204设置于衬底200中，用以定义出有源区。元件隔离结构204例如是场氧化层隔离结构或浅沟槽隔离结构。
源极/漏极区206例如是设置于沟槽202底部。栅极208例如是位于沟槽202中，其填满沟槽202并突出衬底200表面，且栅极208更延伸于沟槽202外的部分衬底200上。栅极208的材质例如是掺杂多晶硅。
复合介电层210例如是位于栅极208与沟槽202表面之间与栅极208与衬底200之间。复合介电层210至少包括底介电层210a、电荷陷阱层210b、顶介电层210c。其中底介电层210a的材质例如是氧化硅，其用作隧穿介电层。顶介电层210c的材质例如是氧化硅，其作为隔绝电荷陷阱层210b与栅极208之用。当然底介电层210a与顶介电层210c的材质也可以是其它介电材料。电荷陷阱层210b的材质例如是氮化硅，当然电荷陷阱层210b的材质也可以是其它具有使电荷陷入于其中的材料，如氧化钽、钛酸锶与氧化铪等。
间隙壁212例如是位于栅极208侧壁，其材质包括绝缘材料。源极/漏极区214例如是位于栅极208两侧的衬底200中。源极/漏极区214例如是由轻掺杂区214a与重掺杂区214b所构成。其中，轻掺杂区214a例如是位于间隙壁212下方的衬底200中。
内层介电层216例如是位于衬底200上。导线220例如是位于内层介电层216上，其藉由插塞218电连接源极/漏极区214。在此，导线220例如是作为位线，栅极208例如是作为字线。
由上述可知，本发明的非挥发存储单元的复合介电层(介电层/电荷陷阱层/介电层)与栅极是设置在衬底200的沟槽202中，且源极/漏极区是设置在沟槽底部与顶部的衬底中，因此存储单元的沟道区是设置于沟槽侧壁的衬底中(垂直式沟道区)，可以藉由控制沟槽的深度准确地控制沟道长度，进而能避免元件尺寸缩小时所产生的问题，而能够增加元件集成度。
本发明的非挥发性存储单元的栅极208并不限于图2B所示。栅极208也可以只填满沟槽202并突出衬底200表面(如图2C所示)。当然，栅极208也可以只填满沟槽，而没有突出衬底200表面。
图3所绘示为本发明的非挥发性存储单元的电路简图。如图3所示，本发明的存储单元可视为两个串接的半导体元件，共享栅极(字线WL)、漏极线(位线BL)与源极线(SL)，因此可以提高电流密度，并提高存储器元件的程序化/抹除操作的效率。
以下说明本发明的非挥发性存储单元的程序化操作。图4A与图4B所绘示为本发明的非挥发性存储单元的程序化/读取示意图。在图4A与图4B中，构件与图2B相同者给予相同的标号，并省略其说明。
请参照图4A，在对存储单元进行程序化时，可以对栅极208施加一偏压Vgp，对源极/漏极区214施加一偏压Vup，源极/漏极区206浮置，而在接近于源极/漏极区214侧的电荷陷阱层210b中存入电子。在对存储单元进行读取时，对栅极208施加一偏压Vcc，对源极/漏极区214施加一偏压Vur，源极/漏极区206浮置，以读取源极/漏极区214侧位的数据。
同样的，如图4B所示，在对存储单元进行程序化时，可以对栅极208施加一偏压Vgp，对源极/漏极区206施加一偏压Vdp，源极/漏极区214浮置，而在接近于源极/漏极区206侧的电荷陷阱层210b中存入电子。在对存储单元进行读取时，对栅极208施加一偏压Vcc，对源极/漏极区206施加一偏压Vdr，源极/漏极区214浮置，以读取源极/漏极区206侧位的数据。而使本发明的存储单元可成为一种单存储单元二位储存的非挥发性存储器。
本发明的非挥发性存储器在程序化时，可以使靠近源极/漏极侧的电荷陷阱层同时存有电子、两者的其中之一存有电子或是两者都不存有电子，而形成二位结构，因此可以在不增加存储单元体积的状况下，增加储存数据的位数并可以提高元件集成度。
以下，接着说明本发明的非挥发性存储单元的制造方法。
图5A至图5F是依照本发明的一优选实施例的一种非挥发性存储单元的制造流程剖面图。
请参照图5A，先提供一衬底300，此衬底300中已形成有元件隔离结构，以定义出有源区。接着，于衬底300上依序形成一垫氧化层302(pad oxide)与一层掩模层304(patterned mask layer)，其材质例如是氮化硅或其它合适的材质。随后，构图掩模层304与垫氧化层302，以形成开口305。
请参照图5B，以图案化的掩模层304与垫氧化层302为掩模，去除暴露出的部分衬底300，以形成沟槽306。移除部分衬底300的方法包括干式蚀刻法，例如是反应离子蚀刻法。
接着，于沟槽306底部形成源极/漏极区308。此源极/漏极区308的形成方法例如是离子注入法。当然，源极/漏极区308的形成方法也可以于沟槽306底部形成一层绝缘掺杂层(未图示)，并于在沟槽306的侧壁上形成一层帽盖层(Cap Layer)(未图示)。接着，对衬底100进行一热工艺，使掺杂绝缘层中的杂质扩散进入沟槽306底部的衬底300中而形成源极/漏极区308。然后，移除沟槽306底部的掺杂绝缘层与沟槽306侧壁的帽盖层。
请参照图5C，移除掩模层304与垫氧化层302后，于衬底300与沟槽306表面形成一底介电层312，其材质包括氧化硅，且此底介电层312譬如是利用一热氧化工艺形成的。之后，于底介电层312上形成一电荷陷阱层(charge trapping layer)314，其材质譬如是氮化硅，且此电荷陷阱层314譬如是利用一化学气相沉积(chemical vapor deposition，简称CVD)工艺形成的，而且电荷陷阱层314还可以是其它如氮化层、钽氧化层、钛酸锶层或铪氧化层等。随后，于电荷陷阱层314上形成一顶介电层316，其材质包括氧化硅。而前述的底介电层312、电荷陷阱层314以及顶介电层316构成复合介电层310。
请参照图5D，于顶介电层316上形成一导电层(未图示)，此导电层例如是填满沟槽306，且导电层的材质例如掺杂多晶硅(polysilicon)或其它合适的材质。
接着，构图导电层，以于沟槽306上形成一栅极318。而且，栅极318可选择延伸于沟槽306外的部分衬底300上(如本图所示)，或是直接形成于沟槽306上。然后，去除未被栅极318覆盖的复合介电层310，而保留下来的则作为复合介电层310a。当然，复合介电层310a为氧化硅/氮化硅/氧化硅层堆栈结构，而具有此堆栈结构的非挥发性存储单元可称为硅/氧化硅/氮化硅/氧化硅/硅(silicon-oxide-nitride-oxide-silicon，简称SONOS)存储单元。
然后，进行一轻掺杂工艺(lightly doping process)，以于栅极318外侧的衬底300中形成轻掺杂区(lightly doping region)320。
请参照图5E，于栅极318侧壁形成间隙壁322，其材质包括绝缘材料，例如氮化硅或其它合适的材质。之后，进行重掺杂工艺，以于栅极318侧壁的间隙壁322外的衬底300中形成重掺杂区324。其中，轻掺杂区320与重掺杂区324构成源极/漏极区(source/drain region)326。
请参照图5F，于衬底300上形成一层内层介电层328。内层介电层328的材质例如是硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)，形成内层介电层328的方法例如是化学气相沉积法。然后进行一化学机械研磨工艺，使内层介电层328的表面平坦化。
接着，于内层介电层328内形成与源极/漏极区326电连接的插塞330，插塞330的材质例如是钨金属。形成插塞330的方法例如是先于内层介电层328中形成暴露接触窗源极/漏极区326的开口(未图示)，然后于开口内填入导体材料以形成之。之后，于内层介电层328上形成与插塞330电性连接的导线332。后续完成存储单元的工艺为本领域内技术人员所公知，在次不再赘述。
图6A至图6D是依照本发明的另一优选实施例的一种非挥发性存储单元的制造流程剖面图。在图6A至图6D中，构件与图5A至图5F相同者给予相同的标号，并省略其说明。
请参照图5A，先提供一衬底300，此衬底300上已依序形成有图案化的一层垫氧化层302(pad oxide)与一层掩模层304(patterned mask layer)。在衬底300中已形成有一沟槽306。且于沟槽306底部形成有源极/漏极区308。
请参照图6B，于衬底300上形成共形的复合介电层310，其包括一底介电层312、一电荷陷阱层(charge trapping layer)314与一顶介电层316。接着，于顶介电层316上形成一导电层(未图示)，此导电层例如是填满沟槽306。然后，移除沟槽306以外的导电层与复合介电层310，直到裸露出掩模层304，以形成栅极318。
请参照图6C，移除掩模层304与垫氧化层302，同时突出衬底300表面的栅极318侧壁的部分复合介电层310也会被移除，而只留下位于沟槽306中的复合介电层310a。
接着，于栅极318外侧的衬底300中形成轻掺杂区320后，于栅极318侧壁形成间隙壁322。之后，于栅极318侧壁的间隙壁322外的衬底300中形成重掺杂区324。其中，轻掺杂区320与重掺杂区324构成源极/漏极区(source/drainregion)326。
请参照图6D，于衬底300上形成一层内层介电层328后，于内层介电层328内形成与源极/漏极区326电性连接的插塞330。之后，于内层介电层328上形成与插塞330电连接的导线332。后续完成存储单元的工艺为本领域技术人员所公知，在此不再赘述。
本发明的非挥发存储单元将复合介电层(介电层/电荷陷阱层/介电层)与栅极形成于衬底300的沟槽306中，且源极/漏极区是设置在沟槽底部与顶部的衬底中，因此存储单元的沟道区是形成于沟槽侧壁的衬底中(垂直式沟道区)，可以藉由控制沟槽的深度准确地控制沟道长度，进而能避免元件尺寸缩小时所产生的问题，而能够增加元件集成度。
而且，由于本发明将复合介电层(介电层/电荷陷阱层/介电层)与栅极形成于衬底300的沟槽306中，在同样的元件尺寸与线宽下，能增加其耦合率，进而提高储存效率。此外，本发明的非挥发性存储器的工艺简单，属于单一多晶硅工艺(single poly process)，而可以与互补式金属氧化物半导体工艺相配合。
虽然本发明已结合优选实施例公开如上，然其并非用来限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围以所附权利要求所界定的为准。
Claims (17)
1.一种非挥发性存储单元，包括：
一衬底，该衬底具有一沟槽；
一栅极，位于该沟槽中；
一第一源极/漏极区，位于该沟槽底部；
一复合介电层，位于该栅极与该沟槽表面之间，该复合介电层至少包括一电荷陷阱层；以及
一第二源极/漏极区和一第三源极/漏极区，分别位于该栅极两侧的该衬底中，
其中该第二源极/漏极区与该第三源极/漏极区电性连接至一共同位线。
2.如权利要求1所述的非挥发性存储单元，其中该栅极填满该沟槽。
3.如权利要求1所述的非挥发性存储单元，其中该栅极填满该沟槽，且突出该衬底表面。
4.如权利要求1所述的非挥发性存储单元，其中该栅极还包括延伸于该沟槽外的部分该衬底上。
5.如权利要求4所述的非挥发性存储单元，其中该复合介电层还包括位于该栅极与该衬底之间。
6.如权利要求1所述的非挥发性存储单元，其中该复合介电层包括：
一底氧化层，位于该栅极与该沟槽表面之间；
该电荷陷阱层，位于该栅极与该底氧化层之间；以及
一顶氧化层，位于该栅极与该电荷陷阱层之间。
7.如权利要求1所述的非挥发性存储单元，还包括一间隙壁，位于该栅极的侧壁。
8.如权利要求7所述的非挥发性存储单元，还包括一轻掺杂区域，位于该间隙壁下方的该衬底中。
9.如权利要求1所述的非挥发性存储单元，其中该栅极的材质包括多晶硅。
10.如权利要求1所述的非挥发性存储单元，其中该复合介电层包括氧化硅/氮化硅/氧化硅层。
11.一种非挥发性存储单元的制造方法，包括：
提供一衬底；
于该衬底中形成一沟槽；
于该沟槽底部形成一第一源极/漏极区；
于该沟槽中形成一复合介电层，该复合介电层至少包括一电荷陷阱层；
于该复合介电层上形成一栅极；以及
于该栅极两侧的该衬底中分别形成一第二源极/漏极区和一第三源极/漏极区，
其中该第二源极/漏极区与该第三源极/漏极区电性连接至一共同位线。
12.如权利要求11所述的非挥发性存储单元的制造方法，其中于该衬底中形成该沟槽的步骤包括：
于该衬底上形成一掩模层，该掩模层具有一开口；及
移除该开口所暴露的部分该衬底，以于该衬底中形成该沟槽。
13.如权利要求12所述的非挥发性存储单元的制造方法，还包括于该沟槽底部形成该第一源极/漏极区的步骤后与于该沟槽中依序形成该复合介电层的步骤前移除该掩模层，其中于该沟槽中形成该复合介电层与于该复合介电层上形成该栅极的步骤包括：
于该衬底与该沟槽表面形成一底氧化层；
于该底氧化层上形成该电荷陷阱层；
于该电荷陷阱层上形成一顶氧化层；
于该顶氧化层上形成一导电层；
构图该导电层，以形成该栅极，该栅极至少位于该沟槽中；以及
去除该栅极以外的该顶氧化层、该电荷陷阱层与该底氧化层。
14.如权利要求13所述的非挥发性存储单元的制造方法，其中构图该导电层的步骤中还包括于该沟槽外的部分该衬底上形成该栅极。
15.如权利要求12所述的非挥发性存储单元的制造方法，其中于该沟槽中形成该复合介电层与于该复合介电层上形成该栅极的步骤包括：
于该掩模层与该沟槽表面沉积一底氧化层、该电荷陷阱层及一顶氧化层，以形成该复合介电层；
于该复合介电层上形成一导电层，该导电层填满该沟槽与该开口；
移除该开口以外的部分该导电层与该复合介电层；以及
移除该掩模层，以形成该栅极。
16.如权利要求11所述的非挥发性存储单元的制造方法，其中于该衬底中形成该沟槽之前，还包括于该衬底中形成一元件隔离结构，以定义出有源区。
17.如权利要求11所述的非挥发性存储单元的制造方法，其中于该栅极两侧的该衬底中形成该第二源极/漏极区和该第三源极/漏极区的步骤中，还包括：
进行一轻掺杂工艺；
于该栅极侧壁形成一间隙壁；以及
进行一重掺杂工艺。
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