KR100278647B1 - 불휘발성 메모리소자 및 그 제조방법 - Google Patents
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Abstract
불휘발성 메모리 소자 및 그 제조방법에 대해 기재되어 있다. 본 발명에 한 불휘발성 메모리 소자는, 반도체 기판 상의 필드 영역에 활성영역을 한정하도록 형성된 소자분리막, 활성영역 상에 형성된 터널 산화막, 터널 산화막 상에 형성되고, 활성영역과 소자분리막 상에서 셀 단위로 한정되도록 서로 분리되며 그 단면이 요(凹)자 모양인 다수의 플로우팅 게이트들, 플로우팅 게이트들 사이의 활성영역과 소자분리막 상의 공간을 매립하는 모양으로 형성된 매립층, 플로우팅 게이트들 표면과 매립층 표면을 균일한 두께로 덮는 층간절연막 및 이 층간절연막 상에서 상기 요(凹)자 모양의 플로우팅 게이트를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 커플링 비를 증가시킬 수 있으므로 필드 영역의 절연 부담을 줄일 수 있고, 좁은 필드 영역에서도 두꺼운 소자 분리막을 형성할 수 있으므로 필드 영역의 절연 특성을 강화할 수 있다.
Description
본 발명은 반도체 메모리 소자 및 제조방법에 관한 것으로, 특히 플로우팅 게이트와 컨트롤 게이트가 적층된 셀 구조를 갖는 EEPROM(Electrically Erase Programmable Read Only Memory)이나 플래쉬 EEPROM(flash EEPROM)와 같은 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
EEPROM이나 플래쉬 EEPROM과 같은 불휘발성 메모리 소자는 소오스와 드레인이 형성된 반도체 기판 상에 데이터(data)를 보존하는 플로우팅 게이트(floating gate)와 전압을 인가하는 컨트롤 게이트(control gate)로 구성된 메모리 셀들로 이루어져 있다.
도 1은 일반적인 EEPROM을 도시한 단면도로서, (a)는 워드 라인 방향으로의 단면도를 도시하고, (b)는 비트 라인 방향으로의 단면도를 도시한다.
도 1을 참조하면, 반도체 기판(10) 상에 복수개의 활성 영역과 필드 영역이 순차적으로 서로 평행하게 배열되고, 이 활성영역의 반도체 기판 상에는 터널 산화막(16)이 형성되어 있고, 이 필드 영역의 반도체 기판에는 활성 영역들 간을 절연시키기 위한 소자 분리막(12)가 형성되어 있다. 이 소자 분리막(12)의 하부에는 절연특성을 강화하기 위한 목적으로 채널 스톱층(14)가 형성되어 있다.
상기 터널 산화막(16) 상에는 활성 영역과 필드 영역에 형성된 소자 분리막의 가장자리에 걸쳐지도록 패터닝된 정방형의 플로우팅 게이트(18)이 형성되어 있고, 그 위에는 통상 ONO(Oxide/ Nitride/ Oxide)로 된 층간 절연막(22)이 형성되어 있으며, 이 층간 절연막(22) 상에는 상기 플로우팅 게이트(18)의 워드 라인 방향의 측벽을 감싸며 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트(24)가 형성되어 있다. 또한, 소오스 및 드레인(20)은 상기 플로우팅 게이트(18) 사이의 반도체 기판에 형성되어 있다.
상술한 일반적인 EEPROM을 워드 라인 방향으로 살펴보면, 터널 산화막(16), 각 셀 단위로 분리된 플로우팅 게이트(18)들, 이 플로우팅 게이트들을 덮는 층간 절연막(22) 및 워드 라인 방향으로 형성되어 있는 플로우팅 게이트(18)들을 동시에 덮도록 형성된 컨트롤 게이트(24)가 차례대로 형성되어 있는 형상이며, 비트 라인 방향으로 살펴보면, 터널 산화막(16), 플로우팅 게이트(18), 층간 절연막(22) 및 컨트롤 게이트(24)가 차례대로 적층된 구조가 각 셀 단위로 분리되어 있는 형상이다.
도 2의 (a) 및 (b)는 상기한 EEPROM을 제조하는데 이용되는 공정 순서별 레이아웃도들이다.
도 2의 (a)에서 세로로 길고 점선으로 표시된 영역은 반도체 기판의 활성 영역을 형성하기 위한 제 1 마스크 패턴(P1)이고, 세로로 길고 실선으로 표시된 영역은 플로우팅 게이트 형성을 위한 제 2 마스크 패턴(P2)이며, 도 2의 (b)에서 가로로 길고 실선으로 표시된 영역은 컨트롤 게이트 형성을 위한 제 3 마스크 패턴(P3)이다.
설명의 편의를 위해, 상기 도 2에서 AA'선의 방향은 워드 라인 방향이라 하고, BB'선의 방향은 비트 라인 방향이라 한다.
도 2의 (a)의 제 2 마스크 패턴(P2)을 참조하면, 플로우팅 게이트는 활성 영역(제 1 마스크 패턴(P1)의 영역) 뿐만아니라 필드 영역(제 1 마스크 패턴들 사이의 영역)의 가장자리까지 확장되어 있음을 알 수 있다.
도 3의 (a) 및 (b)는 상기 도 2의 (a)의 AA'선 및 BB'선을 각각 잘라 본 단면도이며, 도 4의 (a) 및 (b)는 상기 도 2의 (b)의 AA'선 및 BB'선을 각각 잘라 본 단면도이다.
먼저, 도 3의 (a) 및 (b)를 참조하면, P형 반도체 기판(10)에 N형 및 P형 웰(도시하지 않음)을 차례대로 형성하고, 활성 영역과 필드 영역을 구분하기 위하여 필드이온주입과 LOCOS(LOCal Oxidation of Silicon)나 SEPOX(SElectivity Polysilicon OXidation)와 같은 통상의 소자분리법으로 채널 스톱층(14) 및 소자 분리막(12)을 각각 형성한 다음 이에 사용된 막질들(도시하지 않음)을 제거한다. 이어서, 활성 영역의 반도체 기판 상에 터널 산화막(16)을 형성하고, 플로우팅 게이트용으로 다결정실리콘을 통상의 화학 기상 증착법(CVD)으로 증착시킨 다음 도 2의 제 2 마스크 패턴(P2)을 이용한 사진 식각공정으로 비트 라인 방향으로 긴 막대모양의 플로우팅 게이트 패턴(17)을 형성한다.
계속해서, 도 4의 (a) 및 (b)를 참조하면, 플로우팅 게이트 패턴(17)을 갖는 반도체 기판 전면에 ONO로 된 층간 절연막(22)을 형성하고, 그 상에 컨트롤 게이트용으로 다결정실리콘과 폴리사이드를 차례대로 증착시킨 다음 도 2의 제 3 마스크 패턴(P3)을 이용한 사진 식각공정으로 상기 컨트롤 게이트용 폴리사이드막과 다결정실리콘, 층간 절연막 및 플로우팅 게이트 패턴을 차례대로 식각(셀프얼라인 식각 공정)함으로써 각 셀 단위로 분리된 정방향의 플로우팅 게이트(18), 이 플로우팅 게이트 상에 형성된 층간 절연막(22) 및 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트(24)를 형성한다.
소오스 및 드레인(20)은 플로우팅 게이트 패턴(17)을 형성한 후 불순물 이온을 주입하여 형성한다.
상기한 바와 같은 EEPROM은 드레인이나 벌크 영역(즉, 반도체 기판)으로부터 플로우팅 게이트로 전자들의 터널링에 의해 프로그램(program)되어지며, 상기 플로우팅 게이트로부터 드레인이나 벌크 영역으로 전자들의 터널링에 의해 소거(erase)된다.
이하, 상기한 EEPROM의 프로그램 및 소거 동작을 도 1을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 프로그램 동작은, 컨트롤 게이트(24)에는 18V 정도의 고전압을 인가하고, 드레인(20)은 그라운드(ground)시키고, 소오스(20)는 플로우팅(floating) 시켜 드레인에서 플로우팅 게이트(18)로의 전자 터널링이나 또는 컨트롤 게이트(24)에 18V정도의 고전압을 인가하고, 벌크 영역은 그라운드시켜 벌크 영역에서 플로팅 게이트로의 터널링이 일어나 상기 플로우팅 게이트(18) 내에 전자들이 충전되는 것으로 수행되고, 다음, 소거 동작은, 상기 드레인(20)에는 18V 정도의 고전압을 인가하고, 컨트롤 게이트(24)는 그라운드 시키고, 소오스는 플로우팅시켜 플로우팅 게이트(18)에서 드레인(20)으로 전자 터널링이나 또는 벌크 영역에는 18V정도의 고전압을 인가하고 컨트롤 게이트는 그라운드시켜 플로우팅 게이트에서 벌크 영역으로 전자 터널링이 일어나 플로우팅 게이트(18)에 충전되었던 전자들이 드레인 또는 벌크 영역으로 빠져나가는 것으로 수행된다.
이때, 플로우팅 게이트(18)에 유도되는 전압은 플로우팅 게이트(18)와 컨트롤 게이트(24) 사이의 커패시턴스와 플로우팅 게이트(18)와 반도체 기판(10) 사이의 커패시턴스의 비 (커플링 비(coupling ratio))에 의해 결정된다.
EEPROM이나 플래쉬 EEPROM과 같은 불휘발성 메모리 소자는 상술한 바와 같이 프로그램 동작 시 고전압이 인가되기 때문에 활성 영역 간의 절연특성이 소자의 신뢰도 결정에 중요한 요소가 된다.
절연 특성을 결정하는 요소로서는 소자 분리막의 두께와 폭, 소자 분리막 하부에 형성되는 채널 스톱층의 불순물 농도 및 프로그램 시 공급되는 전압의 크기 등을 들 수 있는데, 소자의 고집적화를 위해 활성 영역 간의 소자분리 간격이 축소될수록 이들은 집적화에 더욱 중요한 제한요소가 되고 있다.
소자의 절연 특성을 강화하기 위한 한 방법으로 소자 분리막의 두께를 두껍게 하는 것이 바람직하나 집적화가 가속됨에 따라 필드 영역의 폭은 오히려 줄어들게되므로 줄어든 필드 영역에서 성장될 수 있는 소자 분리막의 두께 증가에는 한계가 있다. 다른 방법으로는 소자분리용 채널 스톱층의 불순물 농도를 증가시키는 방법이 있는데, 이것은 소오스와 드레인과 채널 스톱층이 만나는 지점에서 브레이크 다운(breakdown) 특성이 취약해지고 후속 열처리 공정에 의해 채널 스톱층이 셀 활성영역으로까지 확산되어 셀 활성영역의 폭(width)를 감소시켜 셀 전류를 저하시키는 문제를 발생시킨다.
소자의 절연 특성을 강화하기 위한 또 다른 방법으로 셀의 동작전압, 즉 컨트롤 게이트에 인가되는 전압을 낮추는 방법이 있다. 이는, 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스(C1)와 플로우팅 게이트와 반도체 기판 사이의 커패시턴스(C2)에 의해 결정되는 커플링 비(C1/C2)의 증가와 함께 컨트롤 게이트에 인가된 전압이 플로우팅 게이트에 유도되는 비율을 증가시켜, 터널 산화막 양단에 유도되는 전압을 컨트롤 게이트의 낮아진 전압과 무관하게 일정하게 유지하여 반도체 기판이나 드레인에서 플로우팅 게이트로 주입되는 전자 터널링 특성을 변하지 않게함으로써, 보다 낮은 프로그램 전압에서도 프로그램이 가능한 셀을 구현할 수 있으므로 필드 영역의 필드절연전압을 낮출 수 있다.
상기한 커플링 비를 증가시키기 위한 방법 중 하나로 플로우팅 게이트와 컨트롤 게이트 사이의 층간 절연막의 유전율을 증가시키는 방법이 있는데, 이것은 새로운 유전막질의 개발이 필요하므로 그 적용이 어렵고, 다른 한 방법으로 층간 절연막의 두께를 낮추는 방법이 있는데, 이것은 프로그램과 소거 동작 수행시 컨트롤 게이트와 플로우팅 게이트 사이의 절연특성을 유지해야하므로 스켈 다운(scale down)에 한계가 있다.
따라서, 셀 구조의 변경을 통해 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시켜 상기한 커플링 비를 높이는 방법이 최근에 많이 연구되고 있다.
플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스 증가를 위해, 상술한 일반적인 불휘발성 메모리 소자의 경우, 플로우팅 게이트를 활성 영역 양옆의 필드 영역으로까지 확장하여 컨트롤 게이트와 겹쳐지는 플로우팅 상부의 면적을 증가시키거나, 플로우팅 게이트의 두께를 증가시켜 워드 라인 방향으로 컨트롤 게이트에 의해 감싸여지는 플로우팅 게이트 양단면의 면적을 증가시키는 방법이 이용되고 있다. 그러나, 이와 같은 방법들은, 소자의 집적도가 점차 증가하면서 셀 크기가 감소함에 따라 플로우팅 게이트 사이의 간격을 줄이는데 (즉, 플로우팅 게이트의 면적을 확장시키는데) 한계가 있고, 플로우팅 게이트의 두께를 증가시키는 것은 셀과 셀 사이의 어스펙트 비의 증가로 플로우팅 게이트 형성을 위한 식각공정 뿐만아니라 후속 단계인 컨트롤 게이트 형성을 위한 셀프얼라인 식각 공정 시 어려움을 준다.
도 5의 (a) 및 (b)와 도 6의 (a), (b) 및 (c)는 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시키기 위해 플로우팅 게이트를 소자 분리막까지 확장하거나 플로우팅 게이트의 두께를 두껍게할 때 발생하는 문제점들을 설명하기 위한 것으로서, 도 2의 (b)의 C-C'선을 잘라본 단면도들이다.
도 5의 (a) 및 (b)를 참조하면, 플로우팅 게이트 패턴을 형성하기 위한 식각 공정에서 측면의 프로파일을 완전한 수직으로 만들기 힘들어 통상의 공정에서는 단면도상으로 볼 때 좌(도 5의 (a))나 우(도 5의 (b))로 경사가 지게되는데, 이러한 경사에 의해, 컨트롤 게이트와 반도체 기판 사이의 적층된 여러 막들을 한 장의 마스크로 식각하는 셀프얼라인 식각 공정 시, 플로우팅 게이트 패턴의 측면부에 형성되었던 ONO막질은 단면도 상으로 볼 때 막대형태로 서 있기 때문에 ONO막을 제거하는 이방성식각시 모두 제거되지 않고 남게되는 ONO막이 발생하고, 이러한 잔여 ONO막 밑에 남아있는 폴리실리콘 (컨트롤 게이트 혹은 플로우팅 게이트)은 새도윙(shadowing) 효과로 식각이 어렵게되어 폴리실리콘 찌꺼기가 발생하게 된다.
이러한 찌꺼기는 컨트롤 게이트와 컨트롤 게이트 사이를 도통하게 만들어 메모리 소자의 불량을 발생시키는 원인이되기 때문에, 도 6의 (c)에 도시된 바 처럼, 과다 식각을 행하여 상기한 찌꺼기들을 제거하나, 이러한 과다식각에 의해 소자 분리막(12)의 두께가 얇아져 활성 영역 간의 절연 특성을 취약하게 만든다.
본 발명의 목적은 필드 영역의 감소(스캐일 다운(scale down))에도 불구하고 두꺼운 소자 분리막을 형성시킬 수 있고, 커플링 비를 증가시키는 것에 의해 셀의 동작 전압을 낮추어 필드 영역의 절연 부담을 줄여 줄 수 있는 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 바와 같은 불휘발성 메모리 소자를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
도 1은 일반적인 EEPROM을 도시한 단면도이다.
도 2의 (a) 및 (b)는 상기한 EEPROM을 제조하는데 이용되는 공정 순서별 레이아웃도들이다.
도 3의 (a) 및 (b)는 상기 도 2의 (a)의 AA'선 및 BB'선을 각각 잘라 본 단면도이다.
도 4의 (a) 및 (b)는 상기 도 2의 (b)의 AA'선 및 BB'선을 각각 잘라 본 단면도이다.
도 5의 (a) 및 (b)와 도 6의 (a), (b) 및 (c)는 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시키기 위해 플로우팅 게이트를 소자 분리막까지 확장하거나 플로우팅 게이트의 두께를 두껍게할 때 발생하는 문제점들을 설명하기 위한 것으로서, 도 2의 (b)의 C-C'선을 잘라본 단면도이다.
도 7의 (a) 및 (b)는 본 발명의 일 실시예의 방법에 의해 제조된 불휘발성 메모리 소자의 단면도이다.
도 8 내지 도 14는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들이다.
도 15 및 도 16은 본 발명의 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들이다.
도 17 내지 도 22는 본 발명의 또 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리 소자는,
반도체 기판 상의 필드 영역에 활성영역을 한정하도록 형성된 소자분리막; 상기 활성영역 상에 형성된 터널 산화막; 상기 터널 산화막 상에 형성되고, 상기 활성영역과 소자분리막 상에서 셀 단위로 한정되도록 서로 분리되며 그 단면이 요(凹)자 모양인 다수의 플로우팅 게이트들; 상기 플로우팅 게이트들 사이의 활성영역과 소자분리막 상의 공간을 매립하는 모양으로 형성된 매립층; 상기 플로우팅 게이트들 표면과 상기 매립층 표면을 균일한 두께로 덮는 층간절연막; 및 상기 층간절연막 상에 상기 요(凹)자 모양의 플로우팅 게이트를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 한다.
이때, 상기 플로우팅 게이트들은, 각각 워드 라인과 비트 라인이 겹쳐지는 곳에 위치하고, 활성영역의 터널 산화막과 필드영역의 소자분리막 가장자리에 걸쳐지로고 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정; 상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정; 상기 플로우팅 게이트용 도전막 상에 각 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 3 공정; 상기 제 1 패턴을 마스크로하여 상기 플로우팅 게이트용 도전막을 식각함으로써 플로우팅 게이트용 도전 패턴을 형성하는 제 4 공정; 상기 제 1 패턴 및 플로우팅 게이트용 도전 패턴 측벽에 도전성 스페이서를 형성함으로써 상기 플로우팅 게이트용 도전 패턴과 도전성 스페이서로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 5 공정; 상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 6 공정; 상기 제 1 패턴을 제거하는 제 7 공정; 상기 제 1 패턴이 제거된 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 8 공정; 상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 9 공정; 및 상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 10 공정을 구비하는 것을 특징으로 한다.
이때, 상기 플로우팅 게이트용 도전막 및 도전성 스페이서는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 인을 다량함유한 산염화인(POCl3)을 침적하여 상기 다결정실리콘막 내에 인 이온을 도우프하는 공정으로 형성하거나, 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 아세닉 및 인 중 어느 한 불순물 이온들을 상기 다결정실리콘막 내로 주입하는 공정으로 형성하는 것이 바람직하다.
상기 제 1 패턴은, 소정의 식각공정에 대해, 상기 플로우팅 게이트용 도전막 및 도전성 스페이서를 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하고, 상기 매립층은, 상기 제 7 공정의 식각에 대해, 상기 제 1 패턴을 형성하는 물질에 대한 식각선택성이 좋은 물질, 예컨대 상기 플로우팅 게이트용 도전막 및 도전성 스페이서는 불순물이 도우프된 다결정실리콘으로 형성하고, 상기 제 1 패턴은 질화물로 형성하며, 상기 매립층은 산화물로 형성하는 것이 바람직하다.
또한, 상기 컨트롤 게이트는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 인을 다량 함유한 산염화인을 상기 다결정실리콘막 표면에 침적하여 인을 도우프하는 단계 및 불순물 이온이 도우프된 상기 다결정실리콘막 상에 실리사이드층을 적층하는 단계로 형성하거나, 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 아세닉 및 인 중 어느 한 불순물 이온들을 상기 다결정실리콘막 내로 주입하는 단계 및 불순물 이온이 주입된 상기 다결정실리콘막 상에 실리사이드층을 적층하는 단계로 형성하는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리 소자의 제조방법은, 또한, 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정; 상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정; 상기 플로우팅 게이트용 도전막 상에 각 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 3 공정; 상기 제 1 패턴 측벽에 도전성 스페이서를 형성함과 동시에 상기 플로우팅 게이트용 도전막을 식각함으로써 상기 도전성 스페이서와 식각된 플로우팅 게이트용 도전막으로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 4 공정; 상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 5 공정; 상기 제 1 패턴을 제거하는 제 6 공정; 상기 제 1 패턴이 제거한 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 7 공정; 상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 8 공정; 및 상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 9 공정을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리 소자의 제조방법은, 또한, 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정; 상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정; 상기 플로우팅 게이트용 도전막 상에 제 1 절연막을 형성하는 제 3 공정; 상기 제 1 절연막 상에 각 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 4 공정; 상기 제 1 패턴이 형성되어 있는 결과물 기판 전면에 균일한 두께를 갖는 제 2 절연막을 형성한 후, 이를 이방성식각하여 상기 제 1 패턴의 측벽에 제 2 절연막 스페이서를 형성함과 동시에 상기 제 1 절연막을 식각함으로써 상기 제 2 절연막 스페이서와 식각된 제 1 절연막으로 된 보호막을 형성하는 제 5 공정;
상기 제 2 절연막 스페이서 측벽에 도전성 스페이서를 형성함과 동시에 상기 플로우팅 게이트용 도전막을 식각함으로써 상기 도전성 스페이서와 식각된 플로우팅 게이트용 도전막으로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 6 공정; 상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 7 공정; 상기 제 1 패턴을 제거하는 제 8 공정; 상기 보호막을 제거하는제 제 9 공정; 상기 보호막을 제거한 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 10 공정; 상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 11 공정; 및 상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 12 공정을 구비하는 것을 특징으로 한다.
이때, 상기 보호막은, 상기 제 8 공정 및 제 9 공정에 대해, 상기 제 1 패턴 및 플로우팅 게이트를 형성하는 물질에 대한 식각선택성이 좋은 물질로 각각 형성하는 것이 바람직하며, 특히, 상기 플로우팅 게이트는 다결정실리콘으로 형성하고, 상기 제 1 패턴은 질화물로 형성하며, 상기 보호막은 산화물로 형성한다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 7의 (a) 및 (b)는 본 발명의 일 실시예의 방법에 의해 제조된 불휘발성 메모리 소자의 단면도로서, (a)는 워드 라인 방향의 단면을 도시하고, (b)는 비트 라인 방향의 단면을 도시한다.
본 발명에 의한 불휘발성 메모리 소자는, 반도체 기판(30) 상에 형성된 터널 산화막(40), 상기 터널 산화막(40) 상에 형성되고, 그 단면이 어느 방향에서나 요(凹)자 모양인 플로우팅 게이트(50), 상기 플로우팅 게이트(50)들 사이의 공간을 매립하는 모양으로 절연물질로 된 매립층(48), 상기 플로우팅 게이트(50)들 표면과 상기 매립층(48) 표면을 균일한 두께로 덮는 층간 절연막(52) 및 상기 층간 절연막(52) 상에서 상기 요(凹)자 모양의 플로우팅 게이트(50)를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트(58)로 되어 있다.
이때, 상기 플로우팅 게이트(50)는 워드 라인(즉, 컨트롤 게이트(58))과 비트 라인(도시하지 않음)이 겹쳐지는 곳에서 각 셀 단위로 고립되도록 배치되고, 상기 컨트롤 게이트(58)는 도전율을 높이기 위해 다결정실리콘막(54)과 실리사이드막(56)이 적층된 형태로 형성되어 있다.
따라서, 본 발명에 의한 불휘발성 메모리 소자에 의하면, 첫째, 플로우팅 게이트(50)를 요(凹)자 모양으로 형성하여 이 플로우팅 게이트(50)의 홈이진 가운데 부위의 사면 측벽을 컨트롤 게이트와 접촉하도록 함으로써 종래보다 플로우팅 게이트(50)와 컨트롤 게이트(58) 사이의 커패시턴스를 증가시켜 커플링 비를 향상시킬 수 있으므로 필드 영역의 절연 부담(컨트롤 게이트에 인가되는 전압을 종래보다 낮출 수 있으므로)을 줄일 수 있고, 둘째, 소자 분리막(36) 상에 소정 두께의 절연물질로 된 매립층(48)을 형성함으로써 활성 영역 간의 절연 특성을 강화할 수 있다.
특히, 상기한 커플링 비는 요(凹)자 모양의 플로우팅 게이트의 사면 측벽의 높이를 증가시키는 것에 의해 더욱 향상시킬 수 있으므로 필드 영역의 절연 부담을 종래보다 더욱 줄일 수 있다.
도 8 내지 도 14는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들로서, 각 도의 (a) 및 (b)는 각각 워드 라인 방향 및 비트 라인 방향의 단면이다.
먼저, 도 8의 (a) 및 (b)를 참조하면, P형 반도체 기판(30)에 사진과 이온주입 기술 및 고온 열처리 기술을 이용하여 N형 웰(32) 및 P형 웰(34)을 차례대로 형성한 다음, 소자간 절연 특성을 강화시키기 위하여 필드 영역의 반도체 기판에, 예컨대 보론(B)과 같은 P형 불순물을 고농도로 이온주입하여 채널 스톱층 형성을 위한 주입층(도시하지 않음)을 형성한 후, 부분 산화법(LOCOS)등과 같은 소자분리법을 이용하여, 예컨대 3,000Å∼ 4,000Å 정도 두께의 소자 분리막(36)을 형성한다. 이때, 채널 스톱층 형성을 위한 상기 주입층이 상기 소자 분리막(36) 형성 시 제공되는 열에 의해 반도체 기판 내부로 확산되어 상기 소자 분리막(36) 하부에 채널 스톱층(38)을 형성한다.
이어서, 상기 소자 분리막(36) 형성 시 사용되었던 막들을 제거한 다음, 노출된 반도체 기판의 표면에, 예컨대 산화막 또는 산질화막을 70Å ∼ 100Å 정도의 두께로 형성하여 터널 산화막(40)을 형성하고, 연속으로 화학 기상 증착법 (CVD)으로 다결정실리콘막을, 예컨대 1,000Å ∼ 3,000Å 정도의 두께로 증착한 후 인(P)을 다량 함유한 산염화인(POCl3)을 침적하여 상기 다결정실리콘막 내로 불순물 이온을 도우프함으로써 플로우팅 게이트용 도전층 형성한다.
계속해서, 상기 플로우팅 게이트용 도전층 상에, 소정의 식각공정에 대해, 상기 플로우팅 게이트용 도전층과의 식각선택성이 좋은 물질, 예컨대 질화물을 3,000Å ∼ 5,000Å 정도의 두께로 형성하고, 이를 각 셀 단위로 한정되도록 패터닝하여 제 1 패턴(44)를 형성한 후, 계속해서 상기 플로우팅 게이트용 도전층을 식각함으로써 의 플로우팅 게이트용 도전 패턴(42)을 형성한다.
이때, 상기 채널 스톱층(38)은 소자 분리막(36)을 형성하기 전에 불순물 이온을 주입하여 형성하는 것 외에, 소자 분리막(36)을 형성한 후 이 소자 분리막을 통과할 정도의 주입 에너지로 불순물 이온을 주입하는 공정에 의해 형성할 수도 있다. 또한, 상기 다결정실리콘막 내에 불순물을 도우프하는 공정은 산염화인을 침적하여 행하는 것 외에, 인 또는 아세닉 이온을 상기 다결정실리콘막 내부로 직접 주입하여 행할 수도 있다.
도 9의 (a) 및 (b)를 참조하면, 상기 제 1 패턴(44)이 형성되어 있는 결과물 기판 전면에, 예컨대 화학 기상 증착법(CVD)으로 다결정실리콘막을 1,000Å ∼ ]2,000Å 정도의 두께로 형성한 후, 이를 상기 소자분리막(36) 및 제 1 패턴(44)이 노출될 때 까지 이방성식각함으로써 상기 제 1 패턴(44)의 측벽에 플로우팅 게이트 형성을 위한 도전성 스페이서(46)을 형성한다. 상기 플루우팅 게이트용 도전 패턴(42)과 상기 도전성 스페이서(46)은 서로 연결되어 있으며 플로우팅 게이트(50)를 구성한다. 이때, 상기 플로우팅 게이트(50)은 워드 라인 방향 및 비트 라인 방향에서의 단면이 요(凹)자 모양으로 형성된다.
이어서, 상기 소자 분리막(36)을 통과하지 않을 정도의 에너지로 N형 불순물 이온을 주입함으로써 노출된 반도체 기판에 소오스 및 드레인(47)을 형성한다.
이때, 상기 다결정실리콘막에는, 도 8에서 설명한 바와 같이, 인 또는 아세닉을 직접 이온주입하는 것에 의해 불순물이 주입될 수도 있다.
도 10의 (a) 및 (b)를 참조하면, 플로우팅 게이트(50)가 형성되어 있는 결과물 기판 전면에, 소정의 식각공정에 대해, 상기 제 1 패턴과의 식각선택성이 좋은 물질, 예컨대 산화물을, 예컨대 화학 기상 증착법으로 4,000Å ∼ 6,000Å 정도의 두께로 증착한 후, 상기 제 1 패턴(44)의 표면이 완전히 드러날 때 까지 이를 식각함으로써 상기 플로우팅 게이트(50) 사이의 공간을 완전히 매립하는 모양의 매립층(48)을 형성한다.
상기 산화물의 증착 두께는 상기 플로우팅 게이트(50)와 플로우팅 게이트 사이의 폭에 의해 조정될 수 있는데, 상기 플로우팅 게이트(50)들 사이의 공간이 완전히 매립될 정도의 두께로 증착되는 것이 바람직하다.
도 11의 (a) 및 (b)는 상기 제 1 패턴(도 10의 44)을 습식식각 용액으로 제거한 후의 단면도로서, 상기 습식식각에 의해 요(凹)자 모양의 상기 플로우팅 게이트(50)의 사방 측벽은 노출된다.
도 12의 (a) 및 (b)를 참조하면, 노출된 플로우팅 게이트(50)의 표면 및 제 1 패턴(48)의 표면 상에, 예컨대 80Å 정도 두께의 열산화막과, 100Å ∼ 200Å 정도 두께의 질화막을 적층한 후, 이 질화막의 표면을 열산화시켜 산화막을 형성함으로써 등가산화막 두께가 150Å ∼ 200Å 정도인 층간 절연막(52)을 형성한다.
도 13의 (a) 및 (b)를 참조하면, 상기 층간 절연막(52) 상에, 예컨대 다결정실리콘막을 화학 기상 증착법으로 2,000Å ∼ 3,000Å 정도의 두께로 형성한 후, 컨트롤 게이트의 도전율을 높이기 위해 금속 - 화합물인 실리사이드층을, 예컨대 1,000Å ∼ 2,000Å 정도의 두께로 적층함으로써 다결정실리콘막과 실리사이드층이 적층된 형태(즉, 폴리사이드 구조(polycide structure)의 컨트롤 게이트(즉, 워드 라인) 형성을 위한 도전층을 형성한다.
이때, 상기 다결정실리콘막 내로 불순물 이온을 주입하는 공정은 제 8 도에서 설명한 바와 동일하다.
도 14의 (a) 및 (b)를 참조하면, 사진 식각 공정으로 상기 다결정실리콘막과 실리사이드층을 패터닝함으로써 워드 라인 방향으로는 ((a)도 참조) 각 셀의 플로우팅 게이트(50)들과 중첩되는 긴 막대 모양이고, 비트 라인 방향으로는 ((b)도 참조) 각 셀 단위로 분리되는 모양인 컨트롤 게이트(58)을 형성한다.
도 15 및 도 16는 본 발명의 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들로서, 상기 도 8 내지 도 14에서와 같은 도면부호는 동일 부분을 의미한다.
상기 도 8에서 설명한 바와 같은 기술로 플로우팅 게이트용 도전층(41)을 형성한 다음, 상기 플로우팅 게이트용 도전층(41) 상에, 소정의 식각공정에 대해, 상기 플로우팅 게이트용 도전층과의 식각선택성이 좋은 물질, 예컨대 질화물을 3,000Å ∼ 5,000Å 정도의 두께로 형성하고, 이를 각 셀 단위로 한정되도록 패터닝하여 제 1 패턴(44)를 형성한다 (도 15의 (a) 및 (b)).
이어서, 상기 제 1 패턴(44)이 형성되어 있는 결과물 기판 전면에, 예컨대 화학 기상 증착법(CVD)으로 다결정실리콘막을 1,000Å ∼ 2,000Å 정도의 두께로 증착하여 도전성 스페이서 형성을 위한 도전층을 형성한 후, 상기 소자 분리막(36) 및 제 1 패턴(44)이 노출될 때 까지 상기 도전성 스페이서 형성을 위한 도전층 및 플로우팅 게이트용 도전층을 이방성식각함으로써 플로우팅 게이트용 도전 패턴(42)과 상기 제 1 패턴(44)의 측벽에 형성되어 상기 플로우팅 게이트용 도전 패턴(42)과 연결된 원통 모양의 도전성 스페이서(45)로 구성되고 워드 라인 방향 및 비트 라인 방향에서의 단면이 요(凹)자 모양인 플로우팅 게이트(51)을 형성한다.
계속해서, 상기 소자 분리막(36)을 통과하지 않을 정도의 에너지로 N형 불순물 이온을 주입함으로써 노출된 반도체 기판에 소오스 및 드레인(47)을 형성한다 (도 16의 (a) 및 (b)).
이후, 매립층, 층간 절연막 및 컨트롤 게이트를 형성하는 공정은 상기 도 10 내지 도 14에 기술된 바와 같다.
도 17 내지 도 22는 본 발명의 또 다른 실시예에 의한 불휘발성 메모리 소자의 제조방법을 공정 순서별로 설명하기 위해 도시한 단면도들로서, 상기 도 8 내지 도 14에서와 같은 도면부호는 동일 부분을 의미한다.
도 17의 (a) 및 (b)를 참조하면, 상기 도 8에서 설명한 바와 같은 기술로 플로우팅 게이트용 도전층(41)을 형성한 다음, 소정의 식각공정에 대해, 상기 플로우팅 게이트용 도전층 및 이후에 형성될 제 1 패턴 형성막과의 식각선택성이 좋은 물질, 예컨대 산화물을 200Å ∼ 500Å 정도의 두께로 화학 기상 증착법으로 증착하여 제 1 보호막(60)을 형성한 후, 상기 제 1 보호막(60) 상에, 소정의 식각공정에 대해, 상기 제 1 보호막 및 이후에 형성될 매립층과의 식각선택성이 좋은 물질, 예컨대 질화물을 3,000Å ∼ 5,000Å 정도의 두께로 형성함으로써 제 1 패턴 형성막(43)을 형성한다.
도 18의 (a) 및 (b)를 참조하면, 각 셀 단위로 한정되도록 상기 제 1 패턴 형성막과 제 1 보호막을 패터닝하여 제 1 패턴(44) 및 제 1 보호막 패턴(61)을 형성한 다음, 상기 제 1 패턴(44) 및 제 1 보호막 패턴(61)이 형성되어 있는 결과물 기판 전면에 상기 제 1 보호막을 구성하는 물질과 동일한 물질, 예컨대 산화물을 다시 200Å ∼ 500Å 정도의 두께로 화학 기상 증착법으로 증착하여 제 2 보호막을 형성한 후 이를 이방성 식각함으로써 상기 제 1 패턴(44)의 측벽에 제 2 보호막으로 된 스페이서(62)를 형성한다. 이때, 상기 제 1 보호막 패턴(61)과 제 2 보호막으로 된 스페이서(62)를 통칭하여 보호막(63)으로 한다.
도 19의 (a) 및 (b)를 참조하면, 상기 제 1 패턴(44) 및 보호막(63)이 형성되어 있는 결과물 기판 전면에, 예컨대 화학 기상 증착법(CVD)으로 다결정실리콘막을 1,000Å ∼ 2,000Å 정도의 두께로 증착하여 도전성 스페이서 형성을 위한 도전층을 형성한 후, 상기 소자 분리막(36) 및 제 1 패턴(44)이 노출될 때 까지 상기 도전성 스페이서 형성을 위한 도전층 및 플로우팅 게이트용 도전층을 이방성식각함으로써 플로우팅 게이트용 도전 패턴(42)과 상기 제 1 패턴(44)의 측벽에 형성되어 상기 플로우팅 게이트용 도전 패턴(42)과 연결된 원통 모양의 도전성 스페이서(45)로 구성되고 워드 라인 방향 및 비트 라인 방향에서의 단면이 요(凹)자 모양인 플로우팅 게이트(51)을 형성한다. 이어서, 상기 소자 분리막(36)을 통과하지 않을 정도의 에너지로 N형 불순물 이온을 주입함으로써 노출된 반도체 기판에 소오스 및 드레인(47)을 형성한다.
도 20의 (a) 및 (b)를 참조하면, 플로우팅 게이트(51)가 형성되어 있는 결과물 기판 전면에, 소정의 식각공정에 대해, 상기 제 1 패턴과의 식각선택성이 좋은 물질, 예컨대 산화물을, 예컨대 화학 기상 증착법으로 4,000Å ∼ 6,000Å 정도의 두께로 증착한 후, 상기 제 1 패턴(44)의 표면이 완전히 드러날 때 까지 이를 식각함으로써 상기 플로우팅 게이트(51)들 사이의 공간을 완전히 매립하는 모양의 매립층(48)을 형성한다.
이때, 상기 산화물의 증착 두께는 상기 플로우팅 게이트(50)와 플로우팅 게이트 사이의 폭에 의해 조정될 수 있는데, 상기 플로우팅 게이트(51)들 사이의 공간이 완전히 매립될 정도의 두께로 증착되는 것이 바람직하다.
도 21의 (a) 및 (b)는 상기 제 1 패턴(제 20 도의 44)을 습식식각 용액으로 제거한 후, 계속해서, 보호막(제 20 도의 63)을 습식식각으로 제거한 후의 단면도로서, 상기 습식식각에 의해 요(凹)자 모양의 상기 플로우팅 게이트(51)의 사방 측벽은 노출된다.
상기 제 1 패턴은, 통상 인산과 같은 습식식각용액을 사용하여 제거하는데, 이러한 습식식각 시, 플로우팅 게이트(51)가 상기 습식식각 용액에 노출되어 그 표면이 손상되거나 제 1 패턴의 찌꺼기가 완전히 제거되지 않고 플로우팅 게이트의 표면에 남아 막질을 저하시킴으로써 프로그램 동작이나 소거 동작을 위한 고전압 인가 시 누설 전류 특성이 취약해지는 문제점이 발생한다. 따라서, 본 실시예에서는, 플로우팅 게이트(51)의 사방 측벽에 보호막을 형성하여 상기 제 1 패턴 제거 시 플로우팅 게이트(51)를 보호하도록 함으로써 상기한 바와 같은 누설 전류 문제가 발생하지 않는다.
도 22의 (a) 및 (b)는 노출된 플로우팅 게이트(50)의 표면 및 제 1 패턴(48)의 표면 상에, 예컨대 80Å 정도 두께의 열산화막과, 100Å ∼ 200Å 정도 두께의 질화막을 적층한 후, 이 질화막의 표면을 열산화시켜 산화막을 형성함으로써 등가산화막 두께가 150Å ∼ 200Å 정도인 층간 절연막(52)을 형성한 후의 단면도이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 불휘발성 메모리 소자 및 그 제조방법에 의하면, 첫째, 플로우팅 게이트를 요(凹)자 모양의 단면을 갖도록 형성하여 컨트롤 게이트와 플로우팅 게이트 사이의 커패시턴스를 증가(커플링 비 증가)시킴으로써 프로그램 또는 소거 시 인가되는 전압을 종래보다 낮출 수 있어 필드 영역의 절연 부담을 줄일 수 있다.
프로그램 및 소거 전압을 낮출 경우, 프로그램 전압을 생성하거나 생성된 프로그램 전압을 셀의 컨트롤 게이트에 전달하기 위한 로직 회로를 구성하는 트랜지스터들 및 커패시터의 동작전압이 낮아져 트랜지스터 게이트 산화막이나 커패시터를 구성하는 산화막의 파괴전압이나 트랜지스터의 정션 브레이크 다운 전압이 개선된다.
둘째, 플로우팅 게이트들 사이의 공간을 매립층을 채워 셀 간의 분리를 위한 분리막의 두께를 증가시키는 효과를 얻으므로써 필드 영역의 절연 특성을 강화시킬 수 있다. 즉, 활성 영역 간의 절연을 위해 종래에는 소자 분리막만을 사용하였으나, 본 발명에서는 소자 분리막 뿐만아니라 매립층도 사용하므로, 결과적으로 셀 간의 분리를 위한 분리막의 두께 증가 효과를 얻는다.
이러한, 분리막의 두께 증가 효과는 필드 영역을 스캐일 다운시킬 수 있도록하여 셀 어레이의 전체적인 면적을 줄일 수 있도록 함으로써 소자의 집적도를 증가시킬 수 있다.
셋째, 플로우팅 게이트를 완전히 형성한 후 컨트롤 게이트를 형성하므로, 종래의 셀프얼라인 식각 공정 시 문제가 되었던 소자 분리막 상의 도전성 찌꺼기 문제가 발생하지 않으므로 이로 인한 불량발생을 방지할 수 있다.
넷째, 제 1 패턴의 두께를 조정하는 것으로 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시킬 수 있으므로 효과적으로 커플링 비를 증가시킬 수 있다.
Claims (17)
- 반도체 기판 상의 필드 영역에 활성영역을 한정하도록 형성된 소자분리막;상기 활성영역 상에 형성된 터널 산화막;상기 터널 산화막 상에 형성되고, 상기 활성영역과 소자분리막 상에서 셀 단위로 한정되도록 서로 분리되며 그 단면이 요(凹)자 모양인 다수의 플로우팅 게이트들;상기 플로우팅 게이트들 사이의 활성영역과 소자분리막 상의 공간을 매립하는 모양으로 형성된 매립층;상기 플로우팅 게이트들 표면과 상기 매립층 표면을 균일한 두께로 덮는 층간절연막; 및상기 층간절연막 상에 상기 요(凹)자 모양의 플로우팅 게이트를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 플로우팅 게이트들은,각각 워드 라인과 비트 라인이 겹쳐지는 곳에 위치하고, 활성영역의 터널 산화막과 필드영역의 소자분리막 가장자리에 걸쳐지도록 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 소자.
- 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정;상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정;상기 플로우팅 게이트용 도전막 상에 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 3 공정;상기 제 1 패턴을 마스크로하여 상기 플로우팅 게이트용 도전막을 식각함으로써 플로우팅 게이트용 도전 패턴을 형성하는 제 4 공정;상기 제 1 패턴 및 플로우팅 게이트용 도전 패턴 측벽에 도전성 스페이서를 형성함으로써 상기 플로우팅 게이트용 도전 패턴과 도전성 스페이서로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 5 공정;상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 6 공정;상기 제 1 패턴을 제거하는 제 7 공정;상기 제 1 패턴이 제거된 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 8 공정;상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 9 공정; 및상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 10 공정을 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 플로우팅 게이트용 도전막 및 도전성 스페이서는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 인을 다량함유한 산염화인(POCl3)을 침적하여 상기 다결정실리콘막 내에 인 이온을 도우프하는 공정으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 플로우팅 게이트용 도전막 및 도전성 스페이서는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 아세닉 및 인 중 어느 한 불순물 이온들을 상기 다결정실리콘막 내로 주입하는 공정으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 패턴은,소정의 식각공정에 대해, 상기 플로우팅 게이트용 도전막 및 도전성 스페이서를 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 매립층은,상기 제 7 공정의 식각에 대해, 상기 제 1 패턴을 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 플로우팅 게이트용 도전막 및 도전성 스페이서는 불순물이 도우프된 다결정실리콘으로 형성하고, 상기 제 1 패턴은 질화물로 형성하며, 상기 매립층은 산화물로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 컨트롤 게이트는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 인을 다량 함유한 산염화인을 상기 다결정실리콘막 표면에 침적하여 인을 도우프하는 단계 및 불순물 이온이 도우프된 상기 다결정실리콘막 상에 실리사이드층을 적층하는 단계로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 컨트롤 게이트는 화학 기상 증착법으로 다결정실리콘막을 형성한 후, 아세닉 및 인 중 어느 한 불순물 이온들을 상기 다결정실리콘막 내로 주입하는 단계 및 불순물 이온이 주입된 상기 다결정실리콘막 상에 실리사이드층을 적층하는 단계로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정;상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정;상기 플로우팅 게이트용 도전막 상에 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 3 공정;상기 제 1 패턴 측벽에 도전성 스페이서를 형성함과 동시에 상기 플로우팅 게이트용 도전막을 식각함으로써 상기 도전성 스페이서와 식각된 플로우팅 게이트용 도전막으로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 4 공정;상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 5 공정;상기 제 1 패턴을 제거하는 제 6 공정;상기 제 1 패턴이 제거한 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 7 공정;상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 8 공정; 및상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 9 공정을 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 반도체 기판 상에 터널 산화막을 형성하는 제 1 공정;상기 터널 산화막 상에 플로우팅 게이트용 도전막을 형성하는 제 2 공정;상기 플로우팅 게이트용 도전막 상에 제 1 절연막을 형성하는 제 3 공정;상기 제 1 절연막 상에 각 셀 단위로 한정되는 모양의 제 1 패턴을 형성하는 제 4 공정;상기 제 1 패턴이 형성되어 있는 결과물 기판 전면에 균일한 두께를 갖는 제 2 절연막을 형성한 후, 이를 이방성식각하여 상기 제 1 패턴의 측벽에 제 2 절연막 스페이서를 형성함과 동시에 상기 제 1 절연막을 식각함으로써 상기 제 2 절연막 스페이서와 식각된 제 1 절연막으로 된 보호막을 형성하는 제 5 공정;상기 제 2 절연막 스페이서 측벽에 도전성 스페이서를 형성함과 동시에 상기 플로우팅 게이트용 도전막을 식각함으로써 상기 도전성 스페이서와 식각된 플로우팅 게이트용 도전막으로 된 그 단면이 요(凹)자 모양의 플로우팅 게이트를 형성하는 제 6 공정;상기 플로우팅 게이트가 형성되어 있는 결과물 기판 전면에 절연물질을 도포한 후, 상기 제 1 패턴의 표면이 드러날 때 까지 식각함으로써 상기 플로우팅 게이트들 사이의 공간을 매우는 매립층을 형성하는 제 7 공정;상기 제 1 패턴을 제거하는 제 8 공정;상기 보호막을 제거하는제 제 9 공정;상기 보호막을 제거한 후 노출되는 플로우팅 게이트의 표면 및 상기 매립층 상에 균일한 두께의 층간절연막을 형성하는 제 10 공정;상기 층간절연막이 형성되어 있는 결과물 기판 전면에 컨트롤 게이트용 도전막을 형성하는 제 11 공정; 및상기 컨트롤 게이트용 도전막을 패터닝함으로써 요(凹)자 모양의 상기 플로우팅 게이트를 매립하고 워드 라인 방향으로 긴 막대모양의 컨트롤 게이트를 형성하는 제 12 공정을 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 보호막은,상기 제 8 공정 및 제 9 공정에 대해, 상기 제 1 패턴 및 플로우팅 게이트를 형성하는 물질에 대한 식각선택성이 좋은 물질로 각각 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 13 항에 있어서,상기 플로우팅 게이트는 다결정실리콘으로 형성하고, 상기 제 1 패턴은 질화물로 형성하며, 상기 보호막은 산화물로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 플로우팅 게이트들을 형성한 후, 소오스 및 드레인을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 플로우팅 게이트를 형성한 후, 소오스 및 드레인을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 플로우팅 게이트를 형성한 후, 소오스 및 드레인을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
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