KR100701682B1 - 플래쉬 메모리 소자의 플로우팅 게이트 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 관한 것으로, 전해질 용액이 채워져 실리콘 해리 반응이 일어나도록 하는 전기 화학적 습식 장치를 제공하는 단계; 상기 전기 화학적 습식 장치내에 플로우팅 게이트용 도전층이 형성된 반도체 기판을 배치하는 단계; 상기 반도체 기판을 작업전극으로 하고, 상기 전기 화학적 습식 장치내에 상기 반도체 기판 하면에 전압을 인가할 수 있도록 상대전극과 기준전극을 상기 플로우팅 게이트용 도전층 상면과 일정 간격을 유지되게 상기 전해질 속에 배치하는 단계; 상기 플로우팅 게이트용 도전층 상부에 자외선이 조사되도록 상기 전기 화학적 습식 장치의 상측에 자외선 광원을 배치하는 단계; 및 상기 전기 화학적 습식 장치에 의해 상기 반도체 기판에 전압을 인가하여 실리콘 해리 반응이 일어나도록 하여 상기 플로우팅 게이트용 도전층 표면에 다공을 형성하는 단계를 포함하는 것이며, 플래쉬 메모리 소자의 집적화에 따라 요구되는 플로우팅 게이트의 정전용량 확보를 위하여 종래 플로우팅 게이트의 삼차원 구조 형성의 어려움 문제와 고유전체 물질의 개발 한계를 극복하고, 플로우팅 게이트 형성 공정에서 요구되는 정전용량을 충족시키는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법이며, 또한, 종래의 삼차원 구조가 아닌 평면 구조를 이루므로 소자의 높이를 최소화 할 수도 있는 것이다.
Description
도 1은 일반적인 플로우팅 게이트용 도전층이 형성된 반도체 기판의 단면도.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 있어서 전기 화학적 습식 장치를 나타내는 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 의하여 형성된 플로우팅 게이트용 도전층의 사시도.
도 4는 본 발명에 따른 플래쉬 메모리 소자의 사시도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판 3: 게이트 산화막
5: 플로우팅 게이트용 도전층 6: 다공
7: 컨트롤 게이트용 도전층 9: 게이트
100: 전기 화학적 습식 장치 102: 작업 셀
104: 금속막 106: 전해질 용액
108: 기준 전극 110: 상대 전극
112: 자외선 광원 114: 자외선
본 발명은 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 관한 것으로, 보다 상세하게는 플로우팅 게이트용 도전층으로 사용되는 폴리실리콘층 표면에 전기 화학적 방법으로 다공을 형성하여 정전용량을 확보할 수 있는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 관한 것이다.
최근 반도체 소자의 제조 기술 발달과 더불어 플래쉬 메모리(DYNAMIC RANDOM ACCESS MEMORY)소자의 수요가 급증하고 있는데, 저장 데이터의 독출을 위하여 충분한 플로우팅 게이트의 정전용량이 필요하다.
위와 같이 플래쉬 메모리 소자의 집적화에 따른 플로우팅 게이트의 정전용량을 확보하기 위한 방법으로는 정전용량은 플로우팅 게이트 면적에 비례하므로 플로우팅 게이트의 전극 면적을 증가시키는 방법이 있으며, 또한 정전용량은 전극간의 간격에 반비례하며 유전율에 비례하므로 플로우팅 게이트와 컨트롤 게이트 사이의 유전체의 두께를 줄이는 방법 및 고유전율의 유전체막을 사용하는 방법등이 있다.
그러나, 플로우팅 게이트의 정전용량을 확보하기 위한 종래 기술에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 있어서는 다음과 같은 문제점이 있다.
정전용량을 확보하기 위하여 동적 임의 접근 메모리 소자와 같이 플로우팅 게이트를 구조적으로 삼차원적으로 형성하는 것이 어렵다는 문제점이 있으며, 설사 삼차원적으로 형성하더라도 게이트 면적의 증가에는 어느 정도 한계가 있으며, 또한 소자의 높이가 증가한다는 문제점이 있다.
한편, 정전용량을 확보하기 위하여 유전체 두께를 줄이는 방법은 누설전류에 의한 한계 및 현재 줄일 수 있는 두께의 한계에 도달한 실정이며, 고유전율 물질을 유전체막으로 적용하는 방법에선 새로운 물질을 개발해야 한다는 어려움이 있다.
이에, 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 전기화학적 방법으로 플로우팅 게이트용 도전층에 다공을 형성하여 플로우팅 게이트 면적의 극대화를 구현하여 충분한 정전용량을 확보할 수 있는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법은, 전해질 용액이 채워져 실리콘 해리 반응이 일어나도록 하는 전기 화학적 습식 장치를 제공하는 단계; 상기 전기 화학적 습식 장치내에 플로우팅 게이트용 도전층이 형성된 반도체 기판을 배치하는 단계; 상기 반도체 기판을 작업전극으로 하고, 상기 전기 화학적 습식 장치내에 상기 반도체 기판 하면에 전압을 인가할 수 있도록 상대전극과 기준전극을 상기 플로우팅 게이트용 도전층 상면과 일정 간격을 유지되게 상기 전해질 속에 배치하는 단계; 상기 플로우팅 게이트용 도전층 상부에 자외선이 조사되도록 상기 전기 화학적 습식 장치의 상측에 자외선 광원을 배치하는 단계; 및 상기 전기 화학적 습식 장치에 의해 상기 반도체 기판에 전압을 인가하여 실리콘 해리 반응이 일어나도록 하여 상기 플로우팅 게이트용 도 전층 표면에 다공을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법을 첨부한 도면을 첨부하여 상세히 설명한다.
도 1은 일반적인 플로우팅 게이트용 도전층이 형성된 반도체 기판의 단면도이고, 도 2는 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 있어서 전기 화학적 습식 장치를 나타내는 단면도이고, 도 3은 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법에 의하여 형성된 다공성 플로우팅 게이트용 도전층의 사시도이고, 도 4는 본 발명에 따른 플래쉬 메모리 소자의 사시도이다.
본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법은, 먼저, 반도체 기판(1)을 준비하고, 상기 반도체 기판(1)상에, 도 1에 도시된 바와 같이, 게이트 산화막(3)상에 폴리실리콘으로 이루어진 플로우팅 게이트용 도전층(5)을 형성한다.
그 다음, 도 2에 도시된 바와 같이, 상기 플로우팅 게이트용 도전층(5)이 형성된 반도체 기판(1)을 전기 화학적 습식 장치(100), 구체적으로는 작업 셀(102)내의 최하면에 배치하는데 상기 작업 셀(102)의 최하면에는 소정의 금속막(104)이 있어서 상기 반도체 기판(1)에 외부 전압이 인가될 수 있게 한다.
또한, 상기 작업 셀(102)내에는 전해질 용액(106)이 채워져 있으며, 상기 플로우팅 게이트용 도전층(5)의 상면과 일정 간격을 유지할 수 있도록 기준전극(108)과 상대전극(110)이 전해질 용액(106)내에 배치되어 있다.
여기서, 상기 전해질 용액(106)은 49% HF 및 에틸알코올이 부피비로 각각 1 대 1로 혼합된 용액이며, 상기 기준전극(108)으로는 상기 반도체 기판(1)에 인가한 전압의 절대값을 확보하기 위하여 수소 표준전극을 사용한다. 또한, 상기 상대전극(110)으로는 상기 반도체 기판(1)에 인가한 전압에 의해서 발생하는 전류의 흐름을 위해 백금전극을 사용한다. 특히, 상기 전해질 용액(106)의 성분중 에틸알코올은 실리콘 해리 반응에 있어서 전기 연마 반응을 용이하게 해주기 위한 것이다.
한편, 상기 플로우팅 게이트용 도전층(5)상에 자외선(114)이 조사될 수 있도록 자외선 광원이 상기 전기 화학적 습식 장치(100) 상부에 배치되어 있어 있다.
상기와 같이 플로우팅 게이트용 도전층(5)이 형성된 반도체 기판(1)이 최하면에 배치된 전기 화학적 습식 장치(100)는 작업 전극인 상기 반도체 기판(1)에 상기 플로우팅 게이트용 도전층(5)의 실리콘이 해리될 수 있는 전압을 인가하여 실리콘의 해리 반응에 필요한 반응 활성화 에너지를 공급하여 주는 역할을 한다.
상기 플로우팅 게이트용 도전층(5)의 실리콘의 해리에 대한 전기 화학적 메카니즘에 대해 설명하면 다음과 같다.
상기 49% HF와 에틸알코올이 혼합된 전해질 용액(106)과 상기 플로우팅 게이트용 도전층(5)의 실리콘의 표면은 수소(H) 원자로 포화된 상태, 즉 홀(HOLE;H+)이 존재하지 않기 때문에 F- 이온의 공격에 대해서 비활성이다.
이를 보다 구체적으로 설명하면, 수소(H)의 전기음성도는 2.2이고, 실리콘(Si)의 전기음성도는 1.9로 상기 양 원소의 전기음성도 차이가 매우 작아 F- 이온이 반응할 수 있는 분위기가 조성되지 않는 것이다.
그러나, 상기 플로우팅 게이트용 도전층(5)에 상기 자외선 광원(112)으로 특정 파장, 예를 들어, 파장의 길이가 365nm인 자외선(114)을 조사하면 홀(H+)이 공급되고, 그 결과 실리콘의 전기음성도가 수소 원자에 비해 상대적으로 낮아지게 되어 F- 이온의 친핵성 공격이 가능해 진다. 만일, n형 실리콘의 경우는 실리콘 표면에서의 홀(H+) 생성이 실리콘의 해리 과정에 중요한 단계가 된다.
상기와 같은 일련의 반응에 의해서 수소가 발생하게 되고 계속적인 F- 이온의 공격에 의해서 실리콘 표면에서 부분적인 해리가 일어나게 된다.
그러면, 도 3에 도시된 바와 같이, 상기 플로우팅 게이트용 도전층(5)의 실리콘 표면상에는 다공(6)이 생겨나 그 만큼의 새로운 표면이 생겨나는 것이다. 이러한 변화는 상기 플로우팅 게이트용 도전층(5)의 실리콘 표면의 전기장 분포를 변화시키고, 이렇게 변화된 전기장에 의해서 홀(H+)이 실리콘의 벌크 영역으로부터 실리콘이 해리된 부분으로 공급되므로 다공(6)의 형성은 홀(H+)의 공급 방향과 일치하는 수직적인 배향으로 일어난다.
한편, 상기한 바와 같이 실리콘의 해리 반응에 의해서 수소가 발생하는데, 이렇게 발생된 수소는 상기 전해질 용액(106)과 플로우팅 게이트용 도전층(5)의 실 리콘의 반응 영역에서 실리콘 해리 반응을 방해하는 요소로 작용하므로 아르곤(Ar)과 같은 비활성 기체를 전해질 속에 보블링(BOBBLING)해 주므로써 수소 기체 발생에 의한 실리콘 해리 반응의 방해를 방지할 수 있다.
위와 같은 반응에서 실리콘의 해리 속도는 하기와 같이 결정된다.
묽은 HF 용액에서 실리콘이 양극 바이어스 하에 존재할 때, 다공이 형성될 수 있는 전류 대 전압 특성 영역은 상대적으로 낮은 전위이며, 이에 반하여 상대적으로 높은 전위에서는 전기 연마가 일어나고, 그 중간 전위(전이 영역)에서는 실리콘과 HF가 반응하여 다공이 형성되는 반응과 전기 연마 반응 모두가 일어난다.
따라서, 상기 플로우팅 게이트용 도전층(13)의 실리콘에 다공이 형성될 수 있는 전위가 실리콘에 인가될 때 실리콘의 해리 과정에서 가장 중요한 인자는 수송체인 홀(H+)이며, 이러한 홀(H+)은 실리콘의 해리 속도를 결정하게 되는 것이다. 특히, n형 실리콘을 전기 화학적 식각할 때 자외선을 조사하는 것은, 실리콘이 해리되기 시작하는 단계에서 실리콘 해리 반응이 시작될 수 있도록 홀(H+)을 실리콘 표면의 공간 전하층에 충분히 공급하기 위해서이다.
한편, 전기 화학적 습식 식각법으로 플로우팅 게이트용 도전층(5)에 다공(6)을 형성할 경우, 상기 다공(6)의 크기를 조절하는 인자는 상기 전해질 용액(106)의 농도, 작업 전극인 상기 반도체 기판(1)에 인가하는 전압의 세기, 반응 시간, 상기 자외선 광원(112)에서 조사되는 자외선(114) 세기 등이 있다. 한편, 상기 다공(6)의 깊이는 상기 작업 전극인 반도체 기판(1)에 인가된 전압의 세기 대 시간에 따라 달라진다. 이렇게 상기 다공(6)의 크기와 높이를 조절하므로써 상기 플로우팅 게이트용 도전층(13)의 전체 면적을 조절할 수 있다.
이어, 도 4에 도시된 바와 같이, 상기 플로우팅 게이트용 도전층(5)상에 마스크 공정을 통하여 컨트롤 게이트용 도전층, 예를 들어, 텅스텐 실리사이드층을 패터닝하면 상기 플로우팅 게이트용 도전층(5) 및 컨트롤 게이트용 도전층(7)으로 이루어진 게이트(9)가 형성된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 플로우팅 게이트 제조방법은 다음과 같은 효과가 있다.
본 발명은 플래쉬 메모리 소자의 집적화에 따라 요구되는 플로우팅 게이트의 정전용량 확보를 위하여 종래 게이트의 삼차원 구조 형성의 어려움 문제와 고유전체 물질의 개발 한계를 극복하고, 게이트 공정에서 요구되는 정전용량을 충족시키는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법이다.
또한, 본 발명은 플래쉬 메모리 소자의 플로우팅 게이트 형성에 있어서, 종 래의 삼차원 구조가 아닌 평면 구조를 이루므로 소자의 높이도 줄일 수 있다는 잇점도 아울러 가지고 있다.
Claims (8)
- 전해질 용액이 채워져 실리콘 해리 반응이 일어나도록 하는 전기 화학적 습식 장치를 제공하는 단계;상기 전기 화학적 습식 장치내에 플로우팅 게이트용 도전층이 형성된 반도체 기판을 배치하는 단계;상기 반도체 기판을 작업전극으로 하고, 상기 전기 화학적 습식 장치내에 상기 반도체 기판 하면에 전압을 인가할 수 있도록 상대전극과 기준전극을 상기 플로우팅 게이트용 도전층 상면과 일정 간격을 유지되게 상기 전해질 속에 배치하는 단계;상기 플로우팅 게이트용 도전층 상부에 자외선이 조사되도록 상기 전기 화학적 습식 장치의 상측에 자외선 광원을 배치하는 단계; 및상기 전기 화학적 습식 장치에 의해 상기 반도체 기판에 전압을 인가하여 실리콘 해리 반응이 일어나도록 하여 상기 플로우팅 게이트용 도전층 표면에 다공을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 1항에 있어서,상기 상대전극은 백금전극인 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 1항에 있어서,상기 기준전극은 수소 표준전극인 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 1항에 있어서,상기 전해질은 HF 및 에틸알코올의 부피비가 1 대 1인 것을 특징인 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 4항에 있어서,상기 전해질은 비활성 기체를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 1항에 있어서,상기 실리콘 해리 반응에 필요한 퍼텐셜 에너지는 전기에너지로써 공급받는 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 1항에 있어서,상기 자외선 광원은 특정 파장을 상기 플로우팅 게이트용 도전층에 조사하여 상기 플로우팅 게이트용 도전층 표면에 홀을 공급하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
- 제 7항에 있어서,상기 자외선 광원은 파장의 길이가 365nm 인 자외선을 상기 플로우팅 게이트용 도전층에 조사하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로우팅 게이트 제조방법.
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