KR20000026228A - 플래쉬 메모리 셀 및 그의 제조 방법 - Google Patents
플래쉬 메모리 셀 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20000026228A KR20000026228A KR1019980043681A KR19980043681A KR20000026228A KR 20000026228 A KR20000026228 A KR 20000026228A KR 1019980043681 A KR1019980043681 A KR 1019980043681A KR 19980043681 A KR19980043681 A KR 19980043681A KR 20000026228 A KR20000026228 A KR 20000026228A
- Authority
- KR
- South Korea
- Prior art keywords
- floating
- gate
- memory cell
- flash memory
- floating gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 요(凹)부 형태의 부유 게이트를 형성하므로 부유 게이트와 제어 게이트의 오버랩(Overlap) 면적을 증가시키는 플래쉬 메모리 셀(Flash Memory Cell) 및 그의 제조 방법에 관한 것이다.
본 발명의 플래쉬 메모리 및 그의 제조 방법은 기판, 상기 기판상에 트렌치를 갖는 다수개의 부유 게이트를 형성함과 동시에 상기 각 트렌치 양측의 부유 게이트상에 CVD절연막을 형성하고, 상기 노출된 각 부유 게이트 표면상에 절연막을 형성하며, 상기 절연된 다수개의 부유 게이트를 포함한 기판상에 제어 게이트를 형성하는 것을 특징으로 한다.
Description
본 발명은 플래쉬 메모리 셀(Flash Memory Cell) 및 그의 제조 방법에 관한 것으로, 특히 메모리 셀의 동작 성능을 향상시키는 플래쉬 메모리 셀 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 플래쉬 메모리 셀을 나타낸 채널 폭 방향의 구조 단면도이고, 도 2a와 도 2b는 종래 기술에 따른 플래쉬 메모리 셀의 제조 방법을 나타낸 채널 폭 방향의 공정 단면도이다.
종래 기술에 따른 플래쉬 메모리 셀은 도 1에서와 같이, 반도체 기판(11)상에 형성되는 게이트 산화막(12), 상기 게이트 산화막(12)상에 형성되며 평탄한 다수개의 부유 게이트(13), 상기 각 부유 게이트(13)를 포함한 전면에 형성되는 ONO(Oxide/Nitride/Oxide)층(14), 상기 ONO층(14)상에 형성되는 제어 게이트(15)로 구성된다.
종래 기술에 따른 플래쉬 메모리 셀의 제조 방법은 도 2a에서와 같이, 반도체 기판(11)상에 게이트 산화막(12), 다결정 실리콘과, 감광막을 형성한다.
그리고, 상기 감광막을 부유 게이트가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘을 선택 식각하여 평탄한 다수개의 부유 게이트(13)를 형성한 다음, 상기 감광막을 제거한다.
도 2b에서와 같이, 상기 평탄한 부유 게이트(13)들을 포함한 전면에 일반적인 증착 및 산화 공정을 통하여 ONO층(14)을 형성한 후, 상기 ONO층(14)상에 제어 게이트(15)를 형성한다.
그러나 종래의 플래쉬 메모리 셀 및 그의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 평평한 부유 게이트를 형성 하기 때문에 부유 게이트와 제어 게이트의 오버랩(Overlap) 면적의 한계가 있어 제어 게이트 커플링(Coupling) 비율이 작아지므로 용량 저하로 인한 메모리 셀의 동작 성능이 저하된다.
둘째, 부유 게이트와 제어 게이트 사이의 커패시턴스(Capacitance)를 증대시키기 위하여 부유 게이트와 제어 게이트의 층간 절연막으로써 ONO층을 사용하므로, ONO 형성 공정시 필수 공정인 900℃ 이상의 고온 공정에 의해 웰 도핑 플로파일(Well Doping Profile)이 변경되는 등의 공정의 어려움이 발생되고 공정시간이 길어지며 또한 질화막상에서 탑(Top) 산화막을 성장시키기 어렵고 성장시킨후에도 그 다음 공정에서 탑 산화막 성장층의 두께를 유지하기 어렵다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 요(凹)부 형태의 부유 게이트를 형성하므로 부유 게이트와 제어 게이트의 오버랩 면적을 증가시키는 플래쉬 메모리 셀 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 플래쉬 메모리 셀을 나타낸 채널 폭 방향의 구조 단면도
도 2a와 도 2b는 종래 기술에 따른 플래쉬 메모리 셀의 제조 방법을 나타낸 채널 폭 방향의 공정 단면도
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 셀을 나타낸 채널 폭 방향의 구조 단면도
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 나타낸 채널 폭 방향의 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 게이트 산화막
33: 부유 게이트 34: CVD산화막
35: 제 2 감광막 36: 열산화막
37: 제어 게이트
본 발명의 플래쉬 메모리는 기판, 상기 기판상에 트렌치를 갖으며 형성된 다수개의 부유 게이트, 상기 각 트렌치 양측의 부유 게이트상에 형성된 CVD절연막, 상기 노출된 각 부유 게이트 표면상에 형성된 절연막, 상기 절연된 다수개의 부유 게이트를 포함한 기판상에 형성된 제어 게이트를 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 플래쉬 메모리의 제조 방법은 기판상에 도전층과 CVD절연막을 형성하는 단계, 상기 도전층과 CVD절연막을 다수개의 부유 게이트가 형성되도록 선택 식각하는 단계, 상기 각 부유 게이트 중앙부위에 트렌치가 발생되도록 상기 각 부유 게이트 중앙부위의 도전층 일부분과 CVD절연막을 선택 식각하는 단계, 상기 노출된 각 부유 게이트 표면상에 절연막을 형성하는 단계와, 상기 절연된 다수개의 부유 게이트를 포함한 기판상에 제어 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 플래쉬 메모리 셀 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 셀을 나타낸 채널 폭 방향의 구조 단면도이고, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 나타낸 채널 폭 방향의 공정 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 셀은 도 3에서와 같이 반도체 기판(31), 상기 반도체 기판(31)상에 트렌치(Trench)를 갖아 요(凹)부 형태를 갖으며 게이트 산화막(32)을 개재하는 다수개의 부유 게이트(33), 상기 각 트렌치 양측의 부유 게이트(33)상에 형성된 CVD(Chemical Vapour Deposition)산화막(34), 상기 노출된 각 부유 게이트(33) 표면상에 형성된 열산화막(36)과, 상기 절연된 다수개의 부유 게이트(33)를 포함한 상기 반도체 기판(31)상에 형성된 제어 게이트(37)로 구성된다.
본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법은 도 4a에서와 같이, 반도체 기판(31)상에 게이트 산화막(32), 다결정 실리콘(33a)과, CVD산화막(34)을 형성한다.
여기서, 상기 다결정 실리콘(33a)은 5000Å이하의 두께를 갖는다.
도 4b에서와 같이, 상기 CVD산화막(34)상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 부유 게이트가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 CVD산화막(34)과 다결정 실리콘(33a)을 선택적으로 식각하여 다수개의 부유 게이트(33)를 형성한 후, 상기 제 1 감광막을 제거한다.
도 4c에서와 같이, 상기 부유 게이트(33)들을 포함한 전면에 제 2 감광막(35)을 도포하고, 상기 제 2 감광막(35)을 상기 각 부유 게이트(33)의 중앙부위에만 남도록 선택적으로 노광 및 현상한다.
도 4d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(35)을 마스크로 상기 CVD산화막(34) 그리고 상기 다결정 실리콘(33a)의 일부를 선택적으로 식각하여 상기 각 부유 게이트(33)의 중앙부위에 트렌치를 형성한 다음, 상기 제 2 감광막(35)을 제거한다.
여기서, 상기 각 부유 게이트(33)의 중앙부위에 형성된 트렌치에 의해 상기 각 부유 게이트(33)는 요(凹)부 형태를 갖는다.
도 4e에서와 같이, 상기 노출된 각 부유 게이트(33) 표면상에 열산화막(36)을 성장시킨 후, 상기 절연된 다수개의 부유 게이트(33)를 포함한 반도체 기판(31)상에 제어 게이트(37)를 형성한다.
본 발명의 플래쉬 메모리 셀 및 그의 제조 방법은 트렌치를 갖는 부유 게이트를 형성하므로, 부유 게이트와 제어 게이트 사이의 커패시턴스를 증대시키기 위한 ONO층을 사용하지 않고 부유 게이트와 제어 게이트의 오버랩 면적을 증가시켜 제어 게이트 커플링 비율의 증대되므로 커패시턴스가 증대되어 메모리 셀의 동작 성능이 향상된다는 효과가 있다.
Claims (6)
- 기판;상기 기판상에 트렌치를 갖으며 형성된 다수개의 부유 게이트;상기 각 부유 게이트 표면상에 형성된 절연막;상기 절연된 다수개의 부유 게이트를 포함한 기판상에 형성된 제어 게이트를 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 셀.
- 제 1 항에 있어서,상기 부유 게이트는 요(凹)부 형태임을 특징으로 하는 플래쉬 메모리 셀.
- 기판;상기 기판상에 트렌치를 갖으며 형성된 다수개의 부유 게이트;상기 각 트렌치 양측의 부유 게이트상에 형성된 CVD절연막;상기 노출된 각 부유 게이트 표면상에 형성된 절연막;상기 절연된 다수개의 부유 게이트를 포함한 기판상에 형성된 제어 게이트를 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 셀.
- 제 3 항에 있어서,상기 부유 게이트는 요(凹)부 형태임을 특징으로 하는 플래쉬 메모리 셀.
- 기판상에 도전층과 CVD절연막을 형성하는 단계;상기 도전층과 CVD절연막을 다수개의 부유 게이트가 형성되도록 선택 식각하는 단계;상기 각 부유 게이트 중앙부위에 트렌치가 발생되도록 상기 각 부유 게이트 중앙부위의 도전층 일부분과 CVD절연막을 선택 식각하는 단계;상기 노출된 각 부유 게이트 표면상에 절연막을 형성하는 단계;상기 절연된 다수개의 부유 게이트를 포함한 기판상에 제어 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서,상기 도전층을 5000Å이하의 두께로 형성함을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043681A KR20000026228A (ko) | 1998-10-19 | 1998-10-19 | 플래쉬 메모리 셀 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043681A KR20000026228A (ko) | 1998-10-19 | 1998-10-19 | 플래쉬 메모리 셀 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000026228A true KR20000026228A (ko) | 2000-05-15 |
Family
ID=19554508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980043681A KR20000026228A (ko) | 1998-10-19 | 1998-10-19 | 플래쉬 메모리 셀 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000026228A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375231B1 (ko) * | 2001-02-19 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| KR100424390B1 (ko) * | 2001-12-31 | 2004-03-24 | 동부전자 주식회사 | 플래쉬 메모리 셀 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004607A (ko) * | 1993-07-16 | 1995-02-18 | 문정환 | 불휘발성 반도체 메모리 제조방법 |
| US5637896A (en) * | 1994-07-15 | 1997-06-10 | United Microelectronics Corporation | High coupling ratio flash memory cell |
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
| JPH10173074A (ja) * | 1996-12-05 | 1998-06-26 | Sony Corp | 不揮発性半導体装置 |
| KR19980025839A (ko) * | 1996-10-05 | 1998-07-15 | 김광호 | 불휘발성 메모리소자 및 그 제조방법 |
| KR19980074815A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체장치의 불휘발성 메모리 및 그 제조방법 |
| KR100273684B1 (ko) * | 1993-12-29 | 2001-01-15 | 김영환 | 높은커플링을 갖는 비휘발성 메모리 소자 제조방법 |
-
1998
- 1998-10-19 KR KR1019980043681A patent/KR20000026228A/ko not_active Application Discontinuation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004607A (ko) * | 1993-07-16 | 1995-02-18 | 문정환 | 불휘발성 반도체 메모리 제조방법 |
| KR100273684B1 (ko) * | 1993-12-29 | 2001-01-15 | 김영환 | 높은커플링을 갖는 비휘발성 메모리 소자 제조방법 |
| US5637896A (en) * | 1994-07-15 | 1997-06-10 | United Microelectronics Corporation | High coupling ratio flash memory cell |
| KR19980025839A (ko) * | 1996-10-05 | 1998-07-15 | 김광호 | 불휘발성 메모리소자 및 그 제조방법 |
| JPH10173074A (ja) * | 1996-12-05 | 1998-06-26 | Sony Corp | 不揮発性半導体装置 |
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
| KR19980074815A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체장치의 불휘발성 메모리 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375231B1 (ko) * | 2001-02-19 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| KR100424390B1 (ko) * | 2001-12-31 | 2004-03-24 | 동부전자 주식회사 | 플래쉬 메모리 셀 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06224440A (ja) | Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置 | |
| JP2810636B2 (ja) | 半導体素子のゲート電極の形成方法 | |
| JPH1012847A (ja) | 半導体デバイスの製造方法 | |
| US4069577A (en) | Method of making a semiconductor device | |
| US3936859A (en) | Semiconductor device including a conductor surrounded by an insulator | |
| KR20000021503A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| CA1154543A (en) | Mesh gate v-mos power fet | |
| KR20000026228A (ko) | 플래쉬 메모리 셀 및 그의 제조 방법 | |
| JPS6143477A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR20020001247A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR0148331B1 (ko) | 고집적 이이피롬 소자 제조 방법 | |
| KR100317491B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100252767B1 (ko) | 반도체장치 및 그제조방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100323873B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR940004270B1 (ko) | 리세스드 채널 모오스 fet 제조방법 | |
| KR0167607B1 (ko) | 롬의 게이트전극 제조 방법 | |
| KR100237014B1 (ko) | 플래쉬 이이피롬 셀 제조 방법 | |
| KR940006683B1 (ko) | Nand형 rom셀의 제조방법 및 그 구조 | |
| KR20010004268A (ko) | 스플리트 게이트 플래쉬 이이피롬 셀의 제조방법 | |
| JPS63122239A (ja) | 半導体装置の製造方法 | |
| KR100399965B1 (ko) | 반도체 장치의 전하저장 전극 콘택 형성방법 | |
| KR20020000466A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR20000007533A (ko) | 이이피롬 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |