KR100314127B1 - 반도체소자의 부유게이트 형성방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 높은 커패시턴스를 갖는 부유게이트의 제조방법을 개시한다. 본 발명은, 비활성영역에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 다결정실리콘막, 층간산화막 및 실리콘질화막을 순차적으로 형성하는 단계와, 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계와, 실리콘질화막 패턴들을 마스크로 하여 상기 층간산화막을 식각하여 다결정실리콘막의 표면을 노출하고, 층간산화막 패턴을 형성하는 단계와, 실리콘질화막 패턴 및 층간산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계와, 노출된 다결정실리콘막의 표면에 마스크층을 형성하는 단계와, 실리콘질화막 패턴들 및 측벽스페이서를 제거하는 단계와, 층간산화막 패턴 및 마스크층을 마스크로 하여 다결정실리콘막을 노출하는 단계를 구비한다.
Description
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 높은 커패시턴스를 갖는 부유게이트의 제조방법에 관한 것이다.
반도체 메모리 소자는 전원공급이 중단되면 메모리에 저장된 내용을 손실하는 휘발성 메모리 소자와 전원공급이 중단되더라도 메모리에 저장된 내용이 손실되지 않는 비휘발성 메모리 소자가 있다. 최근에 비휘발성 메모리 소자중의 하나인 플래쉬 메모리가 퍼스널 컴퓨터나 스틸 카메라(Still Camera)등의 저장소자로 널리 사용되고 있다. 비휘발성 메모리 소자는 제어게이트에 전압을 인가하여 반도체 기판에 있는 전자들을 부유게이트내로 포획함으로써 원하는 정보를 반영구적으로 저장할 수 있다. 이러한 비휘발성 메모리 소자는 큰 결합율(Coupling Ratio)을 확보하여야 한다. 결합율은 부유게이트내에 전하를 저장할 수 있는 능력, 즉 커패시턴스에 의해 결정된다. 부유게이트의 커패시턴스를 증가시키기 위하여 (1)부유게이트위에 형성되는 유전막을 ONO구조로 형성하는 방법과, (2)부유게이트의 표면에 반구형의 그레인들(Hemi-Spherical Grains)을 형성하는 방법과, (3)부유게이트의 면적을 가능한 한 크게 형성하는 방법등이 제안되고 있다. 이러한 방법중 (3)의 방법을사용하는 경우, 현재의 사진식각기술의 한계 때문에 인접한 부유게이트들 사이의 간격을 일정범위이하로 줄이는 것이 매우 제한된다.
도 1은 종래의 비휘발성 메모리 소자의 부유게이트 패턴을 도시한 레이아웃도이다. 참조부호 100은 활성영역을, 참조부호 110은 부유게이트 패턴을 각각 나타낸다. 부유게이트 패턴들 사이의 간격은 a이다.
도 2는 도 1의 A-A'의 절단면을 따라 도시된 비휘발성메모리 소자의 단면도이다. 반도체 기판(200)위에 소자분리막(202)이 형성되어 있으며, 반도체 기판(200)상의 일정영역에 부유게이트(210)가 형성되어 있다. 도 2을 참조하면, 부유게이트의 면적을 크게 하기 위하여 부유게이트의 폭(b)을 증가시키는 방법은 부유게이트들 사이의 간격(a)에 의해 제한됨을 알 수 있다.
이하, 도 3a 내지 도 3e를 참조하여, 부유게이트들 사이의 간격을 줄이기 위하여 사용되는 종래의 비휘발성 메모리 소자의 게이트 전극 형성방법을 설명한다.
도 3a 내지 도 3e는 종래의 비휘발성 메모리 소자의 게이트전극 형성방법을 순차적으로 도시한 단면도들이다.
도 3a를 참조하면, 소자분리막(310)이 형성된 반도체 기판(300)의 표면에 터널산화막(320), 제1 다결정 실리콘막(330), 실리콘질화막(340) 및 제2 다결정실리콘막(350)을 순차적으로 형성한다.
도 3b를 참조하면, 사진식각공정을 이용하여 실리콘질화막(340) 및 제2 다결정 실리콘막(350)을 식각하여, 실리콘질화막 패턴(342) 및 제2 다결정 실리콘막 패턴(352)을 형성한다. 다음, 결과물의 전면에 실리콘질화막을 증착한 후 이방성식각하여, 실리콘질화막 패턴(342) 및 제2 다결정 실리콘막 패턴(352)의 측벽에 측벽 스페이서(360)를 형성한다.
도 3c 및 도 3d는 부유게이트를 형성하는 단계로, 측벽 스페이서(360)를 마스크로 하여 제1 다결정 실리콘막(330) 및 제2 다결정실리콘막 패턴(352)을 식각한다. 그 결과, 소자분리막(310)의 표면이 노출되어 제1 다결정실리콘막(330)이 패터닝되고, 제2 다결정실리콘막 패턴(352)이 제거된다. 다음, 인산을 이용하여 실리콘질화막 패턴(342) 및 측벽 스페이서(360)를 제거함으로써, 부유게이트(332)가 완성된다. 도 3d의 a는 인접한 부유게이트(332)간의 간격을 나타낸다. 이 경우, 인산을 사용하여 실리콘질화막 패턴(342) 및 측벽 스페이서(360)를 제거할 때에, 식각액에 노출되는 제1 다결정 실리콘막(330)의 표면이 손상되는 문제점이 있다.
도 3e는 유전막 및 제어게이트를 형성하는 단계로, 먼저 부유게이트(332)가 형성된 반도체 기판(300)위에 유전막(370)을 형성한다. 다음, 유전막(370)위에 도전물질을 증착한 후 패터닝하여 제어게이트(380)를 완성한다.
앞서 설명한 방법에 의하여 게이트 전극을 형성하는 경우, 부유게이트들 사이의 간격은 부유게이트 패턴을 형성하기 위한 사진식각 공정의 한계에 의해 제한받는다. 따라서, 커패시턴스를 증가시키기 위하여 부유게이트의 면적을 크게 형성하는 방법은 사진식각공정의 한계와 밀접한 관련을 갖게 된다. 즉, 사진식각공정을 이용하여 부유게이트 패턴을 형성하는 경우, 빛의 회절등으로 인하여 패턴사이의 간격이 좁은 부유게이트 패턴을 형성하기 어려운 문제점이 있다.
이러한 문제점을 해결하기 위하여 미국특허번호 5,376,227은 다중레벨 레지스트 프로세스(Multilevel Resist Process) 방법을 제시하고 있다. 이 방법은 사진식각공정시 다중레벨 레지스트 패턴을 이용하여 식각함으로써, 더욱 미세한 패턴을 형성할 수 있다. 하지만, 이 방법은 다중레벨의 레지스트막을 형성하여야 하므로 공정이 매우 복잡하다. 또한, 이 방법을 사용하더라도 부유게이트사이의 간격을 0.1㎛이하로 형성하는 것은 여전히 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 사진식각공정의 한계를 극복하여 부유게이트들 사이의 간격을 최소로 형성함으로써, 부유게이트의 면적을 크게 형성하는데 그 목적이 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트의 형성공정중에 부유게이트의 표면이 손상받지 않도록 하는데 그 목적이 있다.
도 1은 종래의 방법에 의한 비휘발성 메모리 소자의 부유게이트 패턴을 도시한 레이아웃도이다.
도 2는 도 1의 A-A'의 절단면을 따라 도시한 단면도이다.
도 3a 내지 도 3e는 종래의 비휘발성 메모리 소자의 부유게이트 형성방법을 순차적으로 도시한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 의한 비휘발성 메모리 소자의 부유게이트 형성방법으 순차적으로 도시한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 의한 비휘발성 메모리 소자의 부유게이트 형성방법을 순차적으로 도시한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 제3 실시예에 의한 비휘발성 메모리 소자의 부유게이트 형성방법을 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
600:반도체 기판 610:소자분리막
620:터널산화막 630:다결정 실리콘막
640:층간산화막 650:실리콘질화막
660:측벽스페이서 670:마스크층
632:부유게이트 680:유전막
690:제어게이트
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 부유게이트 형성방법은, 비활성영역에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 다결정실리콘막, 층간산화막 및 실리콘질화막을 순차적으로 형성하는 단계와, 상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계와, 상기 실리콘질화막 패턴들을 마스크로 하여 상기 층간산화막을 식각하여 다결정실리콘막의 표면을 노출하고, 층간산화막 패턴을 형성하는 단계와, 상기 실리콘질화막 패턴 및 층간산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계와,노출된 상기 다결정실리콘막의 표면에 마스크층을 형성하는 단계와, 상기 실리콘질화막 패턴들 및 상기 측벽 스페이서를 제거하는 단계와, 상기 층간산화막 패턴 및 상기 마스크층을 마스크로 하여 상기 다결정실리콘막을 식각하여 상기 소자분리막을 노출하는 단계를 구비한다.
이때, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것이 바람직하다. 또한, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것이 바람직하다. 또한, 상기 부유게이트 형성방법은 인접한 상기 부유게이트들의 이격거리가 0.1㎛이하인 경우에 적용하는 것이 바람직하다. 또한, 상기 마스크층은 노출된 상기 다결정실리콘막을 열산화하여 형성되는 열산화막으로 이루어지는 것이 바람직하다. 또한, 상기 측벽스페이서를 형성하는 단계는, 상기 실리콘질화막 패턴이 형성된 상기 반도체 기판의 전면에 실리콘질화막을 형성하는 단계와, 상기 실리콘질화막을 이방성식각하는 단계로 이루어지는 것이 바람직하며, 이때, 실리콘질화막의 두께는 형성하고자 하는 상기 측벽스페이서의 폭과 동일하게 형성하는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 의한 다른 반도체 소자의 부유게이트 형성방법은, 비활성영역위에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 제1 다결정실리콘막, 하부산화막, 제2 다결정실리콘막, 상부산화막 및 실리콘질화막을 순차적으로 형성하는 단계와, 상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계와, 상기 실리콘질화막 패턴들을 마스크로 하여 상기 상부산화막을 식각하여 제2 다결정실리콘막을 노출하고상부산화막 패턴을 형성하는 단계와, 상기 실리콘질화막 패턴 및 상기 상부산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계와, 노출된 상기 제2 다결정실리콘막을 모두 열산화하여 상기 하부산화막위에 마스크층을 형성하는 단계와, 상기 실리콘질화막 패턴 및 상기 측벽스페이서를 제거하는 단계와, 상기 마스크층, 상기 상부산화막 패턴 및 노출된 상기 하부산화막을 식각하여 하부산화막 패턴을 형성하는 단계와, 상기 제2 다결정실리콘막을 제거하는 단계와, 상기 하부산화막 패턴을 마스크로 하여 상기 제1 다결정실리콘막을 식각하여 상기 소자분리막의 표면을 노출하는 단계와, 상기 하부산화막 패턴을 제거하는 단계를 구비한다.
이때, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것이 바람직하다. 또한, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 의한 또 다른 반도체 소자의 부유게이트 형성방법은, 비활성영역위에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 다결정실리콘막, 층간산화막 및 실리콘질화막을 순차적으로 형성하는 단계와,상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계와, 상기 실리콘질화막 패턴을 마스크로 하여 상기 층간산화막을 식각하여, 다결정실리콘막을 노출하고 층간산화막 패턴을 형성하는 단계와, 상기 실리콘질화막 패턴 및 상기 층간산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계와, 상기 결과물의 전면에 마스크층을 형성하는 단계와, 상기 마스크층을 평탄화하되, 상기 실리콘질화막 패턴들의 표면이 일부 제거되고 상기 측벽스페이서가 노출되는 것을 특징으로 하는 단계와, 상기 실리콘질화막 패턴 및 상기 측벽스페이서를 제거하는 단계와, 상기 층간산화막 패턴 및 상기 마스크층을 마스크로 하여 상기 다결정실리콘막을 식각하여 상기 소자분리막의 표면을 노출하는 단계를 구비한다.
이때, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것이 바람직하다. 또한, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것이 바람직하다. 이때, 상기 마스크층은 화학기상증착(Chemical Vapor Deposition:이하 CVD라 한다)방법에 의해 형성되는 산화막으로 이루어지는 것이 바람직하다.
본 발명에 의하여, 부유게이트들사이의 간격을 측벽 스페이서의 폭에 의해 결정되게 함으로써, 사진식각공정의 한계를 극복하고 부유게이트들 사이의 간격을 더욱 좁게 형성하는 미세 패턴을 형성할 수 있다. 또한, 실리콘질화막을 식각하기 위한 식각공정중에 부유게이트의 표면이 인산등을 포함하는 식각액에 노출되지 않게 함으로써, 부유게이트의 표면이 손상되는 것을 방지하여 누설전류가 형성되는 것을 감소할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 하지만, 본발명은 상술하는 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
제1 실시예
도 4a 내지 도 4e는 본 발명의 제1 실시예에 의한 부유게이트 형성방법을 순차적으로 도시한 단면도들이다. 이하, 이 도면들을 참조하여 본 발명의 제1 실시예에 의한 부유게이트 형성방법을 상세히 설명한다.
도 4a를 참조하면, 국부산화(Local Oxidation of Silicon)공정이나 트렌치소자분리방법을 이용하여 반도체 기판(600)의 비활성영역에 소자분리막(610)을 형성한다. 소자분리막(610)이 형성된 반도체 기판(600)의 전면에 약 90Å 두께의 터널산화막(620)을 형성한다. 다음, 다결정실리콘막(630), 층간산화막(640) 및 제1 실리콘질화막을 순차적으로 형성한다. 이때, 다결정실리콘막(630)은 1000Å의 두께로 형성한다. 또한, 층간산화막(640)은 CVD방법이나 열산화(Thermal Oxidation)방법에 의해 형성할 수 있으며, 50-300Å의 두께로 형성한다. 그리고, 제1 실리콘질화막은 500-2000Å의 두께로 형성한다.
다음, 제1 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴(650)들을 형성한다. 이때, 실리콘질화막 패턴(650)의 폭은 후속공정에서 형성될 부유게이트(도 4d의 참조부호 632)의 폭을 결정한다. 따라서, 실리콘질화막 패턴(650)의 폭은 부유게이트의 폭과 동일하게 형성하는 것이 바람직하다. 또한, 인접한 실리콘질화막 패턴(650)들의 이격거리는 실리콘질화막 패턴(650)의 폭보다 큰 것이 바람직하다.
도 4b를 참조하면, 실리콘질화막 패턴(650)을 마스크로 하여 층간산화막(640)을 식각하여, 다결정실리콘막(630)의 표면을 노출하고 층간산화막 패턴(642)을 형성한다. 다결정실리콘막(630)의 표면이 노출된 반도체 기판(600)의 전면에 제2 실리콘질화막을 형성한 후 이방성식각한다. 그 결과, 실리콘질화막 패턴(650) 및 층간산화막 패턴(642)의 측벽에 측벽 스페이서(660)가 형성된다. 이때, 제2 실리콘 질화막은 100-1000Å의 두께로 형성하는 것이 바람직하며, 측벽 스페이서(660)의 폭은 제2 실리콘질화막의 두께에 의해 결정된다. 또한, 측벽 스페이서(660)의 폭(c)은 후속공정에서 형성되는 부유게이트들(도 4e의 참조부호 632)의 간격을 결정한다.
도 4c를 참조하면, 노출된 다결정실리콘막(630)의 표면에 마스크층(670)을 형성한다. 마스크층(670)은 노출된 다결정실리콘막(630)을 열산화하여 형성되는 열산화막인 것이 바람직하다. 따라서, 다결정실리콘막(630)이 노출되지 않은 실리콘질화막 패턴(650) 및 측벽 스페이서(660)들이 형성된 영역 아래에는 마스크층이 형성되지 않는다. 또한, 마스크층(670)은 50-300Å의 두께로 형성하는 것이 바람직하다.
도 4d는 부유게이트를 형성하는 단계로서, 먼저, 실리콘질화막 패턴(650) 및 측벽 스페이서(660)를 제거한다. 이때, 실리콘질화막 패턴(650) 및 측벽 스페이서(660)를 제거하기 위하여, 인산을 포함하는 식각액을 사용하여 습식식각하는 것이 바람직하다. 다음, 층간산화막 패턴(642) 및 마스크층(670)을 마스크로 하여 다결정실리콘막(630)을 식각한다. 그 결과, 소자분리막(610)의 표면이 노출되고, 다결정실리콘막(630)이 패터닝된다. 다음, 층간산화막 패턴(642) 및 마스크층(670)을 제거하면 부유게이트(632)가 형성된다. 인접한 부유게이트(632)들의 간격(b)은 측벽 스페이서(660)의 폭(도 4b의 참조부호 c)에 의해 결정된다. 종래의 방법에 의해 부유게이트를 형성하는 경우에는, 사진식각공정의 한계 때문에 부유게이트들의 간격을 0.1㎛이하로 형성하기 어렵다. 하지만, 본 발명에 의해 부유게이트를 형성하는 경우에는 부유게이트들의 간격이 측벽 스페이서(660)의 폭에 의해 결정된다. 따라서, 부유게이트들의 간격을 100Å정도까지 형성할 수 있으므로, 본 발명에 의하여 부유게이트의 면적을 더욱 크게 형성할 수 있다.
도 4e를 참조하면, 부유게이트(632)가 형성된 반도체기판(600)의 전면에 유전막(680)을 형성한다. 이때, 유전막(680)은 산화막-질화막-산화막(ONO)의 적층구조인 것이 바람직하다. 다음, 유전막(680)위에 도전물질을 증착한 후 패터닝하여 제어게이트(690)를 형성한다.
본 발명은 부유게이트들 사이의 간격이 측벽 스페이서의 폭에 의해 결정되므로, 부유게이트들 사이의 간격을 좁게 형성하는 미세패턴이 가능하다. 따라서, 면적이 넓은 부유게이트를 형성하여 커패시턴스를 향상시킬 수 있다.
제2 실시예
도 5a 내지 도 5f는 본 발명의 제2 실시예에 의한 부유게이트의 형성방법을 순차적으로 도시한 단면도들이다. 이하, 이 도면들을 참조하여 본 발명의 제2 실시예를 상세히 설명한다. 다만, 제1 실시예와 중복되는 부분의 설명은 생략한다.
도 5a를 참조하면, 반도체 기판(700)의 비활성영역에 소자분리막(710)을 형성한다. 다음, 반도체 기판(700)의 전면에 터널산화막(720), 제1 다결정실리콘막(730), 하부산화막(740), 제2 다결정실리콘막(750), 상부산화막(760) 및 실리콘질화막을 순차적으로 형성한다. 다음, 실리콘질화막을 식각하여 부유게이트가 형성될 영역위에 소정의 거리가 이격된 복수개의 실리콘질화막 패턴(770)들을 형성한다. 이때, 실리콘질화막 패턴(770)의 폭 및 인접한 실리콘질화막 패턴(770)의 간격은 제1 실시예와 동일하다.
도 5b를 참조하면, 실리콘질화막 패턴(770)을 마스크로 하여 상부산화막(760)을 식각함으로써, 제2 다결정실리콘막(750)의 표면을 노출하고 상부산화막 패턴(762)을 형성한다. 다음, 실리콘질화막 패턴(770)의 측벽 및 상부산화막 패턴(762)의 측벽에 측벽 스페이서(780)를 형성한다.
도 5c를 참조하면, 노출된 제2 다결정실리콘막(750)을 모두 열산화하여 마스크층(790)을 형성한다.
도 5d를 참조하면, 실리콘질화막 패턴(770) 및 측벽 스페이서(780)를 제거한다. 다음, 상부산화막 패턴(762) 및 마스크층(790)을 마스크로 하여 제2 다결정실리콘막(750)을 식각하여, 하부산화막(740)의 표면을 노출하고 제2 다결정실리콘막패턴(752)을 형성한다.
도 5e를 참조하면, 상부산화막 패턴(762) 및 마스크층(790)을 마스크로 노출된 하부산화막(740)을 식각함으로써, 제1 다결정실리콘막(730)의 표면을 노출하고 하부산화막 패턴(742)을 형성한다. 다음, 제2 다결정실리콘막 패턴(752)을 제거한다.
도 5f를 참조하면, 하부산화막 패턴(742)을 마스크로 하여 제1 다결정실리콘막(730)을 식각하여, 소자분리막(710)의 표면을 노출하고 제1 다결정실리콘막(730)을 패터닝한다. 다음, 하부산화막 패턴(742)을 제거함으로써 부유게이트(732)를 완성한다. 후속공정은 제1 실시예와 동일하다.
제2 실시예는 부유게이트가 되는 제1 다결정실리콘막(730)의 일부를 열산화하지 않기 때문에, 부유게이트(732)들의 표면을 평탄하게 형성할 수 있다.
제3 실시예
도 6a 내지 도 6d는 본 발명의 제3 실시예에 의한 부유게이트의 형성방법을 순차적으로 도시한 단면도들이다. 이하, 이 도면들을 참조하여, 본 발명의 제3 실시예를 상세히 설명한다. 제1 실시예와 동일한 부분은 설명을 생략한다.
도 6a를 참조하면, 소자분리막(810)이 형성된 반도체 기판(800)의 표면에 터널산화막(820) 및 다결정실리콘막(830)을 순차적으로 형성한다. 다음, 층간산화막 및 실리콘질화막을 형성한 후 패터닝하여 층간산화막 패턴(840) 및 실리콘질화막 패턴(850)을 형성한다. 다음, 층간산화막 패턴(840) 및 실리콘질화막 패턴(850)의 측벽에 측벽 스페이서(860)를 형성한다.
도 6b를 참조하면, 결과물의 전면에 마스크층(870)을 형성한다. 이때, CVD방법을 이용하여 마스크층(870)을 형성하는 것이 바람직하다. 또한, 마스크층(870)의 두께는 1000-5000Å인 것이 바람직하다.
도 6c를 참조하면, 화학기계적 연마(Chemical Mechanical Polishing:이하 CMP라 한다)하여 마스크층(870) 및 실리콘질화막 패턴(850)의 표면을 평탄화한다. 그 결과 마스크층 패턴(872)이 형성된다. 이때, 측벽 스페이서(860)가 노출될 수 있도록 과도하게 CMP하는 것이 바람직하다. 그 이유는 실리콘질화막 패턴(850) 및 측벽 스페이서(860)을 제거하는 후속공정을 용이하게 하기 위함이다.
도 6d를 참조하면, 실리콘질화막 패턴(850) 및 측벽 스페이서(860)을 제거한다. 다음, 마스크층 패턴(872) 및 층간산화막 패턴(840)을 마스크로 하여 다결정실리콘막(830)을 식각하여, 소자분리막(810)의 표면을 노출하고 다결정실리콘막(830)을 패터닝한다. 다음, 마스크층 패턴(872) 및 층간산화막 패턴(840)을 제거함으로써, 부유게이트(832)가 완성된다. 후속공정은 제1 실시예와 동일하다.
이상에서 살펴본 바와 같이 본 발명에 따른 부유게이트 형성방법은, 부유게이트들사이의 간격을 측벽 스페이서의 폭에 의해 결정되게 함으로써, 사진식각공정의 한계를 극복하고 부유게이트들 사이의 간격을 더욱 좁게 형성하는 미세 패턴을 형성할 수 있다. 따라서, 부유게이트의 폭을 더욱 크게 형성할 수 있게 되어, 부유게이트의 커패시턴스를 더욱 향상시킬 수 있다. 또한, 실리콘질화막을 식각하기 위한 식각공정중에 부유게이트의 표면이 인산을 포함하는 식각액에 노출되지 않도록함으로써, 부유게이트의 표면이 손상되는 것을 방지하여 누설전류가 형성되는 것을감소할 수 있다.
Claims (15)
- 비활성영역에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 다결정실리콘막, 층간산화막 및 실리콘질화막을 순차적으로 형성하는 단계;상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계;상기 실리콘질화막 패턴들을 마스크로 하여 상기 층간산화막을 식각하여 다결정실리콘막의 표면을 노출하고, 층간산화막 패턴을 형성하는 단계;상기 실리콘질화막 패턴 및 층간산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계;노출된 상기 다결정실리콘막의 표면에 마스크층을 형성하는 단계;상기 실리콘질화막 패턴들 및 상기 측벽 스페이서를 제거하는 단계; 및상기 층간산화막 패턴 및 상기 마스크층을 마스크로 하여 상기 다결정실리콘막을 식각하여 상기 소자분리막을 노출하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제1항에 있어서, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제1항에 있어서, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제1항에 있어서, 상기 부유게이트 형성방법은 인접한 상기 부유게이트들의 이격거리가 0.1㎛이하인 경우에 적용하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제1항에 있어서, 상기 마스크층은 노출된 상기 다결정실리콘막을 열산화하여 형성되는 열산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제1항에 있어서, 상기 측벽스페이서를 형성하는 단계는, 상기 실리콘질화막 패턴이 형성된 상기 반도체 기판의 전면에 실리콘질화막을 형성하는 단계와, 상기 실리콘질화막을 이방성식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제6항에 있어서, 상기 실리콘질화막의 두께는 형성하고자 하는 상기 측벽스페이서의 폭과 동일하게 형성하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 비활성영역위에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 제1 다결정실리콘막, 하부산화막, 제2 다결정실리콘막, 상부산화막 및 실리콘질화막을 순차적으로 형성하는 단계;상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질하막 패턴들을 형성하는 단계;상기 실리콘질화막 패턴들을 마스크로 하여 상기 상부산화막을 식각하여 제2 다결정실리콘막을 노출하고 상부산화막 패턴을 형성하는 단계;상기 실리콘질화막 패턴 및 상기 상부산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계;노출된 상기 제2 다결정실리콘막을 모두 열산화하여 상기 하부산화막위에 마스크층을 형성하는 단계;상기 실리콘질화막 패턴 및 상기 측벽스페이서를 제거하는 단계;상기 마스크층, 상기 상부산화막 패턴 및 마스크층을 마스크로 노출된 하부산화막을 식각하여 하부산화막 패턴을 형성하는 단계;상기 제2 다결정실리콘막을 제거하는 단계;상기 하부산화막 패턴을 마스크로 하여 상기 제1 다결정실리콘막을 식각하여 상기 소자분리막의 표면을 노출하는 단계; 및상기 하부산화막 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제8항에 있어서, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것을 특징으로 하는 반도체소자의 부유게이트 형성방법.
- 제8항에 있어서, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 비활성영역위에 소자분리막을 갖는 반도체 기판의 전면에 터널산화막, 다결정실리콘막, 층간산화막 및 실리콘질화막을 순차적으로 형성하는 단계;상기 실리콘질화막을 식각하여 소정의 거리가 이격된 복수개의 실리콘질화막 패턴들을 형성하는 단계;상기 실리콘질화막 패턴을 마스크로 하여 상기 층간산화막을 식각하여, 다결정실리콘막을 노출하고 층간산화막 패턴을 형성하는 단계;상기 실리콘질화막 패턴 및 상기 층간산화막 패턴의 측벽에 측벽스페이서를 형성하는 단계;상기 결과물의 전면에 마스크층을 형성하는 단계;상기 마스크층을 평탄화하되, 상기 실리콘질화막 패턴들의 표면이 일부 제거되고 상기 측벽스페이서가 노출되는 것을 특징으로 하는 단계;상기 실리콘질화막 패턴 및 상기 측벽스페이서를 제거하는 단계; 및상기 층간산화막 패턴 및 상기 마스크층을 마스크로 하여 상기 다결정실리콘막을 식각하여 상기 소자분리막의 표면을 노출하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제11항에 있어서, 상기 실리콘질화막 패턴들은 상기 부유게이트의 폭과 동일한 폭을 가지며, 인접한 상기 실리콘질화막 패턴들의 이격거리는 상기 실리콘질화막 패턴의 폭보다 큰 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제11항에 있어서, 인접한 상기 부유게이트들의 이격거리는 상기 측벽스페이서의 폭에 의해 결정되는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제11항에 있어서, 상기 마스크층은 화학기상증착방법에 의해 형성되는 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
- 제11항에 있어서, 상기 마스크층을 평탄화하는 단계는 화학기계적 연마방법을 이용하는 것을 특징으로 하는 반도체 소자의 부유게이트 형성방법.
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