JP3043135B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体メモ
リの製造方法に関し、特に、フローティングゲート型不
揮発性半導体メモリの製造に適用して好適なものであ
る。
リの製造方法に関し、特に、フローティングゲート型不
揮発性半導体メモリの製造に適用して好適なものであ
る。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気的に書き込み及び
消去が可能な読み出し専用の不揮発性半導体メモリであ
り、マイクロコンピュータなどに用いられている。この
ＥＥＰＲＯＭとしては、メモリトランジスタのドレイン
領域上に形成された薄い酸化膜を介して、Fowler-Nordh
eim のトンネル電流により電子をフローティングゲート
に注入し又はフローティングゲートから放出させること
により書き込み又は消去を行うものが主流である。
消去が可能な読み出し専用の不揮発性半導体メモリであ
り、マイクロコンピュータなどに用いられている。この
ＥＥＰＲＯＭとしては、メモリトランジスタのドレイン
領域上に形成された薄い酸化膜を介して、Fowler-Nordh
eim のトンネル電流により電子をフローティングゲート
に注入し又はフローティングゲートから放出させること
により書き込み又は消去を行うものが主流である。
【０００３】このようなフローティングゲート型ＥＥＰ
ＲＯＭの集積密度の向上を図るために、フローティング
ゲートのゲート長及び間隔の縮小が図られている。そし
て、この目的のために、フローティングゲートを形成す
るためのフォトリソグラフィー工程においては、縮小投
影露光装置により露光が行われる。
ＲＯＭの集積密度の向上を図るために、フローティング
ゲートのゲート長及び間隔の縮小が図られている。そし
て、この目的のために、フローティングゲートを形成す
るためのフォトリソグラフィー工程においては、縮小投
影露光装置により露光が行われる。
【０００４】
【発明が解決しようとする課題】しかし、上述のように
縮小投影露光装置により露光が行われる場合でも、フロ
ーティングゲートのゲート長及び間隔の縮小には、縮小
投影露光装置の解像度による限界があり、従ってＥＥＰ
ＲＯＭの集積密度の向上にも限界があった。
縮小投影露光装置により露光が行われる場合でも、フロ
ーティングゲートのゲート長及び間隔の縮小には、縮小
投影露光装置の解像度による限界があり、従ってＥＥＰ
ＲＯＭの集積密度の向上にも限界があった。
【０００５】そこで、この発明の目的は、フローティン
グゲートの間隔を縮小投影露光装置の解像度で決まる最
小寸法以下に縮小することにより集積密度の大幅な向上
を図ることができる不揮発性半導体メモリの製造方法を
提供することにある。
グゲートの間隔を縮小投影露光装置の解像度で決まる最
小寸法以下に縮小することにより集積密度の大幅な向上
を図ることができる不揮発性半導体メモリの製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明の不揮発性半導体メモリの製造方法は、半
導体基板上に第１の絶縁膜、フローティングゲート形成
用の第１の半導体膜、第２の絶縁膜及びコントロールゲ
ート形成用の第２の半導体膜を順次形成する工程と、上
記第２の半導体膜上の複数のフローティングゲート形成
領域に一つおきに、フローティングゲートの形状を有す
るエッチングマスクを形成する工程と、上記エッチング
マスクの側壁にサイドウォールスペーサを形成する工程
と、上記エッチングマスク及び上記サイドウォールスペ
ーサに覆われていない部分の上記第２の半導体膜上に半
導体膜を選択成長させる工程と、上記サイドウォールス
ペーサを除去する工程と、上記エッチングマスクを用い
て上記第２の半導体膜、上記第２の絶縁膜及び上記第１
の半導体膜を上記半導体基板の表面に対してほぼ垂直な
方向にエッチングする工程とを具備する。
に、この発明の不揮発性半導体メモリの製造方法は、半
導体基板上に第１の絶縁膜、フローティングゲート形成
用の第１の半導体膜、第２の絶縁膜及びコントロールゲ
ート形成用の第２の半導体膜を順次形成する工程と、上
記第２の半導体膜上の複数のフローティングゲート形成
領域に一つおきに、フローティングゲートの形状を有す
るエッチングマスクを形成する工程と、上記エッチング
マスクの側壁にサイドウォールスペーサを形成する工程
と、上記エッチングマスク及び上記サイドウォールスペ
ーサに覆われていない部分の上記第２の半導体膜上に半
導体膜を選択成長させる工程と、上記サイドウォールス
ペーサを除去する工程と、上記エッチングマスクを用い
て上記第２の半導体膜、上記第２の絶縁膜及び上記第１
の半導体膜を上記半導体基板の表面に対してほぼ垂直な
方向にエッチングする工程とを具備する。
【０００７】この発明の好適な実施形態においては、第
２の半導体膜上に選択成長される半導体膜の膜厚は第１
の半導体膜と第２の半導体膜との合計膜厚以上に設定さ
れる。
２の半導体膜上に選択成長される半導体膜の膜厚は第１
の半導体膜と第２の半導体膜との合計膜厚以上に設定さ
れる。
【０００８】
【作用】上述のように構成されたこの発明による不揮発
性半導体メモリの製造方法によれば、エッチングマスク
を用いて第２の半導体膜、第２の絶縁膜及び第１の半導
体膜を半導体基板の表面に対してほぼ垂直な方向にエッ
チングすることにより、エッチングマスクと第２の半導
体膜上に選択成長された半導体膜との間の部分の第２の
半導体膜、第２の絶縁膜及び第１の半導体膜が除去され
る。この際、第２の半導体膜上に選択成長された半導体
膜も除去される。
性半導体メモリの製造方法によれば、エッチングマスク
を用いて第２の半導体膜、第２の絶縁膜及び第１の半導
体膜を半導体基板の表面に対してほぼ垂直な方向にエッ
チングすることにより、エッチングマスクと第２の半導
体膜上に選択成長された半導体膜との間の部分の第２の
半導体膜、第２の絶縁膜及び第１の半導体膜が除去され
る。この際、第２の半導体膜上に選択成長された半導体
膜も除去される。
【０００９】これによって、エッチングマスクの下側の
部分に第１の半導体膜から成るフローティングゲート及
び第２の半導体膜から成るコントロールゲートが形成さ
れるとともに、第２の半導体膜上に選択成長された半導
体膜があった部分にも同様なフローティングゲート及び
コントロールゲートが形成される。この場合、これらの
フローティングゲートの間隔は、エッチングマスクの側
壁に形成されるサイドウォールスペーサの幅に等しくな
る。そして、このサイドウォールスペーサの幅は、縮小
投影露光装置による解像度で決まる最小寸法よりも小さ
くすることができる。
部分に第１の半導体膜から成るフローティングゲート及
び第２の半導体膜から成るコントロールゲートが形成さ
れるとともに、第２の半導体膜上に選択成長された半導
体膜があった部分にも同様なフローティングゲート及び
コントロールゲートが形成される。この場合、これらの
フローティングゲートの間隔は、エッチングマスクの側
壁に形成されるサイドウォールスペーサの幅に等しくな
る。そして、このサイドウォールスペーサの幅は、縮小
投影露光装置による解像度で決まる最小寸法よりも小さ
くすることができる。
【００１０】以上により、フローティングゲートの間隔
を縮小投影露光装置の解像度で決まる最小寸法以下に縮
小することができ、これによって不揮発性半導体メモリ
の集積密度の大幅な向上を図ることができる。
を縮小投影露光装置の解像度で決まる最小寸法以下に縮
小することができ、これによって不揮発性半導体メモリ
の集積密度の大幅な向上を図ることができる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１はこの発明の一実施例によるフローテ
ィングゲート型ＥＥＰＲＯＭの製造方法を示す。
ィングゲート型ＥＥＰＲＯＭの製造方法を示す。
【００１３】この実施例においては、図１Ａに示すよう
に、まずシリコン（Ｓｉ）基板１上に熱酸化法により二
酸化シリコン（ＳｉＯ2 ）膜のようなゲート絶縁膜２を
形成する。このゲート絶縁膜２の膜厚は例えば１００Å
程度とする。次に、このゲート絶縁膜２上にＣＶＤ法に
よりフローティングゲート形成用の多結晶Ｓｉ膜３を形
成する。この多結晶Ｓｉ膜３の膜厚は例えば２０００Å
程度とする。次に、この多結晶Ｓｉ膜３上に熱酸化法に
より例えばＳｉＯ2膜のような層間絶縁膜（カップリン
グ絶縁膜）４を形成する。この層間絶縁膜４の膜厚は例
えば２００Å程度とする。この後、この層間絶縁膜４上
にＣＶＤ法によりコントロールゲート形成用の多結晶Ｓ
ｉ膜５を形成する。この多結晶Ｓｉ膜５の膜厚は例えば
４０００Å程度とする。
に、まずシリコン（Ｓｉ）基板１上に熱酸化法により二
酸化シリコン（ＳｉＯ2 ）膜のようなゲート絶縁膜２を
形成する。このゲート絶縁膜２の膜厚は例えば１００Å
程度とする。次に、このゲート絶縁膜２上にＣＶＤ法に
よりフローティングゲート形成用の多結晶Ｓｉ膜３を形
成する。この多結晶Ｓｉ膜３の膜厚は例えば２０００Å
程度とする。次に、この多結晶Ｓｉ膜３上に熱酸化法に
より例えばＳｉＯ2膜のような層間絶縁膜（カップリン
グ絶縁膜）４を形成する。この層間絶縁膜４の膜厚は例
えば２００Å程度とする。この後、この層間絶縁膜４上
にＣＶＤ法によりコントロールゲート形成用の多結晶Ｓ
ｉ膜５を形成する。この多結晶Ｓｉ膜５の膜厚は例えば
４０００Å程度とする。
【００１４】次に、この多結晶Ｓｉ膜５上にＣＶＤ法に
より例えば膜厚が１０００Å程度の窒化シリコン（Ｓｉ
3 Ｎ4 ）膜を形成した後、このＳｉ3 Ｎ4 膜上の複数の
フローティングゲート形成領域に一つおきに、フローテ
ィングゲートの形状を有するレジストパターン（図示せ
ず）を縮小投影露光装置を用いたフォトリソグラフィー
により形成し、このレジストパターンをマスクとしてＳ
ｉ3 Ｎ4 膜をエッチングする。これによって、多結晶Ｓ
ｉ膜５上の複数のフローティングゲート形成領域に一つ
おきに、フローティングゲートの形状を有する、Ｓｉ3
Ｎ4 膜から成るエッチングマスク６が形成される。この
エッチングマスク６の幅は、縮小投影露光装置の解像度
で決まる最小寸法とすることができる。
より例えば膜厚が１０００Å程度の窒化シリコン（Ｓｉ
3 Ｎ4 ）膜を形成した後、このＳｉ3 Ｎ4 膜上の複数の
フローティングゲート形成領域に一つおきに、フローテ
ィングゲートの形状を有するレジストパターン（図示せ
ず）を縮小投影露光装置を用いたフォトリソグラフィー
により形成し、このレジストパターンをマスクとしてＳ
ｉ3 Ｎ4 膜をエッチングする。これによって、多結晶Ｓ
ｉ膜５上の複数のフローティングゲート形成領域に一つ
おきに、フローティングゲートの形状を有する、Ｓｉ3
Ｎ4 膜から成るエッチングマスク６が形成される。この
エッチングマスク６の幅は、縮小投影露光装置の解像度
で決まる最小寸法とすることができる。
【００１５】次に、ＣＶＤ法により全面に例えばＳｉＯ
2 膜を形成した後、このＳｉＯ2 膜を例えば反応性イオ
ンエッチング（ＲＩＥ）法のような異方性エッチング法
により基板表面に対して垂直方向にエッチバックして、
図１Ｂに示すように、エッチングマスク６の側壁にＳｉ
Ｏ2 から成るサイドウォールスペーサ７を形成する。こ
の場合、互いに対向するサイドウォールスペーサ７の間
隔が、エッチングマスク６の幅、従ってフローティング
ゲートのゲート長と同一になるようにする。このサイド
ウォールスペーサ７の幅は、縮小投影露光装置の解像度
で決まる最小寸法以下にすることができ、具体的には例
えば２０００〜３０００Å、さらにはそれ以下の微細幅
とすることができる。また、このサイドウォールスペー
サ７の幅は、エッチングマスク６の厚さなどにより容易
に制御することができる。
2 膜を形成した後、このＳｉＯ2 膜を例えば反応性イオ
ンエッチング（ＲＩＥ）法のような異方性エッチング法
により基板表面に対して垂直方向にエッチバックして、
図１Ｂに示すように、エッチングマスク６の側壁にＳｉ
Ｏ2 から成るサイドウォールスペーサ７を形成する。こ
の場合、互いに対向するサイドウォールスペーサ７の間
隔が、エッチングマスク６の幅、従ってフローティング
ゲートのゲート長と同一になるようにする。このサイド
ウォールスペーサ７の幅は、縮小投影露光装置の解像度
で決まる最小寸法以下にすることができ、具体的には例
えば２０００〜３０００Å、さらにはそれ以下の微細幅
とすることができる。また、このサイドウォールスペー
サ７の幅は、エッチングマスク６の厚さなどにより容易
に制御することができる。
【００１６】次に、図１Ｃに示すように、エッチングマ
スク６及びサイドウォールスペーサ７に覆われていない
部分、すなわち互いに対向するサイドウォールスペーサ
７の間の部分に露出した多結晶Ｓｉ膜５上に例えば多結
晶のＳｉ膜８を、サイドウォールスペーサ７に対して自
己整合的に選択成長させる。このＳｉ膜８の膜厚は、多
結晶Ｓｉ膜３と多結晶Ｓｉ膜５との合計膜厚以上に設定
する。
スク６及びサイドウォールスペーサ７に覆われていない
部分、すなわち互いに対向するサイドウォールスペーサ
７の間の部分に露出した多結晶Ｓｉ膜５上に例えば多結
晶のＳｉ膜８を、サイドウォールスペーサ７に対して自
己整合的に選択成長させる。このＳｉ膜８の膜厚は、多
結晶Ｓｉ膜３と多結晶Ｓｉ膜５との合計膜厚以上に設定
する。
【００１７】次に、例えばフッ酸系のエッチング液を用
いたウエットエッチング法によりサイドウォールスペー
サ７をエッチング除去する。次に、エッチングマスク６
を用いて例えばＲＩＥ法により多結晶Ｓｉ膜５、層間絶
縁膜４及び多結晶Ｓｉ膜３を基板表面に対して垂直方向
に順次エッチングする。このエッチングによって、エッ
チングマスク６と選択成長されたＳｉ膜８との間の部分
の多結晶Ｓｉ膜５、層間絶縁膜４及び多結晶Ｓｉ膜３が
スリット状に除去されるとともに、Ｓｉ膜８も除去され
る。これによって、図１Ｄに示すように、多結晶Ｓｉ膜
３から成るフローティングゲートＦＧ及びその上に層間
絶縁膜４を介して積層された多結晶Ｓｉ膜５から成るコ
ントロールゲートＣＧが、サイドウォールスペーサ７の
幅に等しい間隔で形成される。
いたウエットエッチング法によりサイドウォールスペー
サ７をエッチング除去する。次に、エッチングマスク６
を用いて例えばＲＩＥ法により多結晶Ｓｉ膜５、層間絶
縁膜４及び多結晶Ｓｉ膜３を基板表面に対して垂直方向
に順次エッチングする。このエッチングによって、エッ
チングマスク６と選択成長されたＳｉ膜８との間の部分
の多結晶Ｓｉ膜５、層間絶縁膜４及び多結晶Ｓｉ膜３が
スリット状に除去されるとともに、Ｓｉ膜８も除去され
る。これによって、図１Ｄに示すように、多結晶Ｓｉ膜
３から成るフローティングゲートＦＧ及びその上に層間
絶縁膜４を介して積層された多結晶Ｓｉ膜５から成るコ
ントロールゲートＣＧが、サイドウォールスペーサ７の
幅に等しい間隔で形成される。
【００１８】次に、エッチングマスク６をエッチング除
去した後、標準的なＥＥＰＲＯＭの製造工程に従って工
程を進め、目的とするＥＥＰＲＯＭを完成させる。
去した後、標準的なＥＥＰＲＯＭの製造工程に従って工
程を進め、目的とするＥＥＰＲＯＭを完成させる。
【００１９】以上のように、この実施例によれば、サイ
ドウォールスペーサ７の幅に等しい間隔でフローティン
グゲートＦＧを形成することができる。そして、このサ
イドウォールスペーサ７の幅は、縮小投影露光装置の解
像度で決まる最小寸法以下にすることができる。これに
よって、フローティングゲートＦＧの間隔を縮小投影露
光装置の解像度で決まる最小寸法以下に縮小することが
でき、従って従来よりも高集積密度のＥＥＰＲＯＭを製
造することができる。
ドウォールスペーサ７の幅に等しい間隔でフローティン
グゲートＦＧを形成することができる。そして、このサ
イドウォールスペーサ７の幅は、縮小投影露光装置の解
像度で決まる最小寸法以下にすることができる。これに
よって、フローティングゲートＦＧの間隔を縮小投影露
光装置の解像度で決まる最小寸法以下に縮小することが
でき、従って従来よりも高集積密度のＥＥＰＲＯＭを製
造することができる。
【００２０】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の要旨から逸脱しない範囲におけ
る各種の変形が可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の要旨から逸脱しない範囲におけ
る各種の変形が可能である。
【００２１】例えば、上述のエッチングマスク６の材料
としては、Ｓｉ3 Ｎ4 膜以外の材料を用いることも可能
である。また、サイドウォールスペーサ７の材料として
も、ＳｉＯ2 膜以外の材料を用いることが可能である。
さらに、コントロールゲートＣＧの材料としては、多結
晶Ｓｉ膜上に高融点金属シリサイド膜を重ねたポリサイ
ド膜を用いることも可能である。
としては、Ｓｉ3 Ｎ4 膜以外の材料を用いることも可能
である。また、サイドウォールスペーサ７の材料として
も、ＳｉＯ2 膜以外の材料を用いることが可能である。
さらに、コントロールゲートＣＧの材料としては、多結
晶Ｓｉ膜上に高融点金属シリサイド膜を重ねたポリサイ
ド膜を用いることも可能である。
【００２２】
【発明の効果】以上述べたように、この発明によれば、
フローティングゲートの間隔を縮小投影露光装置の解像
度で決まる最小寸法以下に縮小することができ、これに
よって集積密度の大幅な向上を図ることができる。
フローティングゲートの間隔を縮小投影露光装置の解像
度で決まる最小寸法以下に縮小することができ、これに
よって集積密度の大幅な向上を図ることができる。
【図１】この発明の一実施例によるフローティングゲー
ト型ＥＥＰＲＯＭの製造方法を工程順に説明するための
断面図である。
ト型ＥＥＰＲＯＭの製造方法を工程順に説明するための
断面図である。
２ ゲート絶縁膜 ３ 多結晶Ｓｉ膜 ４ 層間絶縁膜 ５ 多結晶Ｓｉ膜 ６ エッチングマスク ７ サイドウォールスペーサ ８ Ｓｉ膜 ＦＧ フローティングゲート ＣＧ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212472（ＪＰ，Ａ) 特開 平２−266517（ＪＰ，Ａ) 特開 昭63−3466（ＪＰ，Ａ) 特開 昭61−287233（ＪＰ，Ａ) 特開 昭58−71638（ＪＰ，Ａ) 特開 昭55−63827（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜、フローテ
ィングゲート形成用の第１の半導体膜、第２の絶縁膜及
びコントロールゲート形成用の第２の半導体膜を順次形
成する工程と、 上記第２の半導体膜上の複数のフローティングゲート形
成領域に一つおきに、フローティングゲートの形状を有
するエッチングマスクを形成する工程と、 上記エッチングマスクの側壁にサイドウォールスペーサ
を形成する工程と、 上記エッチングマスク及び上記サイドウォールスペーサ
に覆われていない部分の上記第２の半導体膜上に半導体
膜を選択成長させる工程と、 上記サイドウォールスペーサを除去する工程と、 上記エッチングマスクを用いて上記第２の半導体膜、上
記第２の絶縁膜及び上記第１の半導体膜を上記半導体基
板の表面に対してほぼ垂直な方向にエッチングする工程
とを具備する不揮発性半導体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274683A JP3043135B2 (ja) | 1991-09-26 | 1991-09-26 | 不揮発性半導体メモリの製造方法 |
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