JP3494458B2 - 半導体不揮発性記憶装置及びその製造方法 - Google Patents
半導体不揮発性記憶装置及びその製造方法Info
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- JP3494458B2 JP3494458B2 JP24924493A JP24924493A JP3494458B2 JP 3494458 B2 JP3494458 B2 JP 3494458B2 JP 24924493 A JP24924493 A JP 24924493A JP 24924493 A JP24924493 A JP 24924493A JP 3494458 B2 JP3494458 B2 JP 3494458B2
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Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換えので
きる半導体不揮発性記憶装置（メモリ）及びその製造方
法に関するものである。
きる半導体不揮発性記憶装置（メモリ）及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、『「Ａ ＮＥＷ ＦＬＡＳＨ−ＥＲＡＳＥ Ｅ
ＥＰＲＯＭ ＣＥＬＬ ＷＩＴＨ Ａ ＳＩＤＥＷＡＬ
Ｌ ＳＥＬＥＣＴ−ＧＡＴＥ ＯＮ ＩＴＳ ＳＯＵＲ
ＣＥ ＳＩＤＥ」，Ｋ．Ｎａｒｕｋｅ ｅｔ ａｌ．，
ＩＥＤＭ８９ ｐｐ６０３』に開示されるような、サイ
ドウォール型セレクトゲートを有する半導体不揮発性メ
モリは、メモリセル面積の増加を抑えながら、セレクト
ゲートを付加することにより、高集積と高性能を同時に
達成しようとするものである。
例えば、『「Ａ ＮＥＷ ＦＬＡＳＨ−ＥＲＡＳＥ Ｅ
ＥＰＲＯＭ ＣＥＬＬ ＷＩＴＨ Ａ ＳＩＤＥＷＡＬ
Ｌ ＳＥＬＥＣＴ−ＧＡＴＥ ＯＮ ＩＴＳ ＳＯＵＲ
ＣＥ ＳＩＤＥ」，Ｋ．Ｎａｒｕｋｅ ｅｔ ａｌ．，
ＩＥＤＭ８９ ｐｐ６０３』に開示されるような、サイ
ドウォール型セレクトゲートを有する半導体不揮発性メ
モリは、メモリセル面積の増加を抑えながら、セレクト
ゲートを付加することにより、高集積と高性能を同時に
達成しようとするものである。
【０００３】図３はかかる従来の半導体不揮発性メモリ
セルの断面図である。
セルの断面図である。
【０００４】図３に示すように、Ｓｉ単結晶基板１１上
に極薄のトンネル酸化膜１２を介してフローティングゲ
ート１３、更に、絶縁膜１４を介してコントロールゲー
ト１５を積層状に形成し、前記積層したフローティング
ゲート１３、及びコントロールゲート１５の一方側にサ
イドウォール型のセレクトゲート１７を配し、更に、ド
レイン拡散層１８、ソース拡散層１９をＳｉ単結晶基板
１１の表面に配するという構造になっている。
に極薄のトンネル酸化膜１２を介してフローティングゲ
ート１３、更に、絶縁膜１４を介してコントロールゲー
ト１５を積層状に形成し、前記積層したフローティング
ゲート１３、及びコントロールゲート１５の一方側にサ
イドウォール型のセレクトゲート１７を配し、更に、ド
レイン拡散層１８、ソース拡散層１９をＳｉ単結晶基板
１１の表面に配するという構造になっている。
【０００５】ここで、前記セレクトゲート１７は、積層
したフローティングゲート１３及びコントロールゲート
１５を形成し、ゲート酸化膜１６を形成した後、例え
ば、不純物をドーピングした多結晶シリコン膜を５００
０Å積層し、異方性エッチングを施すことにより、積層
したフローティングゲート１３、及びコントロールゲー
ト１５の側壁に、サイドウォール状に前記多結晶シリコ
ン膜を残すことができ、前記サイドウォール型のセレク
トゲート１７とすることが可能である。なお、多結晶シ
リコン膜の膜厚が５０００Åの場合、前記セレクトゲー
ト１７のゲート長Ｌ2 は０．４μｍ程度となる。
したフローティングゲート１３及びコントロールゲート
１５を形成し、ゲート酸化膜１６を形成した後、例え
ば、不純物をドーピングした多結晶シリコン膜を５００
０Å積層し、異方性エッチングを施すことにより、積層
したフローティングゲート１３、及びコントロールゲー
ト１５の側壁に、サイドウォール状に前記多結晶シリコ
ン膜を残すことができ、前記サイドウォール型のセレク
トゲート１７とすることが可能である。なお、多結晶シ
リコン膜の膜厚が５０００Åの場合、前記セレクトゲー
ト１７のゲート長Ｌ2 は０．４μｍ程度となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体メモリセルにおいては、前記フローティ
ングゲート１３あるいは前記コントロールゲート１５の
ゲート長Ｌ1 は、製造ラインのリソグラフィの限界以下
にはできないので、例えば、０．６μｍルールでは０．
６μｍが最小寸法となる。
た従来の半導体メモリセルにおいては、前記フローティ
ングゲート１３あるいは前記コントロールゲート１５の
ゲート長Ｌ1 は、製造ラインのリソグラフィの限界以下
にはできないので、例えば、０．６μｍルールでは０．
６μｍが最小寸法となる。
【０００７】他方、前記セレクトゲート１７のゲート長
Ｌ2 は、このセレクトゲート１７のトランジスタ（Ｔ
ｒ）パンチスルー限界まで縮小することが可能であるた
め、例えば、０．４μｍとリソグラフィ限界以下とする
ことができるが、前記ゲート長Ｌ1 と前記ゲート長Ｌ2
を合計すると１．０μｍと大きな値となってしまうとい
う問題点があった。
Ｌ2 は、このセレクトゲート１７のトランジスタ（Ｔ
ｒ）パンチスルー限界まで縮小することが可能であるた
め、例えば、０．４μｍとリソグラフィ限界以下とする
ことができるが、前記ゲート長Ｌ1 と前記ゲート長Ｌ2
を合計すると１．０μｍと大きな値となってしまうとい
う問題点があった。
【０００８】なお、前記セレクトゲート１７のゲート長
Ｌ2 は、前記ゲート酸化膜１６の膜厚や前記ソース拡散
層１９の横方向拡散、さらには動作電圧等によって決ま
る値であり、上記の０．４μｍという値は、前記ゲート
酸化膜１６の膜厚が２５０Å、前記ソース拡散層１９の
深さが約０．２μｍの場合の値である。
Ｌ2 は、前記ゲート酸化膜１６の膜厚や前記ソース拡散
層１９の横方向拡散、さらには動作電圧等によって決ま
る値であり、上記の０．４μｍという値は、前記ゲート
酸化膜１６の膜厚が２５０Å、前記ソース拡散層１９の
深さが約０．２μｍの場合の値である。
【０００９】本発明は、以上述べた前記ゲート長Ｌ1 と
Ｌ2 の和が大きいという問題点を除去するため、ゲート
長（Ｌ1 とＬ2 の和）を小さくできる高集積に適した半
導体不揮発性記憶装置及びその製造方法を提供すること
を目的とする。
Ｌ2 の和が大きいという問題点を除去するため、ゲート
長（Ｌ1 とＬ2 の和）を小さくできる高集積に適した半
導体不揮発性記憶装置及びその製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体不揮発性記憶装置において、フローティン
グゲートと絶縁膜とコントロールゲートとで構成される
積層構造部を有し、この積層構造部に隣りあって配置さ
れたセレクトゲートを有する半導体不揮発性記憶装置に
おいて、前記積層構造部のゲート長方向の長さは前記セ
レクトゲートのゲート長方向の長さより短く、かつ前記
セレクトゲート上を前記コントロールゲートが覆わない
構成するようにしたものである。
成するために、 〔１〕半導体不揮発性記憶装置において、フローティン
グゲートと絶縁膜とコントロールゲートとで構成される
積層構造部を有し、この積層構造部に隣りあって配置さ
れたセレクトゲートを有する半導体不揮発性記憶装置に
おいて、前記積層構造部のゲート長方向の長さは前記セ
レクトゲートのゲート長方向の長さより短く、かつ前記
セレクトゲート上を前記コントロールゲートが覆わない
構成するようにしたものである。
【００１１】〔２〕上記〔１〕記載の半導体不揮発性記
憶装置において、前記積層構造部を構成するフローティ
ングゲートは前記コントロールゲートの側壁に絶縁膜を
介して配置されるようにしたものである。
憶装置において、前記積層構造部を構成するフローティ
ングゲートは前記コントロールゲートの側壁に絶縁膜を
介して配置されるようにしたものである。
【００１２】〔３〕上記〔２〕記載の半導体不揮発性記
憶装置において、前記フローティングゲートは屈曲形状
を有するようにしたものである。
憶装置において、前記フローティングゲートは屈曲形状
を有するようにしたものである。
【００１３】〔４〕半導体不揮発性記憶装置の製造方法
において、半導体下地上に第１の酸化膜を介してセレク
トゲートを設ける工程と、前記セレクトゲート上及び前
記半導体下地上に第２の酸化膜を設ける工程と、前記第
２の酸化膜上にフローティングゲートのための第１の多
結晶シリコン膜を設ける工程と、前記第１の多結晶シリ
コン膜上に第３の絶縁膜を設ける工程と、前記第３の絶
縁膜上にコントロールゲートのための第２の多結晶シリ
コン膜を設ける工程と、異方性エッチングにより、前記
第２の酸化膜、前記第１の多結晶シリコン膜、前記第３
の酸化膜、前記第２の多結晶シリコン膜をそれぞれエッ
チングし、前記セレクトゲートの少なくとも一方の側壁
側にこれらの膜を残存させる工程と、を含むようにした
ものである。
において、半導体下地上に第１の酸化膜を介してセレク
トゲートを設ける工程と、前記セレクトゲート上及び前
記半導体下地上に第２の酸化膜を設ける工程と、前記第
２の酸化膜上にフローティングゲートのための第１の多
結晶シリコン膜を設ける工程と、前記第１の多結晶シリ
コン膜上に第３の絶縁膜を設ける工程と、前記第３の絶
縁膜上にコントロールゲートのための第２の多結晶シリ
コン膜を設ける工程と、異方性エッチングにより、前記
第２の酸化膜、前記第１の多結晶シリコン膜、前記第３
の酸化膜、前記第２の多結晶シリコン膜をそれぞれエッ
チングし、前記セレクトゲートの少なくとも一方の側壁
側にこれらの膜を残存させる工程と、を含むようにした
ものである。
【００１４】〔５〕上記〔４〕記載の半導体不揮発性記
憶装置において、前記第２の酸化膜は前記第１の酸化膜
より薄く設けられるようにしたものである。
憶装置において、前記第２の酸化膜は前記第１の酸化膜
より薄く設けられるようにしたものである。
【００１５】
【作用】本発明によれば、上記したように構成したの
で、前記セレクトゲートの一方側に前記フローティング
ゲート及び前記コントロールゲートを、リソグラフィ限
界以下の前記ゲート長Ｌ11とする。すなわち、ゲート長
Ｌ11を従来によるリソグラフィ限界、例えば０．６μｍ
に比べて、０．３μｍ近傍まで縮小することができる。
で、前記セレクトゲートの一方側に前記フローティング
ゲート及び前記コントロールゲートを、リソグラフィ限
界以下の前記ゲート長Ｌ11とする。すなわち、ゲート長
Ｌ11を従来によるリソグラフィ限界、例えば０．６μｍ
に比べて、０．３μｍ近傍まで縮小することができる。
【００１６】したがって、半導体不揮発性記憶装置の高
集積化を図ることができる。
集積化を図ることができる。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００１８】図１は本発明の実施例を示す半導体不揮発
性記憶装置の製造工程断面図である。
性記憶装置の製造工程断面図である。
【００１９】（１）まず、図１（ａ）に示すように、Ｓ
ｉ単結晶基板２１に、能動領域を確定するようにＬＯＣ
ＯＳ法等により、フィールド酸化膜を選択的に形成する
（図示なし）。その後、ゲート酸化膜２２を２５０Å、
Ｓｉ単結晶基板２１上に形成し、次いで、不純物をドー
プした単結晶シリコン層を例えば５０００Å堆積し、リ
ソグラフィ及びエッチングによりセレクトゲート２３を
形成する。
ｉ単結晶基板２１に、能動領域を確定するようにＬＯＣ
ＯＳ法等により、フィールド酸化膜を選択的に形成する
（図示なし）。その後、ゲート酸化膜２２を２５０Å、
Ｓｉ単結晶基板２１上に形成し、次いで、不純物をドー
プした単結晶シリコン層を例えば５０００Å堆積し、リ
ソグラフィ及びエッチングによりセレクトゲート２３を
形成する。
【００２０】（２）次いで、図１（ｂ）に示すように、
トンネル酸化膜２４、フローティングゲートとなる不純
物をドープした多結晶シリコン層２５、絶縁膜２６、コ
ントロールゲートとなる不純物をドープした多結晶シリ
コン層２７を順次形成する。
トンネル酸化膜２４、フローティングゲートとなる不純
物をドープした多結晶シリコン層２５、絶縁膜２６、コ
ントロールゲートとなる不純物をドープした多結晶シリ
コン層２７を順次形成する。
【００２１】（３）続いて、図１（ｃ）に示すように、
異方性エッチングにより、前記セレクトゲート２３の側
方にフローティングゲート２５ａ、前記絶縁膜２６ａ、
コントロールゲート２７ａよりなる積層膜がサイドウォ
ール状に残るようにエッチング処理する。
異方性エッチングにより、前記セレクトゲート２３の側
方にフローティングゲート２５ａ、前記絶縁膜２６ａ、
コントロールゲート２７ａよりなる積層膜がサイドウォ
ール状に残るようにエッチング処理する。
【００２２】この時、前記サイドウォール積層膜の幅、
すなわち、ゲート長Ｌ11は、フローティングゲート２５
ａとなる多結晶シリコン層２５、前記絶縁膜２６、前記
コントロールゲート２７ａとなる多結晶シリコン層２７
の、それぞれの膜厚によって制御することができる。例
えば、フローティングゲート２５ａとなる多結晶シリコ
ン層２５の膜厚を１０００Å、前記絶縁膜２６を２００
Å、前記コントロールゲート２７ａとなる多結晶シリコ
ン層２７の膜厚を３０００Åとすることで、前記ゲート
長Ｌ11が、約０．３μｍとなる前記サイドウォール積層
膜を形成することができる。
すなわち、ゲート長Ｌ11は、フローティングゲート２５
ａとなる多結晶シリコン層２５、前記絶縁膜２６、前記
コントロールゲート２７ａとなる多結晶シリコン層２７
の、それぞれの膜厚によって制御することができる。例
えば、フローティングゲート２５ａとなる多結晶シリコ
ン層２５の膜厚を１０００Å、前記絶縁膜２６を２００
Å、前記コントロールゲート２７ａとなる多結晶シリコ
ン層２７の膜厚を３０００Åとすることで、前記ゲート
長Ｌ11が、約０．３μｍとなる前記サイドウォール積層
膜を形成することができる。
【００２３】しかる後、図１（ｄ）に示すように、前記
セレクトゲート２３の一方側の前記サイドウォール積層
膜をレジストで被覆し、他方側の前記サイドウォール積
層膜を除去し、ドレイン拡散層２８、ソース拡散層２９
を形成する。
セレクトゲート２３の一方側の前記サイドウォール積層
膜をレジストで被覆し、他方側の前記サイドウォール積
層膜を除去し、ドレイン拡散層２８、ソース拡散層２９
を形成する。
【００２４】なお、前記サイドウォール積層膜を形成す
る異方性エッチングとして、前記多結晶シリコン膜のエ
ッチングには、Ｃｌ系ガスあるいはＢｒ系ガスを用い、
前記絶縁膜が酸化膜を含む膜である場合、Ｆ系ガスを用
いたプラズマエッチングが好適である。
る異方性エッチングとして、前記多結晶シリコン膜のエ
ッチングには、Ｃｌ系ガスあるいはＢｒ系ガスを用い、
前記絶縁膜が酸化膜を含む膜である場合、Ｆ系ガスを用
いたプラズマエッチングが好適である。
【００２５】また、上記実施例では、前記セレクトゲー
ト２３の一方側のサイドウォール積層膜を除去したが、
これを除去せずに残し、さらなるゲート電極として使用
しても差し支えない。この時、前記ソース拡散層２９の
形成を、前記フローティングゲート２５ａとなる多結晶
シリコン層２５の堆積の前に行い、前記セレクトゲート
２３と前記ソース拡散層２９をオーバーラップするよう
に、つまり、実効ゲート長（前記ドレイン拡散層２８と
前記ソース拡散層２９の間隔）を、前記一方側の前記サ
イドウォール積層膜を除去する場合と同等にすることが
可能である。
ト２３の一方側のサイドウォール積層膜を除去したが、
これを除去せずに残し、さらなるゲート電極として使用
しても差し支えない。この時、前記ソース拡散層２９の
形成を、前記フローティングゲート２５ａとなる多結晶
シリコン層２５の堆積の前に行い、前記セレクトゲート
２３と前記ソース拡散層２９をオーバーラップするよう
に、つまり、実効ゲート長（前記ドレイン拡散層２８と
前記ソース拡散層２９の間隔）を、前記一方側の前記サ
イドウォール積層膜を除去する場合と同等にすることが
可能である。
【００２６】このように、セレクトゲートを形成した後
に、フローティングゲート、絶縁膜、コントロールゲー
トよりなる積層膜を、セレクトゲートの一方側にサイド
ウォール状に異方性エッチングにより形成するようにし
たので、前記サイドウォール積層膜のゲート長Ｌ11を、
従来によるリソグラフィ限界、例えば０．６μｍに比べ
て０．３μｍとすることができる。
に、フローティングゲート、絶縁膜、コントロールゲー
トよりなる積層膜を、セレクトゲートの一方側にサイド
ウォール状に異方性エッチングにより形成するようにし
たので、前記サイドウォール積層膜のゲート長Ｌ11を、
従来によるリソグラフィ限界、例えば０．６μｍに比べ
て０．３μｍとすることができる。
【００２７】ここで、セレクトゲート長Ｌ21は、リソグ
ラフィによるゲートの場合は（更に微細パターンを形成
する手段を用いた場合はこの限りにあらず）、リソグラ
フィ限界のため、従来法の０．４μｍから０．６μｍへ
と太くなるが、セレクトゲート長Ｌ11とＬ21の和は、
１．０μｍから０．９μｍと従来法に比べ小さくするこ
とが可能である。
ラフィによるゲートの場合は（更に微細パターンを形成
する手段を用いた場合はこの限りにあらず）、リソグラ
フィ限界のため、従来法の０．４μｍから０．６μｍへ
と太くなるが、セレクトゲート長Ｌ11とＬ21の和は、
１．０μｍから０．９μｍと従来法に比べ小さくするこ
とが可能である。
【００２８】その理由は、セレクトゲート２３のゲート
酸化膜２２は、通常、前記フローティングゲート下の前
記トンネル酸化膜よりも厚いために、前記フローティン
グゲート部分の方が、前記セレクトゲート部分よりもパ
ンチスルー限界となるゲート長11を短くできることによ
る（図２参照）。
酸化膜２２は、通常、前記フローティングゲート下の前
記トンネル酸化膜よりも厚いために、前記フローティン
グゲート部分の方が、前記セレクトゲート部分よりもパ
ンチスルー限界となるゲート長11を短くできることによ
る（図２参照）。
【００２９】ここで、図２はトランジスタ閾値のゲート
長依存特性図であり、縦軸に閾値（Ｖ）、横軸にゲート
長（μｍ）を示し、○印はセレクトゲートトランジスタ
を、△印はフローティングゲート（電圧の印加なしの場
合）及びコントロールゲート積層トランジスタを示して
いる。
長依存特性図であり、縦軸に閾値（Ｖ）、横軸にゲート
長（μｍ）を示し、○印はセレクトゲートトランジスタ
を、△印はフローティングゲート（電圧の印加なしの場
合）及びコントロールゲート積層トランジスタを示して
いる。
【００３０】この図から明らかなように、ここでは、フ
ローティングゲート及びコントロールゲート積層トラン
ジスタのゲート長は０．３μｍ近傍まで縮小することが
できる。
ローティングゲート及びコントロールゲート積層トラン
ジスタのゲート長は０．３μｍ近傍まで縮小することが
できる。
【００３１】また、フローティングゲート部のトランジ
スタがパンチスルーしてはならない場合（カットオフし
なければならない場合）には、電子が、前記フローティ
ングゲートに蓄積されているというメモリ動作を行うこ
とになる。この場合、前記蓄積された電子が、パンチス
ルーを抑止する方向に働くので、本発明による前記サイ
ドウォール積層膜のゲート長Ｌ11を、前記０．３μｍか
ら、例えば０．２５μｍと更に細くすることも可能とな
る。
スタがパンチスルーしてはならない場合（カットオフし
なければならない場合）には、電子が、前記フローティ
ングゲートに蓄積されているというメモリ動作を行うこ
とになる。この場合、前記蓄積された電子が、パンチス
ルーを抑止する方向に働くので、本発明による前記サイ
ドウォール積層膜のゲート長Ｌ11を、前記０．３μｍか
ら、例えば０．２５μｍと更に細くすることも可能とな
る。
【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、セレクトゲートを形成した後に、フローティン
グゲート、絶縁膜、コントロールゲートよりなる積層膜
を前記セレクトゲートの一方側にサイドウォール状に異
方性エッチングにより形成するようにしたので、このサ
イドウォール積層膜のゲート長Ｌ11を、従来によるリソ
グラフィ限界、例えば０．６μｍに比べて、０．３μｍ
近傍まで縮小することができる。
よれば、セレクトゲートを形成した後に、フローティン
グゲート、絶縁膜、コントロールゲートよりなる積層膜
を前記セレクトゲートの一方側にサイドウォール状に異
方性エッチングにより形成するようにしたので、このサ
イドウォール積層膜のゲート長Ｌ11を、従来によるリソ
グラフィ限界、例えば０．６μｍに比べて、０．３μｍ
近傍まで縮小することができる。
【００３４】したがって、半導体不揮発性記憶装置の高
集積化を図ることができる。
集積化を図ることができる。
【図１】本発明の実施例を示す半導体不揮発性記憶装置
の製造工程断面図である。
の製造工程断面図である。
【図２】トランジスタ閾値のゲート長依存特性を示す図
である。
である。
【図３】従来の半導体不揮発性メモリセルの断面図であ
る。
る。
２１ Ｓｉ単結晶基板
２２ ゲート酸化膜
２３ セレクトゲート
２４ トンネル酸化膜
２５，２７ 不純物をドープした多結晶シリコン層
２５ａ フローティングゲート
２６，２６ａ 絶縁膜
２７ａ コントロールゲート
２８ ドレイン拡散層
２９ ソース拡散層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 半導体不揮発性記憶装置の製造方法にお
いて、 半導体下地上に第１の酸化膜を介してセレクトゲートを
設ける工程と、 前記セレクトゲート上及び前記半導体下地上に前記第１
の酸化膜より薄い第２の酸化膜を設ける工程と、 前記第２の酸化膜上にフローティングゲートのための第
１の多結晶シリコン膜を設ける工程と、 前記第１の多結晶シリコン膜上に第３の絶縁膜を設ける
工程と、 前記第３の絶縁膜上にコントロールゲートのための第２
の多結晶シリコン膜を設ける工程と、 異方性エッチングにより、前記第２の酸化膜、前記第１
の多結晶シリコン膜、前記第３の絶縁膜、前記第２の多
結晶シリコン膜をそれぞれエッチングし、前記セレクト
ゲートの少なくとも一方の側壁側にこれらの膜を残存さ
せる工程と、 を含むことを特徴とする半導体不揮発性記憶装置の製造
方法。 - 【請求項２】 請求項１記載の半導体不揮発性記憶装置
の製造方法によって製造された半導体不揮発性記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24924493A JP3494458B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24924493A JP3494458B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体不揮発性記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106446A JPH07106446A (ja) | 1995-04-21 |
| JP3494458B2 true JP3494458B2 (ja) | 2004-02-09 |
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ID=17190076
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24924493A Expired - Fee Related JP3494458B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3494458B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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