JP2896890B2 - フラッシュメモリ素子及びその製造方法 - Google Patents
フラッシュメモリ素子及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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-
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
及びその製造方法に係るもので、特に、第１絶縁膜上に
該第１絶縁膜よりも高い側壁スペーサとしての導電膜を
形成して新しいゲートを構成し、低電圧でもプログラム
及び消去を行い得るフラッシュメモリ素子及びその製造
方法に関する。
及びその製造方法に係るもので、特に、第１絶縁膜上に
該第１絶縁膜よりも高い側壁スペーサとしての導電膜を
形成して新しいゲートを構成し、低電圧でもプログラム
及び消去を行い得るフラッシュメモリ素子及びその製造
方法に関する。
【０００２】
【従来の技術】従来、フラッシュメモリ素子において
は、図６（レイアウト図）及び図７（図６の−線縦
断面図）に示すように、半導体基板１上の所定領域に形
成されたゲート絶縁膜２と、該ゲート絶縁膜２上に形成
されたゲート電極の第１ポリシリコン膜３と、該第１ポ
リシリコン膜３を包含した前記半導体基板１上に形成さ
れたトンネル絶縁膜４と、該トンネル絶縁膜４上に順次
形成された浮遊ゲートの第２ポリシリコン膜５、層間絶
縁膜（inter dielectric film ）６、制御ゲートの第３
ポリシリコン膜７、第１絶縁膜８、及び平坦化膜９と、
前記第１ポリシリコン膜３が露出された所定部位に形成
されたコンタクトホール１０と、該コンタクトホール１
０の側壁に形成された第２絶縁膜の側壁スペーサ１１ａ
と、前記コンタクトホール１０及び平坦化膜９上に形成
され前記第１ポリシリコン膜３に連接されたメタル１２
と、から構成されていた。このとき、前記トンネル絶縁
膜４の厚さは前記ゲート絶縁膜２の厚さよりも薄く形成
される。
は、図６（レイアウト図）及び図７（図６の−線縦
断面図）に示すように、半導体基板１上の所定領域に形
成されたゲート絶縁膜２と、該ゲート絶縁膜２上に形成
されたゲート電極の第１ポリシリコン膜３と、該第１ポ
リシリコン膜３を包含した前記半導体基板１上に形成さ
れたトンネル絶縁膜４と、該トンネル絶縁膜４上に順次
形成された浮遊ゲートの第２ポリシリコン膜５、層間絶
縁膜（inter dielectric film ）６、制御ゲートの第３
ポリシリコン膜７、第１絶縁膜８、及び平坦化膜９と、
前記第１ポリシリコン膜３が露出された所定部位に形成
されたコンタクトホール１０と、該コンタクトホール１
０の側壁に形成された第２絶縁膜の側壁スペーサ１１ａ
と、前記コンタクトホール１０及び平坦化膜９上に形成
され前記第１ポリシリコン膜３に連接されたメタル１２
と、から構成されていた。このとき、前記トンネル絶縁
膜４の厚さは前記ゲート絶縁膜２の厚さよりも薄く形成
される。
【０００３】このように構成された従来のフラッシュメ
モリ素子の製造方法について図８及び図９を用いて説明
する。先ず、図８の（Ａ）に示すように、半導体基板１
上に化学気相蒸着法（以下、ＣＶＤと称する）によりゲ
ート絶縁膜２を形成した後パターニングしてゲート絶縁
膜２のパターンを形成し、該ゲート絶縁膜２のパターン
上に第１ポリシリコン膜３を形成する。
モリ素子の製造方法について図８及び図９を用いて説明
する。先ず、図８の（Ａ）に示すように、半導体基板１
上に化学気相蒸着法（以下、ＣＶＤと称する）によりゲ
ート絶縁膜２を形成した後パターニングしてゲート絶縁
膜２のパターンを形成し、該ゲート絶縁膜２のパターン
上に第１ポリシリコン膜３を形成する。
【０００４】次いで、図８の（Ｂ）に示すように、該第
１ポリシリコン膜３を包含する前記半導体基板１上に熱
酸化工程によりトンネル絶縁膜４を前記ゲート絶縁膜２
の厚さよりも薄く形成し、図８の（Ｃ）に示すように、
該トンネル絶縁膜４上に第２ポリシリコン膜５、層間絶
縁膜６、第３ポリシリコン膜７、及び第１絶縁膜８を順
次形成した後、該第１絶縁膜８上にＢＰＳＧ（Boron ph
osphrous silicate glass ）をコーティングしエッチバ
ックして平坦化膜９を形成する。
１ポリシリコン膜３を包含する前記半導体基板１上に熱
酸化工程によりトンネル絶縁膜４を前記ゲート絶縁膜２
の厚さよりも薄く形成し、図８の（Ｃ）に示すように、
該トンネル絶縁膜４上に第２ポリシリコン膜５、層間絶
縁膜６、第３ポリシリコン膜７、及び第１絶縁膜８を順
次形成した後、該第１絶縁膜８上にＢＰＳＧ（Boron ph
osphrous silicate glass ）をコーティングしエッチバ
ックして平坦化膜９を形成する。
【０００５】次いで、図９の（Ｄ）に示すように、前記
第１ポリシリコン膜３上面の所定部位が露出されるよう
にマスクを用いて前記平坦化膜９、第１絶縁膜８、第３
ポリシリコン膜７、層間絶縁膜６、第２ポリシリコン膜
５、及びトンネル絶縁膜４の所定部位をエッチングして
コンタクトホール１０を形成し、該コンタクトホール１
０を包含した前記平坦化膜９上に第２絶縁膜１１をＣＶ
Ｄ蒸着法により蒸着した後エッチバックして、前記コン
タクトホール１０の側壁上に前記第２絶縁膜１１からな
る側壁スペーサ１１ａを形成する（尚、第２絶縁膜１１
については図示を省略し、エッチバック後の側壁スペー
サ１１ａのみを図示してある）。
第１ポリシリコン膜３上面の所定部位が露出されるよう
にマスクを用いて前記平坦化膜９、第１絶縁膜８、第３
ポリシリコン膜７、層間絶縁膜６、第２ポリシリコン膜
５、及びトンネル絶縁膜４の所定部位をエッチングして
コンタクトホール１０を形成し、該コンタクトホール１
０を包含した前記平坦化膜９上に第２絶縁膜１１をＣＶ
Ｄ蒸着法により蒸着した後エッチバックして、前記コン
タクトホール１０の側壁上に前記第２絶縁膜１１からな
る側壁スペーサ１１ａを形成する（尚、第２絶縁膜１１
については図示を省略し、エッチバック後の側壁スペー
サ１１ａのみを図示してある）。
【０００６】次いで、図９の（Ｅ）に示すように、該第
２絶縁膜側壁スペーサ１１ａの形成された前記コンタク
トホール１０を包含した平坦化膜９上にメタル１２を形
成する配線工程を行うことにより、従来のフラッシュメ
モリ素子の製造を終了する。このような従来フラッシュ
メモリ素子は、前記第１ポリシリコン膜３に陰の電圧
を、前記制御ゲート７に陽の電圧を、ドレイン（図示せ
ず）に陽の低電圧を印加し、ソース（図示せず）を接地
すると、ＦＮ（fowler nordheim ）トンネリング方法に
より前記第１ポリシリコン膜３から浮遊ゲート５に電子
が注入されてプログラムされる。このとき、前記素子を
構成するＭＯＳＦＥＴ（metal oxide silicon field ef
fect transistor ）はプログラムの機能から解放されて
時間に従う電子の注入程度、即ち、プログラムをモニタ
するようになる。そして、前記浮遊ゲート５に注入され
た電子数が多いほど、ドレインに流れる電流を減らし、
前記素子のしきい電圧は増加する。従って、セルアレイ
上でプログラムを行うと、該プログラムされる全てのセ
ルのしきい電圧が自動に任意値に収斂されるように調節
される。
２絶縁膜側壁スペーサ１１ａの形成された前記コンタク
トホール１０を包含した平坦化膜９上にメタル１２を形
成する配線工程を行うことにより、従来のフラッシュメ
モリ素子の製造を終了する。このような従来フラッシュ
メモリ素子は、前記第１ポリシリコン膜３に陰の電圧
を、前記制御ゲート７に陽の電圧を、ドレイン（図示せ
ず）に陽の低電圧を印加し、ソース（図示せず）を接地
すると、ＦＮ（fowler nordheim ）トンネリング方法に
より前記第１ポリシリコン膜３から浮遊ゲート５に電子
が注入されてプログラムされる。このとき、前記素子を
構成するＭＯＳＦＥＴ（metal oxide silicon field ef
fect transistor ）はプログラムの機能から解放されて
時間に従う電子の注入程度、即ち、プログラムをモニタ
するようになる。そして、前記浮遊ゲート５に注入され
た電子数が多いほど、ドレインに流れる電流を減らし、
前記素子のしきい電圧は増加する。従って、セルアレイ
上でプログラムを行うと、該プログラムされる全てのセ
ルのしきい電圧が自動に任意値に収斂されるように調節
される。
【０００７】反面、このような従来のフラッシュメモリ
素子の消去動作は、前記プログラム時に印加されたバイ
アス条件と正反対にバイアスすると、ＦＮトンネリング
法により前記浮遊ゲート５に蓄積された電子がソース／
ドレイン又はチャンネル領域に注入されて、前記ドレイ
ンに流れる電流も増加し、これにより前記素子のしきい
電圧が減少する。
素子の消去動作は、前記プログラム時に印加されたバイ
アス条件と正反対にバイアスすると、ＦＮトンネリング
法により前記浮遊ゲート５に蓄積された電子がソース／
ドレイン又はチャンネル領域に注入されて、前記ドレイ
ンに流れる電流も増加し、これにより前記素子のしきい
電圧が減少する。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来のフラッシュメモリ素子においては、印加された電圧
によりゲート電極と制御ゲート間に電子が注入されなく
て誤動作が発生し、このため、印加電圧を充分に高くす
ると、データライン（メタル）１２から制御ゲート７に
電子が直ぐトンネリングされるという問題点があった。
来のフラッシュメモリ素子においては、印加された電圧
によりゲート電極と制御ゲート間に電子が注入されなく
て誤動作が発生し、このため、印加電圧を充分に高くす
ると、データライン（メタル）１２から制御ゲート７に
電子が直ぐトンネリングされるという問題点があった。
【０００９】このような問題点を解決するため、本発明
は、従来の第１ポリシリコン膜の側壁に該第１ポリシリ
コン膜よりも高く形成されるポリシリコン膜の側壁スペ
ーサを有する新しいゲート構造を構成して、低電圧でも
プログラム及び消去できるフラッシュメモリ素子を提供
しようとするものである。
は、従来の第１ポリシリコン膜の側壁に該第１ポリシリ
コン膜よりも高く形成されるポリシリコン膜の側壁スペ
ーサを有する新しいゲート構造を構成して、低電圧でも
プログラム及び消去できるフラッシュメモリ素子を提供
しようとするものである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るフラッシュメモリ素子において
は、半導体基板上の所定部位に形成された第１絶縁膜パ
ターンと、該第１絶縁膜パターン上に突出された側壁ス
ペーサを有するように形成された第１導電膜と、該第１
導電膜を包含する前記半導体基板上に形成された第２絶
縁膜と、該第２絶縁膜上に順次形成された第２導電膜、
第３絶縁膜、第３導電膜、及び第４絶縁膜と、前記第１
導電膜上面の所定部位が露出されるように形成されたコ
ンタクトホールと、該コンタクトホールの側壁上に形成
された第５絶縁膜側壁スペーサと、前記コンタクトホー
ル及び第４絶縁膜上に形成されて前記第１導電膜に連結
された第４導電膜と、から構成されている。
るため、本発明に係るフラッシュメモリ素子において
は、半導体基板上の所定部位に形成された第１絶縁膜パ
ターンと、該第１絶縁膜パターン上に突出された側壁ス
ペーサを有するように形成された第１導電膜と、該第１
導電膜を包含する前記半導体基板上に形成された第２絶
縁膜と、該第２絶縁膜上に順次形成された第２導電膜、
第３絶縁膜、第３導電膜、及び第４絶縁膜と、前記第１
導電膜上面の所定部位が露出されるように形成されたコ
ンタクトホールと、該コンタクトホールの側壁上に形成
された第５絶縁膜側壁スペーサと、前記コンタクトホー
ル及び第４絶縁膜上に形成されて前記第１導電膜に連結
された第４導電膜と、から構成されている。
【００１１】ここで、望ましくは、次のように構成され
る。前記第４絶縁膜上には、ＢＰＳＧ（boron phosphro
us silicate glass ）からなる平坦化膜が追加形成され
る。また、前記第１導電膜は、前記第１絶縁膜パターン
上に形成された第１ポリシリコン膜と、該第１ポリシリ
コン膜よりも高く上方向きに突出された側壁スペーサと
しての第２ポリシリコン膜と、を備えている。
る。前記第４絶縁膜上には、ＢＰＳＧ（boron phosphro
us silicate glass ）からなる平坦化膜が追加形成され
る。また、前記第１導電膜は、前記第１絶縁膜パターン
上に形成された第１ポリシリコン膜と、該第１ポリシリ
コン膜よりも高く上方向きに突出された側壁スペーサと
しての第２ポリシリコン膜と、を備えている。
【００１２】また、前記第１導電膜、第２導電膜、及び
第３導電膜は、ポリシリコン膜からなる。また、前記第
２絶縁膜は、前記第１絶縁膜パターンの厚さよりも薄く
形成される。また、前記第１導電膜は注入ゲートであ
り、前記第２導電膜は浮遊ゲートであり、前記第３導電
膜は制御ゲートであり、前記第４導電膜はメタルからな
る。
第３導電膜は、ポリシリコン膜からなる。また、前記第
２絶縁膜は、前記第１絶縁膜パターンの厚さよりも薄く
形成される。また、前記第１導電膜は注入ゲートであ
り、前記第２導電膜は浮遊ゲートであり、前記第３導電
膜は制御ゲートであり、前記第４導電膜はメタルからな
る。
【００１３】そして、本発明に係るフラッシュメモリ素
子の製造方法においては、半導体基板上に第１絶縁膜を
形成する工程と、該第１絶縁膜上に側壁スペーサが突出
されるように第１導電膜をパターニングする工程と、該
第１導電膜を包含する前記半導体基板上に第２絶縁膜を
形成する工程と、前記第２絶縁膜上に第２導電膜、第３
絶縁膜、第３導電膜、及び第４絶縁膜を順次形成する工
程と、前記第１導電膜上の所定部位が露出されるように
エッチングしてコンタクトホールを形成する工程と、前
記コンタクトホールの側壁上に第５絶縁膜側壁スペーサ
を形成する工程と、前記コンタクトホールに第４導電膜
を形成して第１導電膜に連結させる工程と、を順次行う
ようになっている。
子の製造方法においては、半導体基板上に第１絶縁膜を
形成する工程と、該第１絶縁膜上に側壁スペーサが突出
されるように第１導電膜をパターニングする工程と、該
第１導電膜を包含する前記半導体基板上に第２絶縁膜を
形成する工程と、前記第２絶縁膜上に第２導電膜、第３
絶縁膜、第３導電膜、及び第４絶縁膜を順次形成する工
程と、前記第１導電膜上の所定部位が露出されるように
エッチングしてコンタクトホールを形成する工程と、前
記コンタクトホールの側壁上に第５絶縁膜側壁スペーサ
を形成する工程と、前記コンタクトホールに第４導電膜
を形成して第１導電膜に連結させる工程と、を順次行う
ようになっている。
【００１４】ここで、望ましくは、次のように製造され
る。前記第１導電膜を形成する工程は、前記第１絶縁膜
上に第１ポリシリコン膜を形成する工程と、該第１ポリ
シリコン膜の両方側壁に前記第１ポリシリコン膜よりも
高い側壁スペーサが形成されるように第２ポリシリコン
膜をパターニングする工程と、が包含される。
る。前記第１導電膜を形成する工程は、前記第１絶縁膜
上に第１ポリシリコン膜を形成する工程と、該第１ポリ
シリコン膜の両方側壁に前記第１ポリシリコン膜よりも
高い側壁スペーサが形成されるように第２ポリシリコン
膜をパターニングする工程と、が包含される。
【００１５】また、前記第１導電膜を形成する工程は、
前記第１絶縁膜上に第１ポリシリコン膜を形成する工程
と、該第１ポリシリコン膜上に絶縁膜を形成する工程
と、該絶縁膜を包含する半導体基板上に第２ポリシリコ
ン膜を蒸着する工程と、前記第１ポリシリコン膜及び絶
縁膜の両方側に前記第２ポリシリコン膜側壁スペーサが
形成されるようにエッチングする工程と、が包含され
る。更に、前記第１導電膜をマスクとして前記半導体基
板上の所定領域及び第１導電膜の上面が露出されるよう
に前記第１絶縁膜と前記絶縁膜とをエッチング（望まし
くは自己整合によりエッチング）する工程が追加包含さ
れる。
前記第１絶縁膜上に第１ポリシリコン膜を形成する工程
と、該第１ポリシリコン膜上に絶縁膜を形成する工程
と、該絶縁膜を包含する半導体基板上に第２ポリシリコ
ン膜を蒸着する工程と、前記第１ポリシリコン膜及び絶
縁膜の両方側に前記第２ポリシリコン膜側壁スペーサが
形成されるようにエッチングする工程と、が包含され
る。更に、前記第１導電膜をマスクとして前記半導体基
板上の所定領域及び第１導電膜の上面が露出されるよう
に前記第１絶縁膜と前記絶縁膜とをエッチング（望まし
くは自己整合によりエッチング）する工程が追加包含さ
れる。
【００１６】また、前記コンタクトホールを形成する以
前に、前記第４絶縁膜の上面にＢＰＳＧ（boron phosph
rous silicate glass ）からなる平坦化膜を形成する工
程が追加包含される。
前に、前記第４絶縁膜の上面にＢＰＳＧ（boron phosph
rous silicate glass ）からなる平坦化膜を形成する工
程が追加包含される。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
説明する。本発明に係るフラッシュメモリ素子において
は、図１（レイアウト図）及び図２（図１の−線縦
断面図）に示すように、半導体基板２１上の所定領域に
形成されたゲート絶縁膜パターンの第１絶縁膜パターン
２２ａと、該第１絶縁膜パターン２２ａ上に形成され両
方側が側壁スペーサ２４ａとして上方に突出された第１
導電膜２３、２４ａと、該第１導電膜２３、２４ａを包
含する前記半導体基板２１上に形成された第２絶縁膜２
５と、該第２絶縁膜２５上に順次形成された第２導電膜
２６、第３絶縁膜２７、第３導電膜２８、第４絶縁膜２
９、及び平坦化膜３０と、前記第１導電膜２３、２４ａ
上面の所定部位が露出されるように該第１導電膜２３、
２４ａ上に形成されたコンタクトホール３１と、該コン
タクトホール３１の側壁に形成された第５絶縁膜側壁ス
ペーサ３２ａと、前記コンタクトホール３１及び第４絶
縁膜２９上に形成されて前記第１導電膜２３、２４ａに
連結された第４導電膜３３と、から構成されている。
説明する。本発明に係るフラッシュメモリ素子において
は、図１（レイアウト図）及び図２（図１の−線縦
断面図）に示すように、半導体基板２１上の所定領域に
形成されたゲート絶縁膜パターンの第１絶縁膜パターン
２２ａと、該第１絶縁膜パターン２２ａ上に形成され両
方側が側壁スペーサ２４ａとして上方に突出された第１
導電膜２３、２４ａと、該第１導電膜２３、２４ａを包
含する前記半導体基板２１上に形成された第２絶縁膜２
５と、該第２絶縁膜２５上に順次形成された第２導電膜
２６、第３絶縁膜２７、第３導電膜２８、第４絶縁膜２
９、及び平坦化膜３０と、前記第１導電膜２３、２４ａ
上面の所定部位が露出されるように該第１導電膜２３、
２４ａ上に形成されたコンタクトホール３１と、該コン
タクトホール３１の側壁に形成された第５絶縁膜側壁ス
ペーサ３２ａと、前記コンタクトホール３１及び第４絶
縁膜２９上に形成されて前記第１導電膜２３、２４ａに
連結された第４導電膜３３と、から構成されている。
【００１８】このように構成された本発明に係るフラッ
シュメモリ素子の製造方法について図３〜図５を用いて
説明する。先ず、図３の（Ａ）に示すように、半導体基
板２１上に第１絶縁膜２２を成長させ、該第１絶縁膜２
２上にＣＶＤ蒸着法により第１ポリシリコン膜２３のパ
ターンを蒸着した後、該第１ポリシリコン膜２３のパタ
ーン上に絶縁膜３４を形成する。この場合、該絶縁膜３
４はシリコン酸化物又はシリコン窒化物からなる。
シュメモリ素子の製造方法について図３〜図５を用いて
説明する。先ず、図３の（Ａ）に示すように、半導体基
板２１上に第１絶縁膜２２を成長させ、該第１絶縁膜２
２上にＣＶＤ蒸着法により第１ポリシリコン膜２３のパ
ターンを蒸着した後、該第１ポリシリコン膜２３のパタ
ーン上に絶縁膜３４を形成する。この場合、該絶縁膜３
４はシリコン酸化物又はシリコン窒化物からなる。
【００１９】次いで、図３の（Ｂ）に示すように、前記
絶縁膜３４及び第１ポリシリコン膜２３を包含した第１
絶縁膜２２上に第２ポリシリコン膜２４をＣＶＤ蒸着法
により形成し、図３の（Ｃ）に示すように、該第２ポリ
シリコン膜２４をエッチングマスクを用いずにエッチバ
ックして前記絶縁膜３４及び第１ポリシリコン膜２３の
側面に前記第２ポリシリコン膜２４からなる側壁スペー
サ２４ａを形成する。この場合、該第２ポリシリコン膜
２４の側壁スペーサ２４ａは上部が前記第１ポリシリコ
ン膜２３の上面よりも高く突出して形成される。
絶縁膜３４及び第１ポリシリコン膜２３を包含した第１
絶縁膜２２上に第２ポリシリコン膜２４をＣＶＤ蒸着法
により形成し、図３の（Ｃ）に示すように、該第２ポリ
シリコン膜２４をエッチングマスクを用いずにエッチバ
ックして前記絶縁膜３４及び第１ポリシリコン膜２３の
側面に前記第２ポリシリコン膜２４からなる側壁スペー
サ２４ａを形成する。この場合、該第２ポリシリコン膜
２４の側壁スペーサ２４ａは上部が前記第１ポリシリコ
ン膜２３の上面よりも高く突出して形成される。
【００２０】次いで、図４の（Ｄ）に示すように、前記
第１ポリシリコン膜２３及び第２ポリシリコン膜側壁ス
ペーサ２４ａをマスクとして前記絶縁膜３４及び第１絶
縁膜２２の所定部位を自己整合によりエッチングし除去
して第１絶縁膜パターン（ゲート絶縁膜パターン）２２
ａを形成し、前記第１ポリシリコン膜２３の上面及び半
導体基板２１上の所定部位を露出させる。この時、前記
第１絶縁膜パターン２２ａ上に形成された前記第１ポリ
シリコン膜２３及び第２ポリシリコン膜側壁スペーサ２
４ａを第１導電膜２３，２４ａと定義する。
第１ポリシリコン膜２３及び第２ポリシリコン膜側壁ス
ペーサ２４ａをマスクとして前記絶縁膜３４及び第１絶
縁膜２２の所定部位を自己整合によりエッチングし除去
して第１絶縁膜パターン（ゲート絶縁膜パターン）２２
ａを形成し、前記第１ポリシリコン膜２３の上面及び半
導体基板２１上の所定部位を露出させる。この時、前記
第１絶縁膜パターン２２ａ上に形成された前記第１ポリ
シリコン膜２３及び第２ポリシリコン膜側壁スペーサ２
４ａを第１導電膜２３，２４ａと定義する。
【００２１】次いで、図４の（Ｅ）に示すように、前記
第１導電膜２３，２４ａを包含する前記半導体基板２１
上にトンネル絶縁膜の第２絶縁膜２５を形成し、該第２
絶縁膜２５上に浮遊ゲートの第２導電膜２６をＣＶＤ蒸
着法により形成した後、図４の（Ｆ）に示すように、該
第２導電膜２６上に層間絶縁膜の第３絶縁膜２７を形成
し、該第３絶縁膜２７上にＣＶＤ蒸着法により制御ゲー
トの第３導電膜２８を形成した後、該第３導電膜２８上
に第４絶縁膜２９を形成する。
第１導電膜２３，２４ａを包含する前記半導体基板２１
上にトンネル絶縁膜の第２絶縁膜２５を形成し、該第２
絶縁膜２５上に浮遊ゲートの第２導電膜２６をＣＶＤ蒸
着法により形成した後、図４の（Ｆ）に示すように、該
第２導電膜２６上に層間絶縁膜の第３絶縁膜２７を形成
し、該第３絶縁膜２７上にＣＶＤ蒸着法により制御ゲー
トの第３導電膜２８を形成した後、該第３導電膜２８上
に第４絶縁膜２９を形成する。
【００２２】次いで、図５の（Ｇ）に示すように、該第
４絶縁膜２９上にＢＰＳＧ（Boronphosphrous silicate
glass ）を形成した後エッチバックして平坦化膜３０
を形成し、前記第１導電膜２３、２４ａの第１ポリシリ
コン膜２３上の所定部位が露出されるようにエッチング
してコンタクトホール３１を形成する。その後、該コン
タクトホール３１を包含する前記平坦化膜３０上に第５
絶縁膜３２をＣＶＤ法により蒸着しエッチバックして、
前記コンタクトホール３１の側壁に前記第５絶縁膜３２
の側壁スペーサ３２ａを形成する（尚、第５絶縁膜３２
については図示を省略し、エッチバック後の側壁スペー
サ３２ａのみを図示してある）。次いで、該側壁スペー
サ３２ａの形成されたコンタクトホール３１及び平坦化
膜３０上にメタルからなる第４導電膜３３を形成して前
記第１導電膜２３、２４ａの第１ポリシリコン膜２３に
連結させる配線工程を行って、本発明に係るフラッシュ
メモリ素子の製造を終了する。
４絶縁膜２９上にＢＰＳＧ（Boronphosphrous silicate
glass ）を形成した後エッチバックして平坦化膜３０
を形成し、前記第１導電膜２３、２４ａの第１ポリシリ
コン膜２３上の所定部位が露出されるようにエッチング
してコンタクトホール３１を形成する。その後、該コン
タクトホール３１を包含する前記平坦化膜３０上に第５
絶縁膜３２をＣＶＤ法により蒸着しエッチバックして、
前記コンタクトホール３１の側壁に前記第５絶縁膜３２
の側壁スペーサ３２ａを形成する（尚、第５絶縁膜３２
については図示を省略し、エッチバック後の側壁スペー
サ３２ａのみを図示してある）。次いで、該側壁スペー
サ３２ａの形成されたコンタクトホール３１及び平坦化
膜３０上にメタルからなる第４導電膜３３を形成して前
記第１導電膜２３、２４ａの第１ポリシリコン膜２３に
連結させる配線工程を行って、本発明に係るフラッシュ
メモリ素子の製造を終了する。
【００２３】
【発明の効果】以上説明したように本発明に係るフラッ
シュメモリ素子においては、プログラムの動作時に低電
圧を印加しても第２ポリシリコン膜側壁スペーサ２４ａ
の突出部分の尖点に強い電界が形成されて、データライ
ンの第４導電膜（メタル）３３から制御ゲートの第３導
電膜２８に電子がトンネリングされるようになるため、
素子のプログラム及び消去特性を向上し得るという効果
がある。
シュメモリ素子においては、プログラムの動作時に低電
圧を印加しても第２ポリシリコン膜側壁スペーサ２４ａ
の突出部分の尖点に強い電界が形成されて、データライ
ンの第４導電膜（メタル）３３から制御ゲートの第３導
電膜２８に電子がトンネリングされるようになるため、
素子のプログラム及び消去特性を向上し得るという効果
がある。
【図１】 本発明に係るフラッシュメモリ素子のレイア
ウト図
ウト図
【図２】 図１の−線縦断面図
【図３】 本発明に係るフラッシュメモリ素子の製造工
程（Ａ）〜（Ｃ）を示す縦断面図
程（Ａ）〜（Ｃ）を示す縦断面図
【図４】 本発明に係るフラッシュメモリ素子の製造工
程（Ｄ）〜（Ｆ）を示す縦断面図
程（Ｄ）〜（Ｆ）を示す縦断面図
【図５】 本発明に係るフラッシュメモリ素子の製造工
程（Ｇ）を示す縦断面図
程（Ｇ）を示す縦断面図
【図６】 従来のフラッシュメモリ素子のレイアウト図
【図７】 図６の−線縦断面図
【図８】 従来のフラッシュメモリ素子の製造工程
（Ａ）〜（Ｃ）を示す縦断面図
（Ａ）〜（Ｃ）を示す縦断面図
【図９】 従来のフラッシュメモリ素子の製造工程
（Ｄ）〜（Ｅ）を示す縦断面図
（Ｄ）〜（Ｅ）を示す縦断面図
２１ ：半導体基板 ２２ ：第１絶縁膜（ゲート絶縁膜） ２２ａ：第１絶縁膜パターン ２３ ：第１ポリシリコン膜（第１導電膜） ２４ ：第２ポリシリコン膜 ２４ａ：第２ポリシリコン膜側壁スペーサ（第１導電
膜） ２５ ：第２絶縁膜（トンネル絶縁膜） ２６ ：第２導電膜（浮遊ゲート；ポリシリコン膜） ２７ ：第３絶縁膜（層間絶縁膜） ２８ ：第３導電膜（制御ゲート；ポリシリコン膜） ２９ ：第４絶縁膜 ３０ ：平坦化膜 ３１ ：コンタクトホール ３２ ：第５絶縁膜 ３２ａ：第５絶縁膜側壁スペーサ ３３ ：第４導電膜（メタル） ３４ ：絶縁膜
膜） ２５ ：第２絶縁膜（トンネル絶縁膜） ２６ ：第２導電膜（浮遊ゲート；ポリシリコン膜） ２７ ：第３絶縁膜（層間絶縁膜） ２８ ：第３導電膜（制御ゲート；ポリシリコン膜） ２９ ：第４絶縁膜 ３０ ：平坦化膜 ３１ ：コンタクトホール ３２ ：第５絶縁膜 ３２ａ：第５絶縁膜側壁スペーサ ３３ ：第４導電膜（メタル） ３４ ：絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (20)
- 【請求項１】半導体基板（２１）上の所定部位に形成さ
れた第１絶縁膜パターン（２２ａ）と、 該第１絶縁膜パターン（２２ａ）上に突出された側壁ス
ペーサ（２４ａ）を有するように形成された第１導電膜
（２３，２４ａ）と、 該第１導電膜（２３，２４ａ）を包含する前記半導体基
板（２１）上に形成された第２絶縁膜（２５）と、 該第２絶縁膜（２５）上に順次形成された第２導電膜
（２６）、第３絶縁膜（２７）、第３導電膜（２８）、
及び第４絶縁膜（２９）と、 前記第１導電膜（２３、２４ａ）上面の所定部位が露出
されるように形成されたコンタクトホール（３１）と、 該コンタクトホール（３１）の側壁上に形成された第５
絶縁膜側壁スペーサ（３２ａ）と、 前記コンタクトホール（３１）及び第４絶縁膜（２９）
上に形成されて前記第１導電膜（２３，２４ａ）に連結
された第４導電膜（３３）と、 を備えて構成されたことを特徴とするフラッシュメモリ
素子。 - 【請求項２】前記第４絶縁膜（２９）上に平坦化膜（３
０）が追加形成されたことを特徴とする請求項１記載の
フラッシュメモリ素子。 - 【請求項３】前記第１導電膜（２３、２４ａ）は、前記
第１絶縁膜パターン（２２ａ）上に形成された第１ポリ
シリコン膜（２３）と、該第１ポリシリコン膜（２３）
よりも高く上方向きに突出された側壁スペーサ（２４
ａ）としての第２ポリシリコン膜（２４）と、を備えた
ことを特徴とする請求項１記載のフラッシュメモリ素
子。 - 【請求項４】前記第１導電膜（２３，２４ａ）、第２導
電膜（２６）、及び第３導電膜（２８）は、ポリシリコ
ン膜からなることを特徴とする請求項１記載のフラッシ
ュメモリ素子。 - 【請求項５】前記第２絶縁膜（２５）は、前記第１絶縁
膜パターン（２２ａ）の厚さよりも薄いことを特徴とす
る請求項１記載のフラッシュメモリ素子。 - 【請求項６】前記第１導電膜（２３，２４ａ）は、注入
ゲートであることを特徴とする請求項１記載のフラッシ
ュメモリ素子。 - 【請求項７】前記第２導電膜（２６）は、浮遊ゲートで
あることを特徴とする請求項１記載のフラッシュメモリ
素子。 - 【請求項８】前記第３導電膜（２８）は、制御ゲートで
あることを特徴とする請求項１記載のフラッシュメモリ
素子。 - 【請求項９】前記第４導電膜（３３）は、メタルからな
ることを特徴とする請求項１記載のフラッシュメモリ素
子。 - 【請求項１０】半導体基板（２１）上に第１絶縁膜（２
２）を形成する工程と、 該第１絶縁膜（２２）上に側壁スペーサ（２４ａ）が突
出されるように第１導電膜（２３，２４ａ）をパターニ
ングする工程と、 該第１導電膜（２３，２４ａ）を包含する前記半導体基
板（２１）上に第２絶縁膜（２５）を形成する工程と、 前記第２絶縁膜（２５）上に第２導電膜（２６）、第３
絶縁膜（２７）、第３導電膜（２８）、及び第４絶縁膜
（２９）を順次形成する工程と、 前記第１導電膜（２３，２４ａ）上の所定部位が露出さ
れるようにエッチングしてコンタクトホール（３１）を
形成する工程と、 前記コンタクトホール（３１）の側壁上に第５絶縁膜側
壁スペーサ（３２ａ）を形成する工程と、 前記コンタクトホール（３１）に第４導電膜（３３）を
形成して第１導電膜（２３，２４ａ）に連結させる工程
と、 を順次行うことを特徴とするフラッシュメモリ素子の製
造方法。 - 【請求項１１】前記第１導電膜（２３，２４ａ）を形成
する工程は、前記第１絶縁膜（２２）上に第１ポリシリ
コン膜（２３）を形成する工程と、該第１ポリシリコン
膜（２３）の両方側壁に前記第１ポリシリコン膜（２
３）よりも高い側壁スペーサ（２４ａ）が形成されるよ
うに第２ポリシリコン膜（２４）をパターニングする工
程と、が包含されることを特徴とする請求項１０記載の
フラッシュメモリ素子の製造方法。 - 【請求項１２】前記第１導電膜（２３，２４ａ）を形成
する工程は、前記第１絶縁膜（２２）上に第１ポリシリ
コン膜（２３）を形成する工程と、該第１ポリシリコン
膜（２３）上に絶縁膜（３４）を形成する工程と、該絶
縁膜（３４）を包含する半導体基板（２１）上に第２ポ
リシリコン膜（２４）を蒸着する工程と、前記第１ポリ
シリコン膜（２３）及び絶縁膜（３４）の両方側に前記
第２ポリシリコン膜側壁スペーサ（２４ａ）が形成され
るようにエッチングする工程と、が包含されることを特
徴とする請求項１１記載のフラッシュメモリ素子の製造
方法。 - 【請求項１３】前記第１導電膜（２３，２４ａ）をマス
クとして前記半導体基板（２１）上の所定領域及び第１
導電膜（２３，２４ａ）の上面が露出されるように前記
第１絶縁膜（２２）と前記絶縁膜（３４）とをエッチン
グする工程が追加包含されることを特徴とする請求項１
２記載のフラッシュメモリ素子の製造方法。 - 【請求項１４】前記コンタクトホール（３１）を形成す
る以前に、前記第４絶縁膜（２９）の上面に平坦化膜
（３０）を形成する工程が追加包含されることを特徴と
する請求項１０記載のフラッシュメモリ素子の製造方
法。 - 【請求項１５】前記第１導電膜（２３，２４ａ）、第２
導電膜（２６）、及び第３導電膜（２８）は、ポリシリ
コン膜からなることを特徴とする請求項１０記載のフラ
ッシュメモリ素子の製造方法。 - 【請求項１６】前記第２導電膜（２６）は、浮遊ゲート
であることを特徴とする請求項１０記載のフラッシュメ
モリ素子の製造方法。 - 【請求項１７】前記第３導電膜（２８）は、制御ゲート
であることを特徴とする請求項１０記載のフラッシュメ
モリ素子の製造方法。 - 【請求項１８】前記第４導電膜（３３）は、メタルから
なることを特徴とする請求項１０記載のフラッシュメモ
リ素子の製造方法。 - 【請求項１９】前記第１絶縁膜（２２）及び絶縁膜（３
４）は、自己整合によりエッチングされることを特徴と
する請求項１０記載のフラッシュメモリ素子の製造方
法。 - 【請求項２０】前記第２絶縁膜（２５）は、前記第１絶
縁膜（２２）の厚さよりも薄く形成されることを特徴と
する請求項１０記載のフラッシュメモリ素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007163A KR100230814B1 (ko) | 1997-03-05 | 1997-03-05 | 플래시 메모리 소자 및 그 제조방법 |
| KR7163/1997 | 1997-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256406A JPH10256406A (ja) | 1998-09-25 |
| JP2896890B2 true JP2896890B2 (ja) | 1999-05-31 |
Family
ID=19498711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043313A Expired - Lifetime JP2896890B2 (ja) | 1997-03-05 | 1998-02-25 | フラッシュメモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5981993A (ja) |
| JP (1) | JP2896890B2 (ja) |
| KR (1) | KR100230814B1 (ja) |
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|---|---|---|---|---|
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| US5972753A (en) * | 1997-12-04 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of self-align cell edge implant to reduce leakage current and improve program speed in split-gate flash |
| US6274900B1 (en) | 1998-01-05 | 2001-08-14 | Texas Instruments Incorporated | Semiconductor device architectures including UV transmissive nitride layers |
| JP3196717B2 (ja) * | 1998-03-16 | 2001-08-06 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US6104054A (en) * | 1998-05-13 | 2000-08-15 | Texas Instruments Incorporated | Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies |
| US6261903B1 (en) * | 1998-05-14 | 2001-07-17 | Mosel Vitelic, Inc. | Floating gate method and device |
| JP3544308B2 (ja) * | 1998-11-05 | 2004-07-21 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6117732A (en) * | 1998-11-17 | 2000-09-12 | Taiwan Semiconductor Manufacturing Co. | Use of a metal contact structure to increase control gate coupling capacitance for a single polysilicon non-volatile memory cell |
| US6087695A (en) * | 1999-08-20 | 2000-07-11 | Worldwide Semiconductor Mfg | Source side injection flash EEPROM memory cell with dielectric pillar and operation |
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| KR100351449B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 게이트전극 형성방법 |
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| KR100703981B1 (ko) * | 2006-01-20 | 2007-04-09 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
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| KR102051961B1 (ko) * | 2013-03-13 | 2019-12-17 | 삼성전자주식회사 | 메모리 장치 및 이의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1997
- 1997-03-05 KR KR1019970007163A patent/KR100230814B1/ko not_active IP Right Cessation
- 1997-11-06 US US08/965,232 patent/US5981993A/en not_active Expired - Lifetime
-
1998
- 1998-02-25 JP JP10043313A patent/JP2896890B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| JPH10256406A (ja) | 1998-09-25 |
| KR19980072374A (ko) | 1998-11-05 |
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